JP2013191802A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2013191802A
JP2013191802A JP2012058582A JP2012058582A JP2013191802A JP 2013191802 A JP2013191802 A JP 2013191802A JP 2012058582 A JP2012058582 A JP 2012058582A JP 2012058582 A JP2012058582 A JP 2012058582A JP 2013191802 A JP2013191802 A JP 2013191802A
Authority
JP
Japan
Prior art keywords
temperature
electrostatic chuck
semiconductor substrate
substrate
particles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012058582A
Other languages
English (en)
Inventor
Masanori Terahara
政徳 寺原
Teru Ogura
輝 小倉
Akihiro Hasegawa
明広 長谷川
Atsuo Fushida
篤郎 伏田
Fumihiko Akaboshi
文彦 赤星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012058582A priority Critical patent/JP2013191802A/ja
Priority to US13/747,046 priority patent/US8835327B2/en
Publication of JP2013191802A publication Critical patent/JP2013191802A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

【課題】半導体装置の製造方法においてパーティクルの発生を抑制すること。
【解決手段】チャンバ２の中に設置され、第１の温度T1を有する静電チャック３の上に、第１の温度T1よりも低い第２の温度T2の雰囲気中に保持されていた基板Wを載置する工程と、静電チャック３に電圧を印加し、静電チャック３の上に基板Wを固定する工程と、基板Wを載置した後に、静電チャック３を第１の温度T1及び第２の温度T2よりも高い第３の温度T3に昇温する工程と、昇温する工程の後、基板Wを処理する工程とを含む半導体装置の製造方法による。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。
LSI等の半導体装置は、エッチングやCVD(Chemical Vapor Deposition)等の様々な処理を行うことにより製造される。これらの処理を行う半導体製造装置はチャンバ内に基板載置台を有しており、基板載置台により半導体基板を所定の温度に加熱した状態で各々の処理がなされる。
その基板載置台と半導体基板との間には熱膨張率に差があるため、処理中に基板載置台と半導体基板とが擦れてパーティクルが発生することが知られている。パーティクルは半導体装置の歩留まりを低下させる要因となるため、歩留まりを向上させるにはそのパーティクルの発生を抑制するのが好ましい。
基板載置台として静電チャックを使用する場合、静電チャックに半導体基板を載置した後、静電引力を発生させるための電圧としてパルス電圧を使用することによりパーティクルの発生を抑制することが提案されている。
この方法によれば、電圧が０Vとなる期間において静電引力が消失するため静電チャックの上で半導体基板が滑り、これにより半導体基板と静電チャックの各々の熱膨張率の差に起因した応力が緩和されてパーティクル数が減少するとされている。
しかしながら、このように静電引力を繰り返し消失させてしまうと半導体基板を固定するのに十分な静電引力が発生するまでに時間を要するため、静電チャックに半導体基板を載置してから処理を開始できるまでの期間が長くなってしまう。
特開２０００−２１９６４号公報 特開２０００−２６０８５５号公報 特開２００５−３８９４７号公報 特開平５−３０４１９６号公報
半導体装置の製造方法においてパーティクルの発生を抑制することを目的とする。
以下の開示の一観点によれば、チャンバの中に設置され、第１の温度を有する静電チャックの上に、前記第１の温度よりも低い第２の温度の雰囲気中に保持されていた基板を載置する工程と、前記静電チャックに電圧を印加し、前記静電チャックの上に前記基板を固定する工程と、前記基板を載置した後に、前記静電チャックを前記第１の温度及び前記第２の温度よりも高い第３の温度に昇温する工程と、前記昇温する工程の後、前記基板を処理する工程とを含む半導体装置の製造方法が提供される。
以下の開示によれば、第２の温度に保持されていた基板を載置した後に、静電チャックを第１の温度から第３の温度に昇温する。よって、基板の載置前から静電チャックを第３の温度に維持し続ける場合と比較して、基板を載置した時点における基板と静電チャックとの温度差が小さくなる。その結果、その温度差が原因の基板の伸びを抑制でき、基板が伸びる際に基板が静電チャックに擦れることで生じるパーティクルの発生の個数を低減できる。
図１は、調査に使用した半導体製造装置の構成図である。 図２は、静電チャックの断面図である。 図３は、静電チャックの温度によりパーティクルの個数がどのように変化するのかについての調査結果を示す図である。 図４（ａ）〜（ｄ）は、ヘリウムガスによってパーティクルの発生が助長されるメカニズムの一例を模式的に示す断面図である。 図５（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。 図６は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。 図７は、本実施形態における静電チャックの温度プロファイルを模式的に示す図である。 図８は、本実施形態における静電チャックの制御方法について示すフローチャートである。 図９（ａ）、（ｂ）は、本実施形態の効果を確認するための調査における静電チャックの温度プロファイルを示す図である。 図１０（ａ）、（ｂ）は、図９（ａ）、（ｂ）の温度プロファイルに従ってエッチングされた半導体基板上のパーティクルの個数を調査して得られた像である。 図１１（ａ）、（ｂ）は、図１０（ａ）、（ｂ）と同じ調査を別の二枚の半導体基板に対して行った結果を示す図である。 図１２（ａ）、（ｂ）はパーティクルの元素を分析して得られたグラフである。
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
図１は、その調査で使用した半導体製造装置の構成図である。
この半導体製造装置１は、ICP(Inductively Coupled Plasma)エッチング装置であって、静電チャック３を収容したチャンバ２を有する。チャンバ２は、マルチチャンバのうちの一つのチャンバでもよいし、シングルチャンバでもよい。
静電チャック３はチャンバ２の底面に設けられており、バイアス用の第１の高周波電源７と電気的に接続される。なお、その静電チャック３の横には、プラズマによって静電チャック３がダメージを受けるのを防止するための石英製の保護リング１１が設けられる。
また、チャンバ２の上には石英板５を介して誘導コイル６が設けられる。このうち、石英板５はエッチングガスGE用の供給口５ａを有し、誘導コイル６はプラズマ発生用の第２の高周波電源８に電気的に接続される。
なお、石英板５に代えてセラミック板を設けてもよい。
更に、チャンバ２は、その底面に排気口２ａを有すると共に、その側面にチャンバ２内を観察するための石英窓４を有する。
実使用下においては、排気口２ａから排気を行いながら供給口５ａからチャンバ２内にエッチングガスGEを供給する。この状態で第２の高周波電源８により誘導コイル６に周波数が１３．５６MHzの高周波電力を印加すると上記のエッチングガスGEがプラズマ化する。そして、第１の高周波電源７により静電チャック３に周波数が１３．５６MHzの高周波電力を印加するとプラズマ化したエッチングガスGEが静電チャック３側に引き込まれ、静電チャック３上の半導体基板Wがエッチングされることになる。
図２は、上記の静電チャック３の断面図である。
静電チャック３はアルミナ（Al2O3）等を材料とする本体部１３を備える。そして、その本体部１３の内部には、下から順に冷媒流路１４、高周波電極１５、チャック電極１６、及びヒータ１７が設けられる。
このうち、冷媒流路１４には不図示のチラーで冷却された冷却水等の冷媒Cが供給される。また、高周波電極１５は、既述の第１の高周波電源７と電気的に接続される。
一方、チャック電極１６には、直流電源２５で生成した直流電圧Vの各極が印加される。そして、ヒータ１７は、例えば抵抗加熱型のヒータであって、本体部１３の表層に設けられる。
また、本体部１３には、ヘリウムガスHe用の第１の孔１３ａとリフトピン用の第２の孔１３ｂとが設けられる。このうち、第１の孔１３ａには冷却用のヘリウムガスHeが供給され、そのヘリウムガスHeによって半導体基板Wがその裏面側から冷却される。
一方、第２の孔１３ｂには昇降可能なリフトピン２３が挿通される。
点線で示すように、リフトピン２３は、チャンバ２内に半導体基板Wを受け入れるときや、チャンバ２の外に半導体基板Wを搬出するときに上昇し、これにより半導体基板Wと静電チャック３との間に搬送ロボットアームが入るクリアランスが形成される。
また、半導体基板Wに対してエッチングを行うときは、リフトピン２３が下降して半導体基板Wの裏面が静電チャック３の上面に当接する共に、各チャック電極１６から生じた静電引力によって静電チャック３に半導体基板Wが固定される。
このような静電チャック３においては、ヒータ１７を通電してオン状態にすることにより半導体基板Wの加熱が行われる。このように半導体基板Wを加熱することによりエッチングが促進されると共に、エッチングにより生じた揮発性の反応生成物が速やかにチャンバ２の外部に排出される。
一方、半導体基板Wの温度を室温（約２０℃）程度にまで下降させるには、第１の孔１３ａから供給されるヘリウムガスHeの圧力を増やしたり、冷媒流路１４を流れる冷媒Cの流量を増加させたりすればよい。このように温度を低下させるとエッチング反応が抑制されるため、エッチングのマスクとなるレジストの膜減りを防止したり、レジスト膜の変形を抑制したりして、レジスト膜によるエッチングの加工精度が向上する。
なお、温度を下降させるときにヒータ１７をオフにする必要は必ずしもなく、例えばヒータに流す電流を低減した状態で、ヒータ１７を常時オン状態にしてもよい。
更に、エッチングの最中に静電チャック３の温度を制御することにより、エッチングシフト、エッチング選択比、及びエッチング量の面内均一性等を向上させることもできる。
また、本体部１３の裏面には、静電チャック３の温度を監視するための熱電対等の温度計２６が設けられる。以下の説明における静電チャック３の温度は、この温度計２６によって計測された温度を指すものとする。
ところで、エッチングの開始にあたっては、リフトピン２３を下降させて静電チャック３の上に半導体基板Wを載置することになるが、載置前においては半導体基板Wはチャンバ２の外の雰囲気中で待機状態にある。半導体基板Wが待機するチャンバは、チャンバ２の外の不図示のロードロックチャンバやトランスファチャンバ等であるが、これらのチャンバ内の雰囲気は室温程度となっている。
そのため、半導体基板Wを載置する前に静電チャック３が常時室温以上に加熱されていると、載置した時点で半導体基板Wと静電チャック３との間に温度差が生じ、その温度差が原因で半導体基板Wが伸張してパーティクルが発生すると考えられる。
そこで、本願発明者は、半導体基板Wを載置する時点における静電チャック３の温度を変えることにより、パーティクルの個数がどのように変化するのかを調査した。
その調査結果を図３に示す。
図３の調査A〜Eのいずれにおいても、チャンバ２に入れる前とチャンバ２から搬出した後における半導体基板Wのパーティクル数の増加量を計数した。
なお、これらの調査では、シリコン表面が剥き出しのシリコン基板を半導体基板Wとして使用し、チャンバ２に入れる前の半導体基板Wの温度は室温とした。
また、調査A〜Eのうち、複数本のグラフが存在するものは、同一の条件で複数回の調査を行ったものである。
調査Aにおいては静電チャック３の温度を６０℃にした。そして、リフトピン２３（図２参照）を下降させて６０℃の静電チャック３に半導体基板Wを当接させた後、エッチングを行うことなしにリフトピン２３を上昇させてチャンバ２から半導体基板Wを搬出した。
このように静電チャック３の温度を６０℃と高温にする条件では、パーティクル数の増加量が２７０個〜４７０個程度の非常に高い値になることが明らかとなった。
パーティクル数の増加量は、静電チャック３の累積使用時間にも依存すると考えられる。
そこで、次の調査Bでは、累積使用時間が半年程度の使い古した静電チャック３を用いると共に、その静電チャック３の温度を調査Aと同様に温度６０℃とした。但し、調査Bでは、リフトピン２３を下降させて静電チャック３の上に半導体基板Wを載置し、半導体基板Wをエッチングした後にチャンバ２から搬出した。
この場合であっても、パーティクル数の増加量が１９０個〜２３０個程度の高い値になってしまった。
このような高値が静電チャック３の累積使用時間によるものなのかどうかを調べるため、次の調査Cにおいては静電チャック３を新品に交換した。なお、調査Cにおける条件は、調査Bにおけるのと同じである。
図３に示すように、調査Cにおいてもパーティクル数の増加量が８０個〜３４０個程度もの高い値になってしまった。
これら調査A〜Cの結果より、チャンバ２内でエッチングをするか否かによらず、また静電チャック３が新品であるか否かによらず、非常に多くのパーティクルが発生することが明らかとなった。
そこで、本願発明者は、パーティクルの発生原因が静電チャック３の温度にあると考え、調査Dにおいては静電チャック３の温度を調査A〜Cにおけるよりも低い４０℃とした。なお、調査Dの条件は静電チャック３の温度を除いて調査Bと同様であり、累積使用時間が半年程度の使い古した静電チャック３を使用した。
図３に示すように、調査Dでは、使い古した静電チャック３を使用したにも関わらず、パーティクル数の増加量が３０個程度と激減した。
また、調査Eでは、調査Dと同様に静電チャック３の温度を４０℃にすると共に、新品の静電チャック３を使用した。なお、調査Eの条件は、静電チャック３の温度を除いて調査Cと同じである。
図３に示すように、この場合もパーティクル数の増加量が３０個程度に激減した。
以上説明した調査A〜Eの結果によれば、静電チャック３の累積使用時間やチャンバ２内でエッチングを行うか否かによらず、半導体基板Wを載置する時点における静電チャック３の温度を下げることがパーティクル数を減らすのに有効であることが明らかとなった。
これは、静電チャック３の温度を下げることにより静電チャック３と半導体基板Wとの温度差が少なくなるため、その温度差による半導体基板Wの熱膨張が抑制され、熱膨張によって静電チャック３の表面で半導体基板Wが擦れ難くなるためと考えられる。
なお、半導体基板Wの熱膨張が抑制される点については、次の式（１）からも理解できる。式（１）は、半導体基板Wのもとの直径Lからの伸びΔLと、半導体基板Wの温度変化Δtとの関係を示す式である。
Figure 2013191802
但し、Taは、静電チャック３に載せる前の半導体基板Wの温度であり、Tbは静電チャック３の温度である。
また、αは半導体基板Wの線膨張係数であり、次の式（２）で定義される。
Figure 2013191802
なお、線膨張係数αは、温度変化が少ないので、式（１）では温度Tによらない定数とした。
式（１）から明らかなように、温度差ΔTが小さいほど伸びΔLが小さくなることが理解される。
上記のように半導体基板Wの熱膨張がパーティクルの発生原因と考えられるが、以下のように冷却用のヘリウムガスHeもパーティクルの発生を助長する原因と考えられる。
図４（ａ）〜（ｄ）は、ヘリウムガスHeによってパーティクルの発生が助長されるメカニズムの一例を模式的に示す断面図である。
なお、図４（ａ）〜（ｄ）において、図２で説明したのと同じ要素には図２におけるのと同じ符号を付し、その説明を省略する。
また、以下では、半導体基板Wとして表面に酸化シリコン膜３１が形成されたシリコン３０を用い、その半導体基板Wを６０℃の静電チャック３の上に載置する場合について説明する。
まず、図４（ａ）に示すように、静電チャック３の上に半導体基板Wを載せる前においてはリフトピン２３（図２参照）が上昇しており、半導体基板Wは本体部１３から離間している。よって、この時点では半導体基板Wは本体部１３により加熱されておらず、半導体基板Wの温度は室温（２０℃）程度となっている。
なお、本体部１３の表面には、ヘリウムガスHeが流通するための複数の溝１３ａが設けられる。
次に、図４（ｂ）に示すように、リフトピン２３（図２参照）が下降することにより、本体部１３の上に半導体基板Wを載置する。
その後、直流電源２５（図２参照）の直流電圧Vをチャック電極１６に印加することにより、静電引力によって本体部１３に半導体基板Wを固定する。
このとき、図４（ｃ）の矢印で示すように、半導体基板Wと本体部１３との温度差が原因で半導体基板Wが伸びる。これに伴い、本体部１３の表面において酸化シリコン膜３１が擦れてその一部がパーティクルPとなる。
そして、図４（ｄ）に示すように、半導体基板Wの温度を下降させる目的等により半導体基板Wの裏面にヘリウムガスHeを吹き付けると、ヘリウムガスHeの流れに沿ってパーティクルPが舞い上がり、半導体基板Wの表面に多数のパーティクルPが付着する。
なお、上記では酸化シリコン膜３１が剥がれてパーティクルPになる様子を説明したが、酸化シリコン膜３１がない場合であっても、半導体基板Wの裏面にもともと付着していたパーティクルPがヘリウムガスHeによって舞い上がると考えられる。そのようなパーティクルPは、例えば、チャンバ２に入れる前の工程でレジストパターニングをしたり、測定器で測定を行うときに半導体基板Wの裏面に付着すると考えられる。
また、複数のチャンバを用いてエッチング処理を行う場合は、最初に搬送した一のチャンバで半導体基板Wを処理した際にその半導体基板Wの裏面にパーティクルが付着することがある。この場合、そのパーティクルが、半導体基板Wを次のチャンバに搬送して静電チャックに載置した際に、半導体基板Wと静電チャックとの温度差による膨張とヘリウムガスの流れにより舞い上がって半導体基板Wの表面に付着すると考えられる。
以上の調査結果より、静電チャック３に半導体基板Wを載せる時点での両者の温度差がパーティクルの発生原因であると特定された。よって、パーティクルの発生を抑制するには、静電チャック３と半導体基板Wとの温度差をなるべく小さくすることが有効であると考えられる。
以下に、上記の温度差を小さくすることでパーティクルを抑制する本実施形態について説明する。
（本実施形態）
本実施形態では、図１に示した半導体製造装置１を用いることにより、半導体装置としてMOSトランジスタを製造する。
図５〜図６は、本実施形態に係る半導体装置の製造途中の断面図である。
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板４０に素子分離用の溝を形成し、その溝に素子分離絶縁膜４１として酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
次いで、シリコン基板４０にp型不純物をイオン注入してpウェル４２を形成する。
更に、シリコン基板４０の表面を熱酸化することにより、ゲート絶縁膜４３となる酸化膜を約０．８nm〜１．２nm程度の厚さに形成する。
そして、その酸化膜の上にCVD法により厚さが１００nm〜５０nm程度のポリシリコン膜４４を形成した後、更にそのポリシリコン膜の上に有機系の反射防止膜４５を形成する。
その後に、反射防止膜４５の上にフォトレジストを塗布し、それを露光、現像することにより、ゲート電極形状のレジスト膜４６を形成する。
ここまでの工程により、半導体製造装置１においてエッチングの対象となる半導体基板Wが得られる。
次に、図５（ｂ）に示すように、この半導体基板Wをチャンバ２（図１参照）内に入れ、レジスト膜４６をマスクにしながらポリシリコン膜４４をドライエッチングし、レジスト膜４６の下のポリシリコン膜４４をゲート電極４４ａとする。
このエッチング時の温度プロファイルについては後で詳述する。
この後に、図５（ｃ）に示すように、チャンバ２から半導体基板Wを搬出し、ゲート電極４４ａで覆われていない部分のゲート絶縁膜４３と、ゲート電極４４ａ上の反射防止膜４５とレジスト膜４６とを除去する。
そして、図６に示すように、ゲート電極４４ａをマスクするイオン注入によりゲート電極４４ａの横のシリコン基板４０に低濃度のn型ソースドレインエクステンション５１を形成する。
次いで、シリコン基板４０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極４４ａの横に絶縁性サイドウォール５２を形成する。その絶縁膜として、例えば、CVD法により酸化シリコン膜を形成する。
更に、この絶縁性サイドウォール５２とゲート電極４４ａとをマスクにしてシリコン基板４０にn型不純物をイオン注入することにより、高濃度のn型ソースドレイン領域５３を形成する。
以上により、MOSトランジスタTRの基本構造が得られたことになる。
次に、上記した図５（ｂ）の工程における静電チャック３の温度プロファイルについて、図７及び図８を参照しながら説明する。
図７は、静電チャック３の温度プロファイルを模式的に示す図である。また、図８は、静電チャックの制御方法を示すフローチャートである。
図７に示すように、半導体基板Wを受け入れる前の時刻t0においては、静電チャック３の温度はエッチング温度T3に維持されている。なお、エッチング温度T3は、前回の半導体基板Wをエッチングするときの静電チャック３の温度であって、第３の温度の一例である。
また、エッチング温度T3は特に限定されないが、本実施形態では約６０℃とする。
この時点においては、半導体基板Wはチャンバ２の外部にあるため、半導体基板Wはエッチング温度T3よりも低い外部温度T2に保持されている。なお、外部温度T2は、第２の温度の一例であり、受け入れ温度T1よりも低い温度、例えば室温である。
よって、半導体基板Wと静電チャック３との間にはT3−T2だけの温度差があることになり、この時点で静電チャック３の上に半導体基板Wを載置してしまうと、これらの温度差が原因で既述のようにパーティクルが発生する。
そこで、時刻t1から時刻t2の期間において静電チャック３を冷却し、静電チャック３の温度をエッチング温度T3よりも低い受け入れ温度T1にまで下降させる（ステップS1）。受け入れ温度T1は、第１の温度の一例であり、例えば４０℃程度とする。
これにより、チャンバ２の外にある半導体基板Wと静電チャック３との温度差が、上記のT3−T2よりも小さいT1−T2になる。
なお、冷却する期間の長さ（t2−t1）は特に限定されないが、本実施形態ではその期間の長さを約１０秒〜３０秒程度とする。
また、本実施形態では静電チャック３の冷却途中にチャンバ２内をクリーニングし、前回の半導体ウエハWをエッチングしたときにチャンバ２の内壁に付着した反応生成物を除去する。
そのクリーニングは、チャンバ２を大気解放せずに、供給口５ａ（図１参照）からチャンバ２内にクリーニングガスを供給し、第１の高周波電源７と第２の高周波電源８によってそのクリーニングガスをプラズマ化することにより行われる。このようなクリーニングはドライクリーニングとも呼ばれる。
このように静電チャック３を冷却しながらドライクリーニングを行うことにより、熱により静電チャック３がダメージを受けるのを低減できる。
本実施形態で使用するクリーニングガスは特に限定されない。反応生成物にシリコンが含まれる場合は、例えば、SF6ガス又はNF3ガス等をクリーニングガスとして使用し得る。また、反応生成物中の有機物を除去する場合には酸素ガスをクリーニングガスとして使用すればよい。
そして、そのドライクリーニングは、静電チャック３の温度が上記の受け入れ温度T1に安定したところで終了する。
なお、ドライクリーニングを行う期間は特に限定されない。例えば、時刻t1〜t2において静電チャック３の温度が下降している期間内にドライクリーニングを開始し、かつ、その期間内でドライクリーニングを終了してもよい。
更に、時刻t2以降において静電チャック３の温度が受け入れ温度T1に安定した後にドライクリーニングを行ってもよい。
また、冷却を開始する時刻t1よりも前にドライクリーニングを開始してもよい。
次に、時刻t3において、リフトピン２３（図２参照）の上に半導体基板Wを置いた後、リフトピン２３を下降させて静電チャック３の上に半導体基板Wを載置する（ステップS2）。なお、時刻t2から時刻t3までの期間は１０秒〜３０秒程度である。
ここで、上記のように半導体基板Wと静電チャック３との温度差をT1−T2まで小さくしてあるので、このように静電チャック３の上に半導体基板Wを載置しても、それらの温度差が原因で発生するパーティクルを抑制することができる。
その温度差T1−T2は特に限定されないが、パーティクルの発生を効果的に抑制するという観点からすると、温度差T1−T2を２０℃以下にするのが好ましい。
次いで、時刻t4において、チャック電極１６に直流電圧Vを印加することにより静電チャック３の上に静電引力で半導体基板Wを固定する（ステップS3）。
なお、本実施形態では従来のようにチャック電極への印加電圧が０Vとなる期間を設けず、チャック電極１６に値が一定の直流電圧Vを常時印加するので、その印加と同時に十分な強度の静電引力が発生し、静電チャック３に半導体基板Wを固定するのに要する時間が短くて済む。
そして、時刻t5〜t6の期間において静電チャック３を昇温し、その温度を上記したエッチング温度T3にする（ステップS4）。
その後、静電チャック３の温度がエッチング温度T3に安定したところで、第１の高周波電源７（図１参照）と第２の高周波電源８の各々からチャンバ２内の雰囲気に高周波電力を印加し、半導体基板Wに対してエッチングを行う（ステップS5）。
そのエッチングは、最初に反射防止膜４５に対して行う。このとき、エッチングガスとして、酸素にCl2、HBr、及びSO2のいずれかを添加したガスに、希釈ガスとしてのHeガスを添加した混合ガスを用いる。
次に、ポリシリコン膜４４（図５（ａ）参照）に対して４ステップのエッチングを行う。最初の第１ステップでは、ポリシリコン膜４４に形成されることのある自然酸化膜（図示せず）の除去を目的としてCF4やCl2ガスを用いてポリシリコン膜４４の上部をエッチングする。
次の第２のステップではエッチングガスとしてHBrガス、Cl2ガス、O2ガス、及びCF4ガスの混合ガスを使用してポリシリコン膜４４の大部分をエッチングする。
次の第３ステップでは、エッチングガスをHBrガスとO2ガスとの混合ガスに切り替えてポリシリコン膜４４の残りをエッチングすることによりゲート電極４４ａを形成すると共に、そのゲート電極４４ａの横にゲート絶縁膜４３を露出させる。
そして、最後の第４ステップでは、ゲート絶縁膜４３が除去されない程度にオーバーエッチングを行い、第３ステップで露出したゲート絶縁膜４３の上にエッチング残渣が残らないようにする。本ステップで使用するエッチングガスは、例えば、HBrガス、O2ガス、及びHeガスの混合ガスである。
このようにエッチングを行った後は、時刻t7においてチャック電極１６への直流電圧Vの印加を停止することにより、静電チャック３上における半導体基板Wの固定を解消する（ステップS6）。
そして、時刻t8においてリフトピン２３を上昇させ（ステップS7）、所定時間が経過して時刻t9になったときに搬送ロボットによりチャンバ２から半導体基板Wを搬出する（ステップS8）。
以上により、本実施形態に係る半導体装置の製造方法の基本ステップが終了する。
なお、上記では一枚の半導体基板Wに対する処理を説明したが、半導体装置の量産工場に本実施形態を適用する場合には、複数の半導体基板Wを用意し、その各々について上記のステップS1〜S8を順に行えばよい。
この場合、ステップS8で一枚の半導体基板Wを搬出した後、静電チャック３の上に別の半導体基板Wを載置するステップS2の前に、ステップS1において静電チャック３の温度を既述の受け入れ温度T1に冷却することになる。
また、リフトピン上昇２３を上昇させて（ステップS7）半導体基板Ｗを静電チャック３上から脱離させてから、半導体基板Wを搬出（ステップＳ８）し始めるまでの間に静電チャックの冷却（ステップS1）を行ってもよい。これにより、ステップＳ８とステップＳ１とを並行して行うこととなるため、処理時間の短縮が可能となる。なお、この場合では半導体基板Ｗがチャンバ２の外へ搬出された後に、チャンバ２のクリーニングを行うことが好ましい。
上記した本実施形態によれば、図８のステップS1において静電チャック３を予め冷却することにより、受け入れ予定の半導体基板Wと静電チャック３との温度差を少なくする。そのため、その温度差が原因の半導体基板Wの伸びを抑制でき、半導体基板Wが伸びる際に半導体基板Wが静電チャック３に擦れることで生じるパーティクルの個数を低減でき、ひいては半導体装置の歩留まりが向上する。
また、この方法によれば、ステップS3においてチャック電極１６に値が一定の直流電圧Vを常時印加する。よって、パーティクルの発生を抑制する目的でチャック電極への印加電圧が０Ｖとなる期間を設ける従来例と比較して、静電チャック３に半導体基板Wを固定するのに要する時間を短くすることが可能となる。
しかも、冷媒CやヘリウムガスHe等を使用する冷却機構は静電チャック３にもともと備わっているため、装置を改造することなしにその冷却機構を利用して静電チャック３と半導体基板Wとの温度差を低減できる。これにより、温度差の低減のための機構をチャンバ２の外部に設ける必要がなく、また、当該機構を利用することに伴うスループットの低下も防止できる。
次に、本実施形態の効果を確認するために行った調査について説明する。
図９（ａ）、（ｂ）は、その調査における静電チャック３の温度プロファイルを示す図である。この調査では半導体基板Wとして二枚のシリコンウエハを用い、その各々を異なる温度プロファイルで処理した。
図９（ａ）は一枚目の半導体基板Wを処理した際の温度プロファイルであり、図９（ｂ）は二枚目の半導体基板Wを処理した際の温度プロファイルである。
なお、図９（ａ）、（ｂ）においては、直流電圧Vの印加により静電チャック３の上に半導体基板Wを固定した時点を時刻の原点としている。
図９（ａ）に示すように、一枚目の半導体基板Wに対しては、本実施形態とは異なり、時刻0において半導体基板Wを固定するときの静電チャック３の温度をエッチング温度T3とした。そして、半導体基板Wを固定した後、静電チャック３を受け入れ温度T1にまで一端冷却した後、再び静電チャック３の温度をエッチング温度T3にまで昇温した。
一方、二枚目の半導体基板Wに対しては、本実施形態と同様に、時刻0において半導体基板Wを固定するときの静電チャック３の温度を受け入れ温度T1にまで冷却している。
図１０（ａ）、（ｂ）は、上記の図９（ａ）、（ｂ）の温度プロファイルに従ってエッチングされた半導体基板W上のパーティクルの個数を調査して得られた像である。
このうち、図１０（ａ）は、図９（ａ）の温度プロファイルに従った一枚目の半導体基板Wについての調査結果である。そして、図１０（ｂ）は、図９（ｂ）の温度プロファイルに従った二枚目の半導体基板Wについての調査結果である。
図１０（ａ）に示すように、一枚目の半導体基板Wの面内には１２６個ものパーティクルが発生していた。これは、図９（ａ）に示したように、時刻0において半導体基板Wを固定するときの静電チャック３の温度がエッチング温度T3となっており、固定前に室温程度の外部温度T2に保持されていた半導体基板Wと静電チャック３との温度差が顕著なためと考えられる。
一方、図１０（ｂ）に示すように、二枚目の半導体基板Wにおいては面内のパーティクルの数が１０個に激減している。これは、本実施形態と同じように、時刻0において半導体基板Wの温度を受け入れ温度T1にまで下げ、静電チャック３と半導体基板Wとの温度差を低減したことによるものと考えられる。
図１１（ａ）、（ｂ）は、図１０（ａ）、（ｂ）と同じ調査を別の二枚の半導体基板Wに対して行った結果を示す図であり、図１１（ａ）は一枚目の半導体基板Wの結果を示し、図１１（ｂ）は二枚目の半導体基板Wの結果を示す。
図１１（ａ）のように一枚目の半導体基板Wには２０４個のパーティクルが発生したのに対し、図１１（ｂ）のように二枚目の半導体基板Wではパーティクルの個数が２６個に減り、図１０（ａ）、（ｂ）と同様の傾向が得られた。
これら図１０〜図１１の結果より、静電チャック３の上に半導体基板Wを載置する時点において、静電チャック３を冷却してその温度を受け入れ予定の半導体基板Wの温度に近づけることがパーティクルの抑制に効果的であることが確認できた。
図１２（ａ）、（ｂ）は、この調査で検出された複数のパーティクルのうちの二個を抽出し、その各々の元素をエネルギ分散型X線分析（EDX: Energy Dispersive X-ray spectrometry）法で分析して得られたグラフである。そのグラフの横軸はパーティクルから出たX線のエネルギを示し、縦軸はそのX線の強度を示す。
図１２（ａ）に示すように、一つ目のパーティクルにはアルミニウムが含まれている。既述のように、静電チャック３の本体部１３の材料はアルミナであるから、このパーティクルは本体部１３に由来するものと考えられる。
一方、図１２（ｂ）に示すように、二つ目のパーティクルは主にシリコンを含むため、このパーティクルは半導体基板Wに由来するものと考えられる。
このようにパーティクルの起源には様々なものがあるが、本実施形態によればその起源によらずにパーティクルの個数を低減できる。
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。
例えば、上記では、チャンバ２内において半導体基板Wに行う処理としてエッチングを例示したが、その処理としてCVD又はスパッタリングにより半導体基板Wの上に成膜を行ってもよい。
更に、上記のように静電チャック３の温度を制御するのではなく、静電チャック３の温度をエッチング温度T3に固定し、他のチャンバ内において半導体基板Wを昇温した後に当該半導体基板Wを静電チャック３上に載置し、両者の温度差を低減してもよい。
１…半導体製造装置、２…チャンバ、２ａ…排気口、３…静電チャック、４…石英窓、５…石英板、５ａ…供給口、６…誘導コイル、７…第１の高周波電源、８…第２の高周波電源、１１…保護リング、１３…本体部、１３ａ…第１の孔、１３ｂ…第２の孔、１４…冷媒流路、１５…高周波電極、１６…チャック電極、１７…ヒータ、２５…直流電源、３０、４０…シリコン基板、３１…酸化シリコン膜、４１…素子分離絶縁膜、４２…pウェル、４３…ゲート絶縁膜、４４…ポリシリコン膜、４４ａ…ゲート電極、４５…反射防止膜、４６…レジスト膜、５１…n型ソースドレインエクステンション、５２…絶縁性サイドウォール、５３…n型ソースドレイン領域。

Claims (9)

  1. チャンバの中に設置され、第１の温度を有する静電チャックの上に、前記第１の温度よりも低い第２の温度の雰囲気中に保持されていた基板を載置する工程と、
    前記静電チャックに電圧を印加し、前記静電チャックの上に前記基板を固定する工程と、
    前記基板を載置した後に、前記静電チャックを前記第１の温度及び前記第２の温度よりも高い第３の温度に昇温する工程と、
    前記昇温する工程の後、前記基板を処理する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記基板を複数用意して、複数の前記基板の各々に対して順に前記基板を載置する工程、前記基板を固定する工程、前記昇温する工程、及び前記処理する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 一の前記基板を処理する工程の後、次の前記基板を載置する工程の前に、
    前記一の前記基板を前記チャンバの外へ搬出する工程と、
    前記静電チャックの温度を前記第１の温度にする工程とを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記一の前記基板の搬出後、次の前記基板を載置する工程の前に、前記チャンバ内をクリーニングすることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記クリーニングはドライクリーニングであることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１の温度と前記第２の温度との温度差が２０℃以下であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記基板を処理する工程は、前記基板をエッチングする工程であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記基板を処理する工程は、CVD法又はスパッタリング法により前記基板上に成膜をする工程であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記半導体基板を固定する工程において、前記静電チャックに前記電圧を常時印加することを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置の製造方法。
JP2012058582A 2012-03-15 2012-03-15 半導体装置の製造方法 Pending JP2013191802A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012058582A JP2013191802A (ja) 2012-03-15 2012-03-15 半導体装置の製造方法
US13/747,046 US8835327B2 (en) 2012-03-15 2013-01-22 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012058582A JP2013191802A (ja) 2012-03-15 2012-03-15 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2013191802A true JP2013191802A (ja) 2013-09-26

Family

ID=49158017

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012058582A Pending JP2013191802A (ja) 2012-03-15 2012-03-15 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8835327B2 (ja)
JP (1) JP2013191802A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041669A (ja) * 2013-08-21 2015-03-02 住友電気工業株式会社 半導体装置の製造方法
KR20190133606A (ko) 2018-05-23 2019-12-03 도쿄엘렉트론가부시키가이샤 서셉터의 드라이 클리닝 방법 및 기판 처리 장치
JP7453149B2 (ja) 2018-02-23 2024-03-19 ラム リサーチ コーポレーション セラミックベースプレートを備えるマルチプレート静電チャック
US11967517B2 (en) 2019-02-12 2024-04-23 Lam Research Corporation Electrostatic chuck with ceramic monolithic body

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6094813B2 (ja) * 2013-09-02 2017-03-15 パナソニックＩｐマネジメント株式会社 プラズマ処理装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111829A (ja) * 1997-10-06 1999-04-23 Ulvac Corp 静電吸着ホットプレート、真空処理装置、及び真空処理方法
JP2000012664A (ja) * 1998-06-18 2000-01-14 Ngk Insulators Ltd 静電チャックのパーティクル発生低減方法及び半導体製造装置
JP2000021964A (ja) * 1998-07-06 2000-01-21 Ngk Insulators Ltd 静電チャックのパーティクル発生低減方法および半導体製造装置
JP2002134599A (ja) * 2000-10-24 2002-05-10 Ngk Insulators Ltd 静電吸着装置
JP2008277746A (ja) * 2007-03-30 2008-11-13 Hitachi High-Technologies Corp プラズマ処理装置及びプラズマ処理方法
JP2010245127A (ja) * 2009-04-01 2010-10-28 Tokyo Electron Ltd 基板交換方法及び基板処理装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304196A (ja) 1992-04-27 1993-11-16 Mitsubishi Electric Corp ウエハ搬送装置
JP2000260855A (ja) 1999-03-10 2000-09-22 Mitsubishi Electric Corp ウェハ処理装置
US6236555B1 (en) * 1999-04-19 2001-05-22 Applied Materials, Inc. Method for rapidly dechucking a semiconductor wafer from an electrostatic chuck utilizing a hysteretic discharge cycle
US6589611B1 (en) * 2002-08-22 2003-07-08 Micron Technology, Inc. Deposition and chamber treatment methods
JP2005038947A (ja) 2003-07-16 2005-02-10 Seiko Epson Corp 成膜装置、成膜方法および半導体装置の製造方法
US20100014208A1 (en) * 2008-07-10 2010-01-21 Canon Anleva Corporation Substrate holder

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111829A (ja) * 1997-10-06 1999-04-23 Ulvac Corp 静電吸着ホットプレート、真空処理装置、及び真空処理方法
JP2000012664A (ja) * 1998-06-18 2000-01-14 Ngk Insulators Ltd 静電チャックのパーティクル発生低減方法及び半導体製造装置
JP2000021964A (ja) * 1998-07-06 2000-01-21 Ngk Insulators Ltd 静電チャックのパーティクル発生低減方法および半導体製造装置
JP2002134599A (ja) * 2000-10-24 2002-05-10 Ngk Insulators Ltd 静電吸着装置
JP2008277746A (ja) * 2007-03-30 2008-11-13 Hitachi High-Technologies Corp プラズマ処理装置及びプラズマ処理方法
JP2010245127A (ja) * 2009-04-01 2010-10-28 Tokyo Electron Ltd 基板交換方法及び基板処理装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041669A (ja) * 2013-08-21 2015-03-02 住友電気工業株式会社 半導体装置の製造方法
JP7453149B2 (ja) 2018-02-23 2024-03-19 ラム リサーチ コーポレーション セラミックベースプレートを備えるマルチプレート静電チャック
KR20190133606A (ko) 2018-05-23 2019-12-03 도쿄엘렉트론가부시키가이샤 서셉터의 드라이 클리닝 방법 및 기판 처리 장치
US11479852B2 (en) 2018-05-23 2022-10-25 Tokyo Electron Limited Method for dry cleaning a susceptor and substrate processing apparatus
US11967517B2 (en) 2019-02-12 2024-04-23 Lam Research Corporation Electrostatic chuck with ceramic monolithic body

Also Published As

Publication number Publication date
US8835327B2 (en) 2014-09-16
US20130244405A1 (en) 2013-09-19

Similar Documents

Publication Publication Date Title
US10615034B2 (en) Pre-clean of silicon germanium for pre-metal contact at source and drain and pre-high K at channel
KR100933247B1 (ko) 기판 처리 장치, 기판 처리 방법, 및 반도체 장치의 제조방법
US7977246B2 (en) Thermal annealing method for preventing defects in doped silicon oxide surfaces during exposure to atmosphere
US20150050812A1 (en) Wafer-less auto clean of processing chamber
JP2009194216A (ja) 半導体装置の製造方法
JP2013191802A (ja) 半導体装置の製造方法
JP6679744B2 (ja) 注入フォトレジストを剥離するための方法
KR200496202Y1 (ko) 기판을 처리하기 위한 방법 및 장치
KR102299150B1 (ko) 반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법
US7307026B2 (en) Method of forming an epitaxial layer for raised drain and source regions by removing contaminations
JP5529217B2 (ja) 半導体装置の製造方法
JP2008153365A (ja) 半導体装置の製造方法
JP2004152920A (ja) 半導体装置の製造方法及び半導体製造工程の管理方法
US20050215003A1 (en) Method of manufacturing a silicide layer
KR102241303B1 (ko) Soi웨이퍼의 제조방법
JP2001217198A (ja) 半導体装置の製造方法
JP3517131B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP6199354B2 (ja) 半導体装置の製造方法
KR20100078953A (ko) 반도체 소자의 제조방법
JP5809317B2 (ja) 半導体装置の製造方法
US9318345B2 (en) Enhancing transistor performance by reducing exposure to oxygen plasma in a dual stress liner approach
Abbadie et al. Impact of Oxygen on the Generation of Slip Lines and the Electronic Properties of Si-based Substrates
JP5729098B2 (ja) シリコン単結晶ウェーハの評価方法
JP2010272798A (ja) 半導体装置の製造方法
JP5083252B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160322

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160927