JP2013183097A - ホール素子 - Google Patents

Abstract

【課題】特性ばらつきの少ないホール素子を提供する。
【解決手段】Ｐ型基板７に、平面図で正方形になるＮ型ウェル６を設ける。ホール素子１０の四隅以外には、Ｎ型ウェル６の上に絶縁膜５を設け、絶縁膜５の上にはＮ型ポリシリコン膜８を設ける。ホール素子１０の四隅には、Ｎ型ウェル６の上部に、Ｎ型拡散層１〜４を設ける。絶縁膜５の下のＮ型ウェル６の上部に空乏層を発生させ、空乏層の下を電流が流れる。
【選択図】図１

Description

本発明は、ホール素子に関する。

従来のホール素子について図６を用いて説明する。図６の（Ａ）は従来のホール素子の平面図であり、同（Ｂ）は従来のホール素子の平面図におけるＹＹ断面図であり、同（Ｃ）は従来のホール素子の平面図におけるＺＺ断面図である。

ホール素子３０ではＮ型拡散層３２とＮ型拡散層３３との間に電源電圧を印加するので、Ｎ型拡散層３２からＮ型拡散層３３に電流が流れる。この時、ホール素子３０を流れる電流の向きと異なる方向の磁界を印加すると、電流及び磁界の双方に対して垂直にホール電流が流れ、ホール電圧を発生する。つまり、Ｎ型拡散層３１とＮ型拡散層３４との間に、ホール電圧が発生する（例えば、特許文献１参照）。

特開２００８−００８８８３号公報（図１７）

ここで、従来の技術では、ホール素子３０での電流経路は、Ｐ型基板３７の最表面であるＮ型ウェル３６の表面に形成される。このＮ型ウェル３６の表面には、ホール素子３０の製造プロセスで、洗浄時に発生した汚れ、ゴミ等が付着する。あるいはキズやシリコンとシリコン酸化膜との界面が存在している。そのため、ホール素子３０の電流経路は、これらの影響を受けてしまう。また、ホール素子３０での電流経路は、Ｎ型ウェル３６とその上の絶縁膜との間の界面準位の影響も受ける。これらはすべてノイズの元となり、ホール素子３０の特性を、ばらつかせる。
本発明は、特性ばらつきの少ないホール素子を提供することをその課題とする。

本発明は、上記課題を解決するため、第一導電型基板と、前記第一導電型基板に設けられる第二導電型ウェルと、前記第二導電型ウェルの上に設けられる絶縁膜と、接地電圧または前記接地電圧よりも低い電圧を印加され、前記絶縁膜の上に設けられるポリシリコン膜と、前記絶縁膜の下の前記第二導電型ウェルの上部に発生する空乏層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられる、第一の第二導電型拡散層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられる、第二の第二導電型拡散層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられ、前記第二の第二導電型拡散層と対面する第三の第二導電型拡散層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられ、前記第一の第二導電型拡散層と対面する第四の第二導電型拡散層と、を備えることを特徴とするホール素子を提供する。

本発明によれば、ホール素子での電流経路を、第一導電型基板の最表面である第二導電型ウェルの表面に形成せず、絶縁膜の下の第二導電型ウェルの上部に発生する空乏層の下に形成する。よって、ホール素子での電流経路はホール素子の製造プロセスでの洗浄やゴミ等の影響あるいは欠陥や界面準位の影響を受けないので、ホール素子の特性のばらつきが抑制される。

ホール素子を示す図であり、（Ａ）はホール素子の平面図であり、（Ｂ）はホール素子の平面図におけるＹＹ断面図であり、（Ｃ）はホール素子の平面図におけるＺＺ断面図である。 ホール素子の回路接続を例示する図である。 ホール素子の回路接続を例示する図である。 エネルギーバンド図であり、（Ａ）はＮ型ポリシリコン膜の電圧が接地電圧である場合のものであり、（Ｂ）はＮ型ポリシリコン膜の電圧が接地電圧よりも低い基準電圧である場合のものである。 エネルギーバンド図であり、（Ａ）はＰ型ポリシリコン膜の電圧が接地電圧である場合のものであり、（Ｂ）はＰ型ポリシリコン膜の電圧が接地電圧よりも低い基準電圧である場合のものである。 従来のホール素子を示す図であり、（Ａ）は従来のホール素子の平面図であり、（Ｂ）は従来のホール素子の平面図におけるＹＹ断面図であり、（Ｃ）は従来のホール素子の平面図におけるＺＺ断面図である。

以下、本発明の実施形態について図面を参照して説明する。
まず、ホール素子の構造について説明する。図１はホール素子を示す図であり、（Ａ）はホール素子の平面図であり、（Ｂ）はホール素子の平面図におけるYYに沿った断面図であり、（Ｃ）はホール素子の平面図におけるＺＺに沿った断面図である。

Ｐ型基板７に、平面図で正方形になるＮ型ウェル６を設ける。ホール素子１０の四隅を除き、Ｎ型ウェル６の上に、絶縁膜５を設ける。絶縁膜５の上に、Ｎ型ポリシリコン膜８を設ける。ホール素子１０の四隅に、Ｎ型ウェル６の上部に、Ｎ型拡散層１〜４を設ける。ここで、Ｎ型拡散層１〜４はＮ型ウェル６の平面図での縁（四隅）にそれぞれ設けられ、Ｎ型拡散層１とＮ型拡散層４とは対向し、Ｎ型拡散層２とＮ型拡散層３とは対向する。Ｎ型拡散層１とＮ型拡散層４を結ぶ直線は、Ｎ型拡散層２とＮ型拡散層３を結ぶ直線と交叉する。なお、Ｎ型ウェル６は、Ｎ型拡散層１〜４よりも、不純物濃度は薄く、深い不純物の分布を持つ拡散層である。

次に、ホール素子１０の動作について説明する。図２は、ホール素子の回路接続を例示する図である。図３は、ホール素子の回路接続を例示する図である。図４はエネルギーバンド図であり、（Ａ）はＮ型ポリシリコン膜の電圧が接地電圧である場合のものであり、（Ｂ）はＮ型ポリシリコン膜の電圧が接地電圧よりも低い基準電圧である場合のものである。

図３に示すように、Ｎ型拡散層２に電源２１の正極端子を接続し、Ｎ型拡散層３に電源２１の負極端子を接続する。Ｎ型ポリシリコン膜８にはＮ型拡散層２に与える電圧よりも低い電圧が印加できるようにしておく。Ｎ型拡散層１とＮ型拡散層４との間にはホール電圧を測るための電圧計２２を設ける。

Ｎ型ポリシリコン膜８とＮ型ウェル６との間に電圧差がないとき、エネルギーバンドは熱平衡状態においてＮ型ポリシリコン膜８とＮ型ウェル６との間でフェルミレベルが一致するよう動く。したがって、Ｎ型ポリシリコン膜８とＮ型ウェル６との間で熱平衡状態が生じ、図４（Ａ）のように、絶縁膜５の下のＮ型ウェル６の上部に多数キャリアである電子の蓄積層が僅かに発生する。従って、この場合Ｎ型拡散層２と３の間に流れる電流は表面を流れることになる。

しかし、図３に示す回路により、接地電圧よりも低い基準電圧ＶＲＥＦをＮ型ポリシリコン膜８に印加すると、この負の基準電圧ＶＲＥＦによって、絶縁膜５の下のＮ型ウェル６の上部に発生する空乏層の形成を制御できる。具体的には、基準電圧ＶＲＥＦを低くすると、真性フェルミレベルはフェルミレベルに近づいてゆき、図４（Ｂ）のように、Ｎ型ウェル６の表面に空乏層を形成することができる。電圧を低く（負側に絶対値を大きく）するとそれに伴い空乏層がさらに広がってゆく。この状態ではＮ型ウェル６の表面には電流の担い手である電子は空乏化によりほとんど存在しないので、Ｎ型拡散層２と３の間を流れる電流は表面近傍の空乏層よりも下であって、より深い部分であるＮ型ウェル６の内部を流れることになる。したがって、磁場があるときに現れるホール電流もＮ型ウェル６の内部を流れることになり、Ｎ型拡散層１とＮ型拡散層４との間にホール電圧を発生する。ホール電圧は、電圧計２２によって測定される。Ｎ型ウェル６の内部には、半導体基板表面に存在するような汚れ、ゴミ、キズはなく、界面の影響も受けることがない。このような状態で動作をさせることで、ホール素子の特性を決めるホール電流に影響を与えるノイズが低減され、ばらつきを小さくすることが可能である。

なお、オペアンプとコンパレータと基準電圧生成回路とを、電圧計２２の替りに設けても良い。この時、オペアンプは、ホール電圧を増幅する。基準電圧生成回路は、基準電圧を生成する。コンパレータは、増幅後のホール電圧と基準電圧とを比較する。増幅後のホール電圧が基準電圧よりも高いと、コンパレータの出力論理はハイレベルになり、低いと、ローレベルになる。

また、Ｐ型ポリシリコン膜をＮ型ポリシリコン膜８の替りに用いることも可能である。Ｐ型ポリシリコン膜を用いた場合のエネルギーバンド図を図５に示す。Ｐ型ポリシリコン膜とＮ型ポリシリコン膜８とでは、フェルミレベルが異なるので、エネルギーバンド図も異なり、図５（Ａ）に示すようにＰ型ポリシリコン膜とＮ型ポリシリコン膜８のフェルミレバルが一致する熱平衡状態において、Ｎ型ウェルの表面近傍はほぼ空乏状態となっている。したがって、このままホール素子として動作をさせると、ホール電流は空乏層の下である、Ｎ型ウェルの内部を流れることになる。そのため、半導体基板表面に存在するような汚れ、ゴミ、キズの影響あるいは酸化膜と半導体の界面の影響を受けることがない。Ｎ型ポリシリコン膜を用いた場合と同様に、この場合もホール素子の特性を決めるホール電流に影響を与えるノイズが低減され、ばらつきを小さくすることが可能である。

Ｐ型ポリシリコン膜の電位をＮ型ウェル領域の電位より低くすると、Ｎ型ウェル領域の空乏化が進み、さらには表面に反転層が形成される。この状態を示しているのが図５（Ｂ）である。この場合、空乏層は表面よりも少し内部に入ったところに形成されている。そのため、ホール電流は空乏層のさらに下の、Ｎ型ウェル領域のさらに内部を流れるようになる。このようにＰ型ポリシリコン膜とＮ型ウェル領域の間の電位差を制御することでホール電流が流れる深さを制御することが可能である。

１０ ホール素子
１〜４ Ｎ型拡散層
５ 絶縁膜
６ Ｎ型ウェル
７ Ｐ型基板
８ Ｎ型ポリシリコン膜

Claims (4)

1. 第一導電型の基板と、
   前記基板に設けられた第二導電型のウェルと、
   前記ウェルの表面に設けられた絶縁膜と、
   前記ウェルと同じあるいは前記ウェルよりも低い電位を印加され、前記絶縁膜の上に設けられた第一導電型のポリシリコン膜と、
   前記絶縁膜の下の前記ウェルの上部に発生する空乏層と、
   前記第二導電型ウェルの表面近傍に、前記ポリシリコン膜を挟んで対向して設けられた第二導電型の第１および第４の拡散層と、
   前記第二導電型ウェルの表面近傍に、前記ポリシリコン膜を挟んで対向して設けられた第二導電型の第２および第３の拡散層と、を備え、
   前記第１および第４の拡散層を結ぶ直線と前記第２および第３の拡散層を結ぶ直線とが交叉しているホール素子。
2. 第一導電型の基板と、
   前記基板に設けられた第二導電型のウェルと、
   前記ウェルの表面に設けられた絶縁膜と、
   前記ウェルよりも低い電位を印加され、前記絶縁膜の上に設けられた第二導電型のポリシリコン膜と、
   前記絶縁膜の下の前記ウェルの上部に発生する空乏層と、
   前記第二導電型ウェルの表面近傍に、前記ポリシリコン膜を挟んで対向して設けられた第二導電型の第１および第４の拡散層と、
   前記第二導電型ウェルの表面近傍に、前記ポリシリコン膜を挟んで対向して設けられた第二導電型の第２および第３の拡散層と、を備え、
   前記第１および第４の拡散層を結ぶ直線と前記第２および第３の拡散層を結ぶ直線が交叉しているホール素子。
3. 前記第二導電型ウェルは、平面図で正方形である請求項１あるいは２に記載のホール素子。
4. 前記第１乃至第４の拡散層は、前記ウェルの平面図において四隅にそれぞれ設けられている請求項３記載のホール素子。

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