JP2013174574A - ゼロクロス検出回路 - Google Patents

Abstract

【課題】 交流電源の電圧が０Ｖになる瞬間の極力短い時間のみゼロクロス信号を検出することにより、ゼロクロス検知回路の消費電力低減を可能とする。
【解決手段】 交流電源のゼロクロスタイミングを検出するゼロクロス検出回路であって、交流電源の電圧が正になると通電する第１のフォトカプラと、前記第１のフォトカプラへ通電をＯＮ／ＯＦＦするスイッチング素子と、前記第１のフォトカプラの通電状態に基いてゼロクロスタイミングを検出すると共に、前記スイッチング素子のＯＮ／ＯＦＦ状態を切り替える制御部と、を備え、前記制御部は、交流電源の電圧が負のタイミングで前記スイッチング素子をＯＮし、前記第１のフォトカプラに電流が流れたことを検出すると前記スイッチング素子をＯＦＦすることを特徴とする。
【選択図】 図２

Description

本発明は、ゼロクロス検出回路に係り、特に交流電源の電圧が０Ｖになる点を検知するゼロクロス検出回路の低消費化に好適な回路構成に関する発明である。

低消費化を目指したゼロクロス検出回路で、例えば、特許文献１が図１のゼロクロス検知回路３４２を開示している。図１を参照して、ゼロクロス検知回路３４２は、交流電源の電圧の絶対値が所定値より高い時には電解コンデンサ３９２に電力を蓄積し、交流電源の電圧の絶対値が所定値より低い時に電力を放出してフォトカプラ３９８に電流が流れゼロクロスを検出する。よって、交流電源の電圧が０Ｖでない時は常に電流が流れる従来のゼロクロス検出回路とを比較すると、ゼロクロス検知回路３４２の方が低消費となる。
しかし、このような場合、電子部品のバラツキや温度特性により、フォトカプラ３９８の駆動時間は変動する。そのため交流電源の電圧が０Ｖになる点を確実に検出するために、フォトカプラ３９８の通電時間にマージンを取る必要がある。そうすると、フォトカプラ３９８に電流が流れる時間が長くなり消費電力が増加するという問題があった。

特開２０１０−５４３０６号公報（第１８頁、図５）

本発明は、上記問題を解決するためになされたもので、本発明の課題は、交流電源の電圧が０Ｖになる瞬間の極力短い時間のみゼロクロス信号を検出し、消費電力の低減を測ることである。

上記目的を達成するために請求項１記載の発明によれば、交流電源のゼロクロスタイミングを検出するゼロクロス検出回路であって、交流電源の電圧が正になると通電する第１のフォトカプラと、前記第１のフォトカプラへ通電をＯＮ／ＯＦＦするスイッチング素子と、前記第１のフォトカプラの通電状態に基いてゼロクロスタイミングを検出すると共に、前記スイッチング素子のＯＮ／ＯＦＦ状態を切り替える制御部と、を備え、前記制御部は、交流電源の電圧が負のタイミングで前記スイッチング素子をＯＮし、前記第１のフォトカプラに電流が流れたことを検出すると前記スイッチング素子をＯＦＦすることを特徴とする。
よって、電子部品のバラツキや温度特性を考慮することなく、ゼロクロス信号を取り込むために必要な時間のみ第１のフォトカプラへ通電させ、無駄な電力消費を低減することを可能とした。

また、請求項２記載の発明によれば、前記制御部は、前記第１のフォトカプラに電流が流れたことを検出すると前記スイッチング素子をＯＦＦする通常モードと、前記第１のフォトカプラに電流が流れたことを検出した後も前記スイッチング素子をＯＮしておく高検知モードと、を切り替え可能であることを特徴とする
よって、高検知モードにおいては、交流電源の電圧が正の間は常にスイッチング素子をＯＮさせ、交流電源の電圧が正から負に変わる立ち下がり時のゼロクロス信号も取り込むことで、ゼロクロス検出回路の回路構成を変えずに、ゼロクロスタイミングの精度向上が可能である。

また、請求項３記載の発明によれば、前記スイッチング素子は高耐圧トランジスタを用いて構成されており、前記制御部と前記高耐圧トランジスタとの間に第２のフォトカプラを有することを特徴とする。
よって、スイッチング素子に高耐圧フォトカプラや高耐圧フォトＭＯＳＦＥＴを使用すれば第２のフォトカプラは不要となるが、高耐圧フォトカプラや高耐圧フォトＭＯＳＦＥＴは高価である。スイッチング素子に高耐圧トランジスタを使用し、その高耐圧トランジスタを第２のフォトカプラからの信号でＯＮさせることにより、安価な電子部品で回路を構成することが可能である。

また、請求項４記載の発明によれば、前記制御部は、前記第１のフォトカプラからの信号遷移によってゼロクロスタイミングを検出するものであり、また、前記スイッチング素子へ通電してから所定時間は信号遷移の検出をしない期間を設け、所定時間以降に信号遷移有無の判断を開始し、信号遷移が検出されないと前記スイッチング素子のＯＮを継続することを特徴とする。
よって、電源プラグが抜かれた場合、コンデンサ等に溜まった電荷により、スイッチング素子を通電した直後に第１のフォトカプラが通電し、それに伴って制御部には信号遷移（エッジ）が取り込まれるが、制御部では所定時間は信号遷移の検出をしないため取り込まれた信号遷移は無視される。そして、所定時間以降に遅れて信号遷移の有無の判断を開始した時には信号遷移が検出されることはないのでスイッチング素子がＯＮ継続して、内蔵しているコンデンサに溜まっている電荷を第１のフォトカプラの通電によって消費することができる。そのため、電源プラグが抜かれてからの放電が速やかとなる。

また、請求項５記載の発明によれば、前記制御部は、前記第１のフォトカプラからの信号遷移によってゼロクロスタイミングを検出するものであり、また、前回ゼロクロスタイミングを検出してから新たにゼロクロスタイミングを検出するまでの検知間隔を判定し、その検知間隔が予め設定されている所定時間より短いと前記スイッチング素子のＯＮを継続する
ことを特徴とする
よって、電源プラグが抜かれて本来ゼロクロスタイミングが検出されると予測しているよりも短い間隔で次のゼロクロスタイミングが検知されると、スイッチング素子がＯＮ継続して、内蔵しているコンデンサに溜まっている電荷を第１のフォトカプラの通電によって消費することができる。そのため、電源プラグが抜かれてからの放電が速やかとなる。

本発明によれば、ゼロクロス信号を取り込むためのフォトカプラへの通電時間を短縮可能で、低消費電力のゼロクロス検出回路を有する制御装置を提供できるという効果がある。

特許文献に記載されているゼロクロス検知回路３４２の回路図である。 本発明に関わるゼロクロス検出回路５００の回路構成を示す図である。 ゼロクロス信号の取り込みタイミングを示す図である。 本発明の別実施形態についてゼロクロス信号の取り込みタイミングを示す図である。 本発明の別実施形態についてゼロクロス信号の取り込みタイミングを示す図である。

［回路構成］
図２は、本発明の実施の形態に係るゼロクロス検出回路５００の回路構成を示す図である。

図２を参照して、ゼロクロス検出回路５００は、そのカソードが交流電源５２０の一端に接続された第１のダイオード５０１と、そのカソードが交流電源５２０の他端に接続され、アソードが第１のダイオード５０１のアノードに接続された第２のダイオード５１１とを含む。

ゼロクロス検出回路５００はさらに、発光ダイオード５０４及びトランジスタ５０５を含む第１のフォトカプラ５２１と、一端が発光ダイオード５０４のアノノード、他端が発光ダイオード５０４のカソードに接続されたコンデンサ５０２及び第４の抵抗５０３とを含む。コンデンサ５０２及び第４の抵抗５０３は、第１のフォトカプラ５２１へのノイズを吸収するための部品である。

ゼロクロス検出回路５００はさらに、そのコレクタが発光ダイオード５０４のカソードに接続され、エミッタが第２のダイオード５１１のアノードに接続されたスイッチング素子５１０と、一端がスイッチング素子５１０のエミッタに接続され、他端がスイッチング素子５１０のベースに接続された、抵抗５１２と、一端が５１２の他端と接続された５１３とを含む。

このスイッチング素子５１０は、高耐圧フォトカプラや高耐圧フォトＭＯＳＦＥＴ（（Metal-Oxide-Semiconductor Field-Effect Transistor）に比べて安価であるＮＰＮバイポーラの高耐圧トランジスタによって構成されている、そのためなお、抵抗５１２はスイッチング素子５１０のベース抵抗であり、抵抗５１３はスイッチング素子５１０のベース-エミッタ間の電圧安定用の抵抗である。

ゼロクロス検出回路５００はさらに、そのエミッタが５１３の他端と接続されたトランジスタ５１４と発光ダイオード５１５とを含む第２のフォトカプラ５２２と、一端が発光ダイオード５１５のカソードに接続された抵抗５１６と、そのエミッタが抵抗５１６の他端に接続されたトランジスタ５１７と、一端がトランジスタ５１７のエミッタ及び基準電圧に接続され、他端がトランジスタ５１７のベースに接続させた抵抗５１８と、一端が抵抗５１８の他端に接続された抵抗５１９とを含む抵抗内蔵トランジスタ５２３とを含む。
抵抗５１６は電流制限抵抗であり、抵抗５１８は内蔵トランジスタ５１７のベース-エミッタ間の電圧安定用の抵抗であり、抵抗５１９は内蔵トランジスタ５１７のベース抵抗である。

ゼロクロス検出回路５００はさらに、一端が電源電位に接続され、他端がトランジスタ５０５のコレクタに接続された抵抗５０６と、一端が抵抗５０６の他端及びトランジスタ５０５のコレクタに接続された抵抗５０７とを含む。抵抗５０６、抵抗５０７は電流制限抵抗である。

ゼロクロス検出回路５００はさらに、ゼロクロス信号を取り込むように抵抗５０７の他端と接続され、かつ、抵抗内蔵トランジスタ５２３のＯＮ／ＯＦＦ状態を制御する信号を送るように抵抗５１９の他端と接続された制御部としてのＣＰＵ（Central Processing Unit）５０８を含む。

［動作］
図２を参照して、上記した構成のゼロクロス検出回路５００は以下のように動作する。

ＣＰＵ５０８が抵抗内蔵トランジスタ５２３への出力信号をＯＮ／ＯＦＦすることで、抵抗内蔵トランジスタがＯＮ／ＯＦＦする。抵抗内蔵トランジスタ５２３がＯＮ／ＯＦＦすることで、第２のフォトカプラ５１５がＯＮ／ＯＦＦする。第２のフォトカプラ５１５がＯＮ／ＯＦＦすることで、スイッチング素子５１０がＯＮ／ＯＦＦする。

スイッチング素子５１０がＯＮ状態で、かつ、交流電源の電圧が正の時、第１のフォトカプラ５２１がＯＮする。第１のフォトカプラ５２１がＯＮすることで、ＣＰＵ５０８への入力信号の電圧が電源電圧から基準電圧へ低下することにより、ＣＰＵ５０８はゼロクロス信号を検出する。

第２のダイオード５１１は、交流電源の電圧が負の時には通電せず、スイッチング素子５１０への逆電圧印加を防止している。

図３は、交流電源と、ＣＰＵ５０８がゼロクロス信号を取り込むために出力する信号と、ＣＰＵ５０８がゼロクロス信号を検出するタイミングを示す図である。図２、３を参照すると、ＣＰＵ５０８が交流電源の電圧が負の間の任意の時間を内蔵しているタイマーで予測して、抵抗内蔵トランジスタ５２３へ信号を出力する（Ｔ１）。ＣＰＵ５０８からの信号を受けて抵抗内蔵トランジスタ５２３がＯＮすることにより、第２のフォトカプラ５２２、スイッチング素子５１０もＯＮする（Ｔ１）。スイッチング素子がＯＮ状態で、かつ、交流電源の電圧が負から正になり（Ｔ２）、発光ダイオード５０４のＶｆを超えた時点（Ｔ３）から第１のフォトカプラ５２１がＯＮして電力を消費する。第１のフォトカプラ５２１がＯＮするとＣＰＵ５０８への入力信号の電圧が電源電圧から基準電圧へ低下することにより、ＣＰＵ５０８はゼロクロス信号を検出したと判断する。ＣＰＵ５０８はゼロクロス信号を検出したと判断すると抵抗内蔵トランジスタ５２３への出力信号をＯＦＦする（Ｔ４）。抵抗内蔵トランジスタ５２３への出力信号をＯＦＦすると第１のフォトカプラ５２１もＯＦＦし、電力を消費しなくなる。交流電源波形の斜線部（Ｔ３−Ｔ４間）が、ゼロクロス信号を検出するために第一のフォトカプラ５２１が通電し電力を消費する部分である。

なお、図３で説明した動作は、ＣＰＵ５０８が待機状態である時の通常モードでの動作である。ＣＰＵは図示しない電気ヒータ等の負荷の駆動も制御するものであるが、この負荷の制御を必要としない待機状態では、ゼロクロス検出回路における電力消費を低減するために、図３に記載した通常モードでの動作を行う。一方、負荷の制御を行う場合には、交流電源の電圧が正から負に変わる立ち下がり時のゼロクロス信号も取り込んで、よりゼロクロスタイミングの検出精度を向上させる高検知モードで動作させる。

具体的には、ＣＰＵ５０８は、スイッチング素子５１０を常時駆動させておくことで、第１のフォトカプラに電流が流れたことを検出した後もスイッチング素子がＯＮとなって、交流電源の電圧が正から負に変わる立ち下がり時に、ＣＰＵ５０８の入力が立ち上がることでそのゼロクロスタイミングを検出することが可能である。

次に、図４に基づいて、本発明の別実施形態について説明する。この図４には、上段から順に、交流電源からの通電波形と、ＣＰＵ５０８がゼロクロス信号を取り込むために抵抗内蔵トランジスタ５２３へ出力する信号を示したものと、ＣＰＵ５０８がゼロクロス信号を待っている期間（遷移信号を検出可能な期間）を示したものと、ＣＰＵ５０８に入力される第１フォトカプラ５２１からの信号遷移状態を示す図である。ＣＰＵ５０８は第１のフォトカプラ５２１からの信号遷移によってゼロクロスタイミングを検出するものである。ＣＰＵ５０８は抵抗内蔵トランジスタ５２３へＴ１、Ｔ６のタイミングで信号を出力し、それから所定期間Ｔ５、Ｔ７までは信号遷移がＣＰＵ５０８へ取込まれたとしても無視する期間(非検出期間)を設ける。この期間は実際に信号遷移が取込まれるタイミングＴ３より十分な余裕を持たせ、電源プラグが挿された状態であれば、Ｔ１とＴ５、Ｔ６とＴ７の間に信号遷移が取込まれないような値とする。電源プラグが挿された状態であれば、Ｔ１の期間で抵抗内蔵トランジスタ５２３へ信号を出力しても、実際にゼロクロスの信号遷移がＣＰＵ５０８に入力されるのはＴ３のタイミングとなり、Ｔ４のタイミングで抵抗内蔵トランジスタ５２３への信号の出力を止め、第一のフォトカプラ５２１への電流消費を遮断する。また、図４のように電源プラグが抜かれた場合は、図２の交流電源の相間の間にあるコンデンサ６００によって交流電圧が保持される。交流電圧が保持されたまま、ＣＰＵ５０８が抵抗内蔵トランジスタ５２３へＴ６のタイミングで信号を出力した場合、Ｔ６のタイミングで信号遷移はＣＰＵ５０８の非検出期間に取込まれることとなる。その後、Ｔ７以降は信号遷移がＣＰＵ５０８に取込まれることは無い為、ＣＰＵ５０８は信号遷移を待ち続け、抵抗内蔵トランジスタ５２３をＯＮし続けることとなる。そのため、内蔵しているコンデンサに溜まっている電荷を第１のフォトカプラが通電によって消費することとなり、電源プラグが抜かれてからの放電はＴ６からＴ８の期間で速やかとなる。

次に、図５に基づいて、本発明の更に別の実施形態について説明する。この図５には、上段から順に、交流電源からの通電波形と、ＣＰＵ５０８がゼロクロス信号を取り込むために抵抗内蔵トランジスタ５２３へ出力する信号を示したものと、ＣＰＵ５０８に入力される第１フォトカプラ５２１からの信号遷移状態を示す図である。ＣＰＵ５０８は第１のフォトカプラ５２１からの信号遷移によってゼロクロスタイミングを検出するものである。ＣＰＵ５０８は抵抗内蔵トランジスタ５２３へＴ１、Ｔ４、Ｔ７のタイミングで信号を出力する。電源プラグが挿された状態であれば、ゼロクロスの信号遷移がＣＰＵ５０８に入力されるのはＴ２、Ｔ５のタイミングとなり、例えば、Ｔ５の時点で前回ゼロクロスタイミングを検出してから新たにゼロクロスタイミングを検出するまでの検知間隔（Ｔ５−Ｔ２）は予め設定されている所定時間より長くなるため、Ｔ６のタイミングで抵抗内蔵トランジスタ５２３への信号の出力を止める。なお、予め設定されている所定時間は交流電源の１周期の９０％程度の時間が予め設定されているものであり、交流電源が５０Ｈｚであれば２０ｍｓの９０％程度、交流電源が６０Ｈｚであれば１６．７ｍｓの９０％程度の時間が設定される。交流電源の周波数が５０Ｈｚなのか６０Ｈｚなのかは、通電開始初期のゼロクロスタイミングの検知周期が２０ｍｓなのか、１６．７ｍｓの何れに近いのかによって判断される。

一方、図５に示すようにＴ６以降で電源プラグが抜かれた場合は、図２の交流電源の相間の間にあるコンデンサ６００によって交流電圧が保持される。電圧が保持されたまま、ＣＰＵ５０８が抵抗内蔵トランジスタ５２３へＴ７のタイミングで信号を出力した場合、Ｔ７のタイミングで信号遷移はＣＰＵ５０８に取込まれ、前回ゼロクロスタイミングを検出してから新たにゼロクロスタイミングを検出するまでの検知間隔（Ｔ７−Ｔ５）は予め設定されている所定時間より短くなるため、ＣＰＵ５０８は抵抗内蔵トランジスタ５２３への信号出力を継続することで前記スイッチング素子５１０のＯＮを継続する。そのため、内蔵しているコンデンサに溜まっている電荷を第１のフォトカプラが通電によって消費することとなり、電源プラグが抜かれてからの放電はＴ７からＴ８の期間で速やかとなる。

５００…ゼロクロス検出回路
５０１…第１のダイオード
５０２…コンデンサ
５０３…抵抗
５０４…発光ダイオード
５０５…トランジスタ
５０６…抵抗
５０７…抵抗
５０８…ＣＰＵ（制御部）
５１０…スイッチング素子（高耐圧トランジスタ）
５１１…第２のダイオード
５１２…抵抗
５１３…抵抗
５１４…トランジスタ
５１５…発光ダイオード
５１６…抵抗
５１７…トランジスタ
５１８…抵抗
５１９…抵抗
５２０…交流電源
５２１…第１のフォトカプラ
５２２…第２のフォトカプラ
５２３…抵抗内蔵トランジスタ
５２４…抵抗
６００…コンデンサ

Claims (5)

1. 交流電源のゼロクロスタイミングを検出するゼロクロス検出回路であって、
   交流電源の電圧が正になると通電する第１のフォトカプラと、
   前記第１のフォトカプラへ通電をＯＮ／ＯＦＦするスイッチング素子と、
   前記第１のフォトカプラの通電状態に基いてゼロクロスタイミングを検出すると共に、前記スイッチング素子のＯＮ／ＯＦＦ状態を切り替える制御部と、を備え、
   前記制御部は、交流電源の電圧が負のタイミングで前記スイッチング素子をＯＮし、前記第１のフォトカプラに電流が流れたことを検出すると前記スイッチング素子をＯＦＦする
   ことを特徴とするゼロクロス検出回路。
2. 前記制御部は、前記第１のフォトカプラに電流が流れたことを検出すると前記スイッチング素子をＯＦＦする通常モードと、前記第１のフォトカプラに電流が流れたことを検出した後も前記スイッチング素子をＯＮしておく高検知モードと、を切り替え可能である
   ことを特徴とする請求項１に記載のゼロクロス検出回路。
3. 前記スイッチング素子は高耐圧トランジスタを用いて構成されており、
   前記制御部と前記高耐圧トランジスタとの間に第２のフォトカプラを有する、
   ことを特徴とする請求項１に記載のゼロクロス検出回路。
4. 前記制御部は、前記第１のフォトカプラからの信号遷移によってゼロクロスタイミングを検出するものであり、また、前記スイッチング素子へ通電してから所定時間は信号遷移の検出をしない期間を設け、所定時間以降に遅れて信号遷移有無の判断を開始し、信号遷移が検出されないと前記スイッチング素子のＯＮを継続する
   ことを特徴とする請求項１に記載のゼロクロス検出回路。
5. 前記制御部は、前記第１のフォトカプラからの信号遷移によってゼロクロスタイミングを検出するものであり、また、前回ゼロクロスタイミングを検出してから新たにゼロクロスタイミングを検出するまでの検知間隔を判定し、その検知間隔が予め設定されている所定時間より短いと前記スイッチング素子のＯＮを継続する
   ことを特徴とする請求項１に記載のゼロクロス検出回路。