JP2013158882A

JP2013158882A - 微細素子およびその製造方法

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Publication number: JP2013158882A
Application number: JP2012022784A
Authority: JP
Inventors: Toshifumi Konishi; 敏文小西; Takaaki Matsushima; 隆明松島; Katsuyuki Machida; 克之町田; Masaki Yano; 正樹矢野; Kazuhisa Kudo; 和久工藤; Kazuya Eki; 一哉益; Noboru Ishihara; 昇石原
Original assignee: NTT Advanced Technology Corp; Tokyo Institute of Technology NUC
Current assignee: NTT Advanced Technology Corp; Tokyo Institute of Technology NUC
Priority date: 2012-02-06
Filing date: 2012-02-06
Publication date: 2013-08-19
Anticipated expiration: 2032-02-06
Also published as: JP5831905B2

Abstract

【課題】複数の微細素子を個々の特性に合わせ、低コストで容易に同一基板上に製造できるようにする。
【解決手段】可変容量素子１３１，１３２は、第５金属パターン層１１７により構成した可動電極と、第２金属パターン層１０７および第３金属パターン層１０８により構成した固定電極との距離を、可動電極を変位させることで変化させて容量を可変させている。インダクタ素子１４１は、第５金属パターン層１１７により構成した渦巻き状の配線部により、インダクタを構成している。また、スイッチ素子１５１，１５２は、第２金属パターン層１０７により構成した梁構造を、基板１０１の平面方向に変位させて第４金属パターン層１１１に形成した電極を移動させることでスイッチ動作を実現している。
【選択図】図１Ｌ

Description

本発明は、ＭＥＭＳ技術によって製造されるスイッチ素子や可変容量素子などの微細素子およびその製造方法に関するものである。

近年、ＭＥＭＳ（Micro Electro Mechanical System）技術を用いて作製された各種センサおよびスイッチなどの微細素子が盛んに研究開発されている。このような微細素子では、ばね構造の製造が大きな課題となる。通常では、ばね構造と可動部とは一体に製造されるため、ばね定数を小さくするためにばねを薄く、また、細くすると、ばね自身が破損しやすくなる。また、ばね構造と一体に形成される可動部においても、薄層化のために、反りやすくなるなど、信頼性の点で問題となる。

例えば、非特許文献１には、同一の金属層で可動体とばねとを作製し、これらの一部を応力制御したシリコン酸化膜で挾み、可動部およびばねの反りを抑制する技術について記載されている。非特許文献１に記載された微細構造は、図８に示すように、基板８０１の上に、絶縁層８０２を介して固定電極８０３および支持部８０４が形成され、支持部８０４に金属層８０５が支持されている。金属層８０５の中央部が可動体（可動電極）となり、可動体を挟む金属層８０５の領域（周辺部）がばねとなる。また、金属層８０５が、絶縁層８０６に挟まれている。なお、固定電極８０３，支持部８０４，および金属層８０５より構成される微細素子は、容器８０７の内部に封止されている。

また、単体の素子のみではなく、異なる種類の複数の微細素子を同一平面上に形成することについても試みられている（非特許文献２参照）。この技術では、基板の上に支持枠を形成し、支持枠の内部の基板上に複数の金属層を積層してスイッチ，可変容量，インダクタなどを形成し、支持枠の上部を絶縁膜で封止することで、同一平面上に複数の素子を作製している。

K.Kuwabara et al. , "Low-Actuation-Voltage RF MEMS Devices and Their Integration with a CMOS LSI", Proceedings of the 24th Sensor Symposium, pp.41-44, 2007. K.Kuwabara et al. , "Integrated RF-MEMS Technology with Wafer-Level Encapsulation",Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials, Kobe, pp.86-87, 2005.

しかしながら、上述した非特許文献１の技術では、金属層を絶縁層で部分的に挟む構造として反りを低減しているため、可動体とばねとを構成する金属層に加え、２層の絶縁層が新たに必要となり、製造プロセスが複雑化するという問題がある。また、反りを低減するためには、金属層と２層の絶縁層との合計３層の応力を精密に制御する必要があるため、高い歩留まりで製造することが容易ではない。また、金属層を絶縁層で挟む構造とするために、複雑な形状となり、ばね定数の予測が容易ではなくなり、金属層と２層の絶縁層の膜応力によりばね定数が変化するため、動作電圧などの素子性能のばらつきが大きく実用的ではない。

一方、非特許文献２には、複数の金属層を積層することで様々な素子を製造しているが、この構成では、異なる各素子が、同一の金属層を共有しているために素子毎に構造の高さを調整することができない。このため、各素子の特徴に合わせて構造を設計し、性能を確保することが容易ではない。

例えば、スイッチ素子とインダクタ素子とを同一平面上に作製する場合、スイッチ素子のばね定数を小さくするためにばね厚を薄くすると、ばね自身が破損しやすくまた反りやすいという信頼性上の問題の発生に加え、インダクタ素子の基板からの高さ（厚さ）が変化して電気的な特性が変わり、所望とするインダクタンス値が得られないという問題がある。これに対し、インダクタ素子の特性を向上させるためにインダクタ素子の基板からの高さを変えると、スイッチ素子の基板からの高さも変わるため、スイッチ素子の駆動電圧が所望の値より高くなるという問題がある。

また、前述した非特許文献２の技術では、金属層を７層も積層しており、このように多くの金属層を積層していく場合、上層に行くに従い、積層している金属層同士の位置ずれや金属層の厚さばらつきが積算され、層数が多いほど素子のばらつきが大きくなるという問題がある。さらに、この技術では、スイッチ素子とインダクタ素子とを、各々個別の工程で製造すると、工程数が増加し、コストが増加して手間がかかるという問題が発生する。また、別に製造する場合、先に作製されている素子が、後に作製する素子の製造工程で破損する可能性があり、実用的ではない。これらのように、従来の技術では、複数の微細素子を個々の特性に合わせ、低コストで容易に同一基板上に製造することができないという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、複数の微細素子を個々の特性に合わせ、低コストで容易に同一基板上に製造できるようにすることを目的とする。

本発明に係る微細素子の製造方法は、基板の上に絶縁層を形成する第１工程と、絶縁層の上に第１金属パターン層を形成する第２工程と、第１金属パターン層の上に絶縁層と離間して第２金属パターン層を形成する第３工程と、第２金属パターン層の上に第３金属パターン層を形成する第４工程と、第３金属パターン層の上に絶縁層と離間して第４金属パターン層を形成する第５工程と、第４金属パターン層の上に絶縁層と離間して第５金属パターン層を形成する第６工程とを少なくとも備え、第１金属パターン層は、複数の第１電極配線を構成する金属パターンを含んで形成し、第２金属パターン層は、ばね部および固定電極を構成する金属パターンを含んで形成し、第４金属パターン層は、第１可動電極を構成する金属パターンを含んで形成し、第５金属パターン層は、第２電極配線，第３電極配線、連結部，および第２可動電極を構成する金属パターンを含んで形成し、固定電極，第２可動電極，ばね部により第１電極配線のいずれかに接続する可変容量素子を構成し、第２電極配線は、第１電極配線のいずれかに接続するインダクタ素子を構成し、第１可動電極および第３電極配線は、第１電極配線のいずれかに接続するスイッチ素子を構成し、第３金属パターン層の金属パターンにより第２金属パターン層の一部の金属パターンと第４金属パターン層の一部の金属パターンとの基板の上部方向の間隔を制御する。

上記微細素子の製造方法において、固定電極，ばね部，第２可動電極は、第１電極配線のいずれかに接続される加速度センサ素子を構成する。

また、本発明に係る微細素子は、基板の上に形成された絶縁層と、絶縁層の上に形成された第１金属パターン層と、第１金属パターン層の上に絶縁層と離間して形成された第２金属パターン層と、第２金属パターン層の上に形成された第３金属パターン層と、第３金属パターン層の上に絶縁層と離間して形成された第４金属パターン層と、第４金属パターン層の上に絶縁層と離間して形成された第５金属パターン層とを少なくとも備え、第１金属パターン層は、複数の第１電極配線を構成する金属パターンを含んで形成され、第２金属パターン層は、ばね部および固定電極を構成する金属パターンを含んで形成され、第４金属パターン層は、第１可動電極を構成する金属パターンを含んで形成され、第５金属パターン層は、第２電極配線，第３電極配線、連結部，および第２可動電極を構成する金属パターンを含んで形成され、固定電極，第２可動電極，ばね部により第１電極配線のいずれかに接続する可変容量素子が構成され、第２電極配線は、第１電極配線のいずれかに接続するインダクタ素子が構成され、第１可動電極および第３電極配線は、第１電極配線のいずれかに接続するスイッチ素子が構成され、第３金属パターン層の金属パターンにより第２金属パターン層の一部の金属パターンと第４金属パターン層の一部の金属パターンとの基板の上部方向の間隔が制御されている。

上記微細素子において、固定電極，ばね部，第２可動電極により構成されていずれかの第１電極配線に接続する加速度センサ素子を備えるようにしてもよい。

以上説明したことにより、本発明によれば、複数の微細素子を個々の特性に合わせ、低コストで容易に同一基板上に製造できるようになるという優れた効果が得られる。

図１Ａは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｂは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｃは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｄは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｅは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｆは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｇは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｈは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｉは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｊは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｋは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｌは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図１Ｍは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す平面図である図２Ａは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｂは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｃは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｄは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｅは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｆは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｇは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｈは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｉは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｊは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｋは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｌは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図２Ｍは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す平面図である図３Ａは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｂは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｃは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｄは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｅは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｆは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｇは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｈは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｉは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｊは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｋは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｌは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図３Ｍは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す平面図である図４Ａは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｂは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｃは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｄは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｅは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｆは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｇは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｈは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｉは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｊは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｋは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｌは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図４Ｍは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す平面図である図５Ａは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｂは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｃは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｄは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｅは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｆは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｇは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｈは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｉは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｊは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｋは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｌは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図である。図５Ｍは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す平面図である図６は、本発明の実施の形態５における微細素子の製造方法で製造した加速度センサ素子による加速度センサアレイの構成を示す平面図である図７は、可変フィルタの回路を示す回路図である。図８は、非特許文献１に記載された微細構造の構成を示す断面図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１について、図１Ａ〜図１Ｍを用いて説明する。図１Ａ〜図１Ｌは、本発明の実施の形態１における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図であり、図１Ｍは平面図である。図１Ａ〜図１Ｌは、図１Ｍのｘｘ’線の断面を示している。

まず、図１Ａに示すように、基板１０１の上に絶縁層１０２を形成する。例えば、基板１０１は、シリコンなどの半導体基板であり、よく知られた集積回路が形成され、この集積回路を覆うように絶縁層１０２が形成されている。例えば、集積回路に、以下に説明する各微細素子が接続される。絶縁層１０２は、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法などの、公知の成膜法により形成すればよい。例えば、プラズマＣＶＤ法により、成膜レート１８０ｎｍ／ｍｉｎで厚さ０．５μｍ程度に酸化シリコンを堆積して形成すればよい。

次に、図１Ｂに示すように、絶縁層１０２の上にシード層１０３を形成する。シード層１０３は、絶縁層１０２の側に絶縁層１０２との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、例えば、よく知られた真空蒸着法により形成すればよく、Ｔｉ層は成膜レート４０ｎｍ／ｍｉｎで形成し、Ａｕ層は成膜レート３０ｎｍ／ｍｉｎで形成すればよい。なお、密着層は、Ｃｒなどの他の金属から構成してもよい。上層は、Ａｕに限らず、ＮｉやＣｕなどの他の金属から構成してもよい。

以上のようにシード層１０３を形成した後、シード層１０３の上に複数の電極配線（第１電極配線）となる第１金属パターン層１０４を形成する。例えば、シード層１０３の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層１０３の上に、例えば、電解めっき法により厚さ１０μｍ程度のＡｕを成長させる。電解めっきによるＡｕの成膜速度（成膜レート）は、６０ｎｍ／ｍｉｎ程度である。この後、レジストパターンを除去すれば、Ａｕからなる厚さ１０μｍの第１金属パターン層１０４が形成できる。なお、Ａｕに限らず、Ｎｉ、Ｃｕなどの他の金属から第１金属パターン層１０４を構成してもよい。

次に、第１金属パターン層１０４をマスクとしてシード層１０３をエッチング除去し、絶縁層１０２の上で第１金属パターン層１０４の各パターンを電気的に分離する。例えば、シード層１０３の上層のＡｕ層は、塩酸と硝酸とを混合したエッチング液を用いればよい。エッチングレートは８５ｎｍ／ｍｉｎである。また、下層（密着層）のチタン層は、フッ化水素酸水溶液を用いればよい。エッチングレートは４００ｎｍ／ｍｉｎである。なお、上述したエッチングでは、他のエッチング液を用いるようにしてもよいことは言うまでもない。例えば、ヨウ素水溶液を用いるようにしてもよい。また、アルゴンガスのプラズマを用いたドライエッチングによりシード層のエッチングを行うようにしてもよい。

次に、図１Ｃに示すように、分離した第１金属パターン層１０４の間を充填する状態に犠牲層１０５を形成する。例えば、ポリベンゾオキサゾール（Poly Benzo Oxazole；ＰＢＯ）からなる感光性樹脂を、スピンコーティング法により塗布して塗布膜を形成し、この塗布膜をフォトリソグラフィー技術によりパターニングし、熱硬化した後で平坦化すれば、犠牲層１０５が形成できる。熱硬化の温度は３１０℃とすればよい。なお、感光性樹脂としては、ＰＢＯに限らず、ＥＬＰＡＣＷＰＲ−５１００（ＪＳＲ株式会社製）などを用いるようにしてもよい。

次に、図１Ｄに示すように、犠牲層１０５および第１金属パターン層１０４の上にシード層１０６を形成する。シード層１０６は、犠牲層１０５の側に犠牲層１０５との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、前述したシード層１０３と同様である。

以上のようにシード層１０６を形成した後、シード層１０６の上に、ばねや固定電極、また、可動部などとなる第２金属パターン層１０７を形成する。例えば、シード層１０６の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層１０６の上に、例えば、電解めっき法により厚さ３μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ３μｍの第２金属パターン層１０７が形成できる。電解めっきによるＡｕの成膜速度は、３５ｎｍ／ｍｉｎ程度である。

次に、図１Ｅに示すように、一部の第２金属パターン層１０７の上に配置する金属パターンから構成された第３金属パターン層１０８を形成する。第３金属パターン層１０８は、可動空間高さを調節するための構造体である。第３金属パターン層１０８も、前述同様に、フォトリソグラフィー技術により形成したレジストパターンを用い、露出している第２金属パターン層１０７の上に電解めっき法によりＡｕを成長させる。第３金属パターン層１０８は、例えば、厚さ５μｍ程度とする。電解めっきによるＡｕの成膜速度は、３５ｎｍ／ｍｉｎ程度である。

次に、第２金属パターン層１０７および第３金属パターン層１０８をマスクとしてシード層１０６をエッチング除去する。これは、前述したシード層１０３のエッチング除去と同様である。次いで、図１Ｆに示すように、分離した第２金属パターン層１０７および第３金属パターン層１０８の間を充填する状態に犠牲層１０９を形成する。犠牲層１０９は、前述した犠牲層１０５と同様に形成すればよい。犠牲層１０９も、表面を平坦化する。なお、犠牲層１０９を、犠牲層１０５とは異なる樹脂から構成してもよい。

次に、図１Ｇに示すように、犠牲層１０９および第３金属パターン層１０８の上にシード層１１０を形成し、また、シード層１１０の上に、可動体（第１可動電極）の金属パターンとなる第４金属パターン層１１１を形成する。シード層１１０は、前述したシード層１０６と同様に形成すればよい。また、第４金属パターン層１１１は、第２金属パターン層１０７と同様に形成すればよく、例えば、厚さ１２μｍに形成する。

次に、第４金属パターン層１１１をマスクとしてシード層１１０をエッチング除去する。これは、前述したシード層１０６のエッチング除去と同様である。次いで、図１Ｈに示すように、分離した第４金属パターン層１１１の間を充填する状態に犠牲層１１２を形成する。犠牲層１１２は、第４金属パターン層１１１が形成されている領域に形成し、犠牲層１０９の上に犠牲層１１２が形成されていない領域を備える状態とする。犠牲層１１２は、前述した犠牲層１０５，犠牲層１０９と同様に形成すればよい。犠牲層１１２も、表面を平坦化する。なお、犠牲層１１２を、犠牲層１０５や犠牲層１０９とは異なる樹脂から構成してもよい。

次に、図１Ｉに示すように、犠牲層１１２が形成されていない領域の犠牲層１０９の上に密着層１１３ａを介して絶縁層１１３を形成し、また、犠牲層１１２が形成されている領域の一部の第４金属パターン層１１１の上に、密着層１１４ａを介して絶縁層１１４を形成する。まず、犠牲層１０９，犠牲層１１２，および第４金属パターン層１１１の上に、例えば真空蒸着法により層厚０．１μｍのチタン層を形成する。この成膜レートは３５ｎｍ／ｍｉｎである。次いで、形成したチタン層を、公知のリソグラフィー技術とエッチング技術とによりパターニングして密着層１１３ａおよび密着層１１４ａを形成する。エッチングには、例えば、フッ化水素酸水溶液を用い、エッチングレートは４００ｎｍ／ｍｉｎである。

次に、犠牲層１１２，第４金属パターン層１１１，密着層１１３ａ，および密着層１１４ａの上に、例えば、プラズマＣＶＤ法により層厚１μｍの酸化シリコン層を形成する。成膜レートは、１８０ｎｍ／ｍｉｎである。次いで、形成した酸化シリコン層を、公知のリソグラフィー技術とエッチング技術とによりパターニングし、密着層１１３ａの上に絶縁層１１３を形成し、また密着層１１４ａの上に絶縁層１１４を形成する。このエッチングでは、例えば、ＣＨＦ₄およびＯ₂の混合ガスを用いた反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）法を用いればよい。エッチングレートは、７０ｎｍ／ｍｉｎである。なお、このドライエッチングにおいては、酸化シリコンをエッチングできるガスを用いればよく、例えば、ＣＦ₄およびＯ₂の混合ガスを用いてもよい。

次に、図１Ｊに示すように、形成した絶縁層１１３，絶縁層１１４の間を充填し、また、一部の第３金属パターン層１０８および一部の第４金属パターン層１１１の上に開口を有する状態に犠牲層１１５を形成する。犠牲層１１５は、犠牲層１０９および犠牲層１１２の上に形成する。犠牲層１１５は、前述した犠牲層１０５，１０９と同様に形成すればよい。なお、犠牲層１１５を、犠牲層１０５，１０９，１１２とは異なる樹脂から構成してもよい。

次に、図１Ｋに示すように、犠牲層１１５，絶縁層１１３，および絶縁層１１４の上にシード層１１６を形成し、また、シード層１１６の上に、電極や可動体（第２電極配線，第３電極配線、連結部，および第２可動電極）の金属パターンとなる第５金属パターン層１１７を形成する。シード層１１６は、前述したシード層１０６などと同様に形成すればよい。また、第５金属パターン層１１７は、第２金属パターン層１０７と同様に形成すればよく、例えば、厚さ１５μｍに形成する。この後、第５金属パターン層１１７をマスクとしてシード層１１６をエッチング除去する。これは、前述したシード層１０３などのエッチング除去と同様である。ここで、犠牲層１１５に形成した開口部に形成される一部の第５金属パターン層１１７は、残されたシード層１１６を介し、一部の第３金属パターン層１０８および一部の第４金属パターン層１１１の上に接続して形成された状態となる。

以上のようにして各金属パターン層を形成した後、例えば、酸素プラズマを用いたドライエッチングにより、各犠牲層をエッチング除去すれば、図１Ｌおよび図１Ｍに示すように、可変容量素子１３１，１３２，インダクタ素子１４１，スイッチ素子１５１，１５２が形成できる。可変容量素子１３１と可変容量素子１３２とは、絶縁層１０２の平面上で配置する方向が異なっている。また、スイッチ素子１５１とスイッチ素子１５２とも、絶縁層１０２の平面上で配置する方向が異なっている。なお、図１Ｌにおいて、断面に現れない部分は、一部省略している。

可変容量素子１３１，１３２は、第５金属パターン層１１７により構成した可動電極（第２可動電極）と、第２金属パターン層１０７および第３金属パターン層１０８により構成した固定電極との距離を、可動電極を変位させることで変化させて容量を可変させる。

インダクタ素子１４１は、第５金属パターン層１１７により構成した渦巻き状の配線部により、インダクタを構成している。また、スイッチ素子１５１，１５２は、第２金属パターン層１０７により構成したばね梁を、基板１０１の平面方向に変位させて第４金属パターン層１１１に形成した電極を移動させることでスイッチ動作を実現している。

以上に説明したように、実施の形態１では、基板の上に絶縁層を形成し（第１工程）、絶縁層の上に第１金属パターン層を形成し（第２工程）、第１金属パターン層の上に絶縁層と離間して第２金属パターン層を形成し（第３工程）、第２金属パターン層の上に第３金属パターン層を形成し（第４工程）、第３金属パターン層の上に絶縁層と離間して第４金属パターン層を形成し（第５工程）、第４金属パターン層の上に絶縁層と離間して第５金属パターン層を形成する（第６工程）。なお、各金属パターン層には、複数の金属パターンを形成する。

以上のように各金属パターン層を形成することにより、第１金属パターン層は、複数の第１電極配線を構成する金属パターンを含んで形成し、第２金属パターン層は、ばね部および固定電極を構成する金属パターンを含んで形成し、第４金属パターン層は、第１可動電極を構成する金属パターンを含んで形成し、第５金属パターン層は、第２電極配線，第３電極配線、連結部，および第２可動電極を構成する金属パターンを含んで形成する。また、固定電極，第２可動電極，ばね部により第１電極配線のいずれかに接続する可変容量素子を構成し、第２電極配線は、第１電極配線のいずれかに接続するインダクタ素子を構成し、第１可動電極および第３電極配線は、第１電極配線のいずれかに接続するスイッチ素子を構成し、第３金属パターン層の金属パターンにより第２金属パターン層の一部の金属パターンと第４金属パターン層の一部の金属パターンとの基板の上部方向の間隔を制御する。

この結果、実施の形態１によれば、ＭＥＭＳ技術による可変容量素子、スイッチ素子に加え、インダクタ素子を同一の基板上に形成できるようになる。このように、実施の形態１によれば、ＭＥＭＳ技術による微細素子やインダクタ素子などの微細素子を、集積化できるようになる。また、上述したように、金属パターンの層は、５層形成すればよく、工程数を増加させることなく、低コストで複数種類の微細素子の集積化が可能となる。また、例えば、可動部とインダクタ素子とを異なる金属層で構成しているので、高い設計の自由度を備えている。

［実施の形態２］
次に、本発明の実施の形態２について、図２Ａ〜図２Ｍを用いて説明する。図２Ａ〜図２Ｌは、本発明の実施の形態２における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図であり、図２Ｍは平面図である。図２Ａ〜図２Ｌは、図２Ｍのｘｘ’線の断面を示している。

まず、図２Ａに示すように、基板２０１の上に絶縁層２０２を形成する。例えば、基板２０１は、シリコンなどの半導体基板である。また、絶縁層２０２は、スパッタ法、ＣＶＤ法などの、公知の成膜法により形成すればよい。例えば、プラズマＣＶＤ法により、厚さ０．５μｍ程度に酸化シリコンを堆積して形成すればよい。

次に、図２Ｂに示すように、絶縁層２０２の上にシード層２０３を形成する。シード層２０３は、絶縁層２０２の側に絶縁層２０２との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、よく知られた真空蒸着法により形成すればよい。

以上のようにシード層２０３を形成した後、シード層２０３の上に電極配線となる第１金属パターン層２０４を形成する。例えば、シード層２０３の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層２０３の上に、例えば、電解めっき法により厚さ１０μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ１０μｍの第１金属パターン層２０４が形成できる。

次に、第１金属パターン層２０４をマスクとしてシード層２０３をエッチング除去し、絶縁層２０２の上で第１金属パターン層２０４の各パターンを電気的に分離する。例えば、シード層２０３の上層のＡｕ層は、塩酸と硝酸とを混合したエッチング液を用いればよい。また、下層（密着層）のチタン層は、フッ化水素酸水溶液を用いればよい。

次に、図２Ｃに示すように、分離した第１金属パターン層２０４の間を充填する状態に犠牲層２０５を形成する。例えば、ＰＢＯからなる感光性樹脂を、スピンコーティング法により塗布して塗布膜を形成し、この塗布膜をフォトリソグラフィー技術によりパターニングし、熱硬化した後で平坦化すれば、犠牲層２０５が形成できる。

次に、図２Ｄに示すように、犠牲層２０５および第１金属パターン層２０４の上にシード層２０６を形成する。シード層２０６は、犠牲層２０５の側に犠牲層２０５との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、前述したシード層２０３と同様である。

以上のようにシード層２０６を形成した後、シード層２０６の上に、ばねや可動部などとなる第２金属パターン層２０７を形成する。例えば、シード層２０６の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層２０６の上に、例えば、電解めっき法により厚さ３μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ３μｍの第２金属パターン層２０７が形成できる。

次に、図２Ｅに示すように、一部の第２金属パターン層２０７の上に配置する金属パターンから構成された第３金属パターン層２０８を形成する。第３金属パターン層２０８は、可動空間高さを調節するための構造体である。第３金属パターン層２０８も、前述同様に、フォトリソグラフィー技術により形成したレジストパターンを用い、露出している第２金属パターン層２０７の上に電解めっき法によりＡｕを成長させる。第３金属パターン層２０８は、例えば、厚さ５μｍ程度とする。

次に、第２金属パターン層２０７をマスクとしてシード層２０６をエッチング除去する。これは、前述したシード層２０３のエッチング除去と同様である。次いで、図２Ｆに示すように、分離した第２金属パターン層２０７および第３金属パターン層２０８の間を充填する状態に犠牲層２０９を形成する。犠牲層２０９は、前述した犠牲層２０５と同様に形成し、表面を平坦化する。

次に、図２Ｇに示すように、犠牲層２０９および第３金属パターン層２０８の上にシード層２１０を形成し、また、シード層２１０の上に、可動体の金属パターンとなる第４金属パターン層２１１を形成する。シード層２１０は、前述したシード層２０６と同様に形成すればよい。また、第４金属パターン層２１１は、第２金属パターン層２０７と同様に形成すればよく、例えば、厚さ１２μｍに形成する。

次に、第４金属パターン層２１１をマスクとしてシード層２１０をエッチング除去する。前述したシード層２０６のエッチング除去と同様である。次いで、図２Ｈに示すように、分離した第４金属パターン層２１１の側方を充填する状態に犠牲層２１２を形成する。犠牲層２１２は、前述した犠牲層２０５，犠牲層２０９と同様に形成し、表面を平坦化する。

次に、図２Ｉに示すように、一部の第４金属パターン層２１１の上に、密着層２１３ａを介して絶縁層２１３を形成する。絶縁層２１３は、第４金属パターン層２１１で構成する接点部とこの上に形成される連結部とを絶縁分離するための構造体である。まず、犠牲層２１２および第４金属パターン層２１１の上に、例えば真空蒸着法により層厚０．１μｍのチタン層を形成する。次いで、形成したチタン層を、公知のリソグラフィー技術とエッチング技術とによりパターニングして密着層２１３ａを形成する。

次に、犠牲層２１２，第４金属パターン層２１１，および密着層２１３ａの上に、例えば、プラズマＣＶＤ法により層厚１μｍの酸化シリコン層を形成する。次いで、形成した酸化シリコン層を、公知のリソグラフィー技術とエッチング技術とによりパターニングし、密着層２１３ａの上に絶縁層２１３を形成する。

次に、図２Ｊに示すように、形成した絶縁層２１３の間を充填する状態に犠牲層２１４を形成する。犠牲層２１４は、前述した犠牲層２０５，２０９と同様に形成し、表面を平坦化する。

次に、図２Ｋに示すように、犠牲層２１４および絶縁層２１３の上にシード層２１５を形成し、また、シード層２１５の上に、接点部を含む電極や可動体の金属パターンとなる第５金属パターン層２１６を形成する。シード層２１５は、前述したシード層２０６などと同様に形成すればよい。また、第５金属パターン層２１６は、第２金属パターン層２０７と同様に形成すればよく、例えば、厚さ１５μｍに形成する。この後、第５金属パターン層２１６をマスクとしてシード層２１５をエッチング除去する。これは、前述したシード層２０３などのエッチング除去と同様である。

以上のようにして各金属パターン層を形成した後、例えば、酸素プラズマを用いたドライエッチングにより、各犠牲層をエッチング除去すれば、図２Ｌおよび図２Ｍに示すようスイッチ素子２３１，２３２が形成できる。スイッチ素子２３１とスイッチ素子２３２とは、絶縁層２０２の平面上で配置する方向が異なっており、各々同じ構成となっている。なお、図２Ｌにおいて、断面に現れない部分は、一部省略している。

スイッチ素子２３１は、固定電極２２１，可動電極（第１可動電極）２２２，ばね梁２２３，接点部２２４，連結部２２５，信号線２２６，および信号線２２７を備えている。可動電極２２２は、ばね梁２２３により支持され、ばね梁２２３の変形により基板２０１に平行な平面内で、２つの固定電極２２１が配置されている方向に変位可能とされている。また、可動電極２２２には、連結部２２５により接点部２２４が連結されている。従って、接点部２２４も、可動電極２２２と共に変位する。また、接点部２２４は一体構造であり、２つの連結部２２５に連結することで、２つの可動電極２２２，２つの連結部２２５と共に一体に動作する。

固定電極２２１，可動電極２２２，接点部２２４は、第４金属パターン層２１１から構成され、連結部２２５は、第５金属パターン層２１６から構成され、ばね梁２２３は、第２金属パターン層２０７から構成されている。なお、固定電極２２１は、第４金属パターン層２１１の金属パターンのみではなく、第１金属パターン層２０４，第２金属パターン層２０７，第３金属パターン層２０８の各金属パターン層の金属パターンが積層され、絶縁層２０２の上に固定されている。また、連結部２２５は、絶縁層２１３を介して可動電極２２２および接点部２２４に連結している。

この可動電極２２２の変位による接点部２２４の移動により、信号線２２６および信号線２２７と接点部２２４との接触／非接触を行い、スイッチ動作を実現している。例えば、可動電極２２２の電位を０Ｖとし、一方の固定電極２２１に電位を与えると、可動電極２２２は静電引力により一方の固定電極２２１に引き寄せられ、一体に構成されている接点部２２４も一方の固定電極２２１に引き寄せられる。一方の固定電極２２１に与える電位がある一定の値を超えると、接点部２２４が信号線２２６および信号線２２７の両者に接触し、信号線２２６および信号線２２７が導通状態となる。この後、一方の固定電極２２１に加える電位を０Ｖとすれば、接点部２２４は元の状態に戻るように他方の固定電極２２１の側に変位し、接点部２２４が信号線２２６および信号線２２７より離間し、信号線２２６および信号線２２７が非導通状態となる。このように、実施の形態２におけるスイッチ素子では、接点部２２４を基板２０１の平面方向に変位させることでスイッチ動作を実現している。

以上に説明したように、実施の形態２によれば、ＭＥＭＳ技術によるスイッチ素子が、５層の金属パターンの層を形成することで製造でき、工程数を増加させることなく、低コストで容易に形成できるようになる。また、このスイッチ素子は、インダクタ素子などと共に同一の基板上に形成することが容易である。例えば、第５金属パターン層で、他の領域にインダクタ素子を形成すればよい。

［実施の形態３］
次に、本発明の実施の形態３について、図３Ａ〜図３Ｍを用いて説明する。図３Ａ〜図３Ｌは、本発明の実施の形態３における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図であり、図３Ｍは平面図である。図３Ａ〜図３Ｌは、図３Ｍのｘｘ’線の断面を示している。

まず、図３Ａに示すように、基板３０１の上に絶縁層３０２を形成する。例えば、基板３０１は、シリコンなどの半導体基板である。また、絶縁層３０２は、スパッタ法、ＣＶＤ法などの、公知の成膜法により形成すればよい。例えば、プラズマＣＶＤ法により、厚さ０．５μｍ程度に酸化シリコンを堆積して形成すればよい。

次に、図３Ｂに示すように、絶縁層３０２の上にシード層３０３を形成する。シード層３０３は、絶縁層３０２の側に絶縁層３０２との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、よく知られた真空蒸着法により形成すればよい。

以上のようにシード層３０３を形成した後、シード層３０３の上に電極配線となる第１金属パターン層３０４を形成する。例えば、シード層３０３の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層３０３の上に、例えば、電解めっき法により厚さ１０μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ１０μｍの第１金属パターン層３０４が形成できる。

次に、第１金属パターン層３０４をマスクとしてシード層３０３をエッチング除去し、絶縁層３０２の上で第１金属パターン層３０４の各パターンを電気的に分離する。例えば、シード層３０３の上層のＡｕ層は、塩酸と硝酸とを混合したエッチング液を用いればよい。また、下層（密着層）のチタン層は、フッ化水素酸水溶液を用いればよい。

次に、図３Ｃに示すように、分離した第１金属パターン層３０４の間を充填する状態に犠牲層３０５を形成する。例えば、ＰＢＯからなる感光性樹脂を、スピンコーティング法により塗布して塗布膜を形成し、この塗布膜をフォトリソグラフィー技術によりパターニングし、熱硬化した後で平坦化すれば、犠牲層３０５が形成できる。

次に、図３Ｄに示すように、犠牲層３０５および第１金属パターン層３０４の上にシード層３０６を形成する。シード層３０６は、犠牲層３０５の側に犠牲層３０５との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、前述したシード層３０３と同様である。

以上のようにシード層３０６を形成した後、シード層３０６の上に、ばねや可動部などとなる第２金属パターン層３０７を形成する。例えば、シード層３０６の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層３０６の上に、例えば、電解めっき法により厚さ３μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ３μｍの第２金属パターン層３０７が形成できる。

次に、図３Ｅに示すように、一部の第２金属パターン層３０７の上に配置する金属パターンから構成された第３金属パターン層３０８を形成する。第３金属パターン層３０８は、可動空間高さを調節するための構造体である。第３金属パターン層３０８も、前述同様に、フォトリソグラフィー技術により形成したレジストパターンを用い、露出している第２金属パターン層３０７の上に電解めっき法によりＡｕを成長させる。第３金属パターン層３０８は、例えば、厚さ５μｍ程度とする。

次に、第２金属パターン層３０７をマスクとしてシード層３０６をエッチング除去する。これは、前述したシード層３０３のエッチング除去と同様である。次いで、図３Ｆに示すように、分離した第２金属パターン層３０７および第３金属パターン層３０８の間を充填する状態に犠牲層３０９を形成する。犠牲層３０９は、前述した犠牲層３０５と同様に形成し、表面を平坦化する。

次に、図３Ｇに示すように、犠牲層３０９および第３金属パターン層３０８の上にシード層３１０を形成し、また、シード層３１０の上に、可動体の金属パターンとなる第４金属パターン層３１１を形成する。シード層３１０は、前述したシード層３０６と同様に形成すればよい。また、第４金属パターン層３１１は、第２金属パターン層３０７と同様に形成すればよく、例えば、厚さ１２μｍに形成する。

次に、第４金属パターン層３１１をマスクとしてシード層３１０をエッチング除去する。前述したシード層３０６のエッチング除去と同様である。次いで、図３Ｈに示すように、分離した第４金属パターン層３１１の側方を充填する状態に犠牲層３１２を形成する。犠牲層３１２は、前述した犠牲層３０５，犠牲層３０９と同様に形成し、表面を平坦化する。

次に、図３Ｉに示すように、一部の第４金属パターン層３１１の上に、密着層３１３ａを介して絶縁層３１３を形成する。まず、犠牲層３１２および第４金属パターン層３１１の上に、例えば真空蒸着法により層厚０．１μｍのチタン層を形成する。次いで、形成したチタン層を、公知のリソグラフィー技術とエッチング技術とによりパターニングして密着層３１３ａを形成する。

次に、犠牲層３１２，第４金属パターン層３１１，および密着層３１３ａの上に、例えば、プラズマＣＶＤ法により層厚１μｍの酸化シリコン層を形成する。次いで、形成した酸化シリコン層を、公知のリソグラフィー技術とエッチング技術とによりパターニングし、密着層３１３ａの上に絶縁層３１３を形成する。

次に、図３Ｊに示すように、形成した絶縁層３１３の間を充填する状態に犠牲層３１４を形成する。犠牲層３１４は、前述した犠牲層３０５，３０９と同様に形成し、表面を平坦化する。

次に、図３Ｋに示すように、犠牲層３１４および絶縁層３１３の上にシード層３１５を形成し、また、シード層３１５の上に、接点部を含む電極や可動体の金属パターンとなる第５金属パターン層３１６を形成する。シード層３１５は、前述したシード層３０６などと同様に形成すればよい。また、第５金属パターン層３１６は、第２金属パターン層３０７と同様に形成すればよく、例えば、厚さ１５μｍに形成する。この後、第５金属パターン層３１６をマスクとしてシード層３１５をエッチング除去する。これは、前述したシード層３０３などのエッチング除去と同様である。

以上のようにして各金属パターン層を形成した後、例えば、酸素プラズマを用いたドライエッチングにより、各犠牲層をエッチング除去すれば、図３Ｌおよび図３Ｍに示すようスイッチ素子が形成できる。このスイッチ素子は、固定電極３２１，可動電極（第１可動電極）３２２，ばね梁３２３，可動接点３２４，信号線３２５，および信号線３２６を備えている。可動電極３２２は、ばね梁３２３により支持され、ばね梁３２３の変形により基板３０１の平面の法線方向に変位可能とされている。また、２つ可動電極３２２は、可動接点３２４により連結されている。従って、可動接点３２４も、可動電極３２２と共に変位する。なお、図３Ｌにおいて、断面に現れない部分は、一部省略している。

固定電極３２１は、第１金属パターン層３０４のいずれかの金属パターンにより構成されている。可動電極３２２，信号線３２５，および信号線３２６は、第４金属パターン層３１１のいずれかの金属パターンにより構成されている。可動接点３２４は、第５金属パターン層３１６のいずれかの金属パターンにより構成されている。また、ばね梁３２３は、第２金属パターン層３０７のいずれかの金属パターンにより構成されている。

なお、信号線３２５および信号線３２６は、第４金属パターン層３１１の金属パターンのみではなく、第１金属パターン層３０４，第２金属パターン層３０７，第３金属パターン層３０８の各金属パターン層の金属パターンが積層され、絶縁層３０２の上に固定されている。また、可動接点３２４は、、絶縁層３１３を介して２つの可動電極３２２に連結している。また、ばね梁３２３の端部は、第１金属パターン層３０４の金属パターン層による支持部で、絶縁層３０２の上に支持されている。

この可動電極３２２の変位による可動接点３２４の移動により、信号線３２５および信号線３２６と可動接点３２４との接触／非接触を行い、スイッチ動作を実現している。例えば、可動電極３２２の電位を０Ｖとし、固定電極３２１に電位を与えると、可動電極３２２は静電引力により固定電極３２１に引き寄せられ、一体に構成されている可動接点３２４も固定電極３２１に引き寄せられる。固定電極３２１に与える電位がある一定の値を超えると、可動接点３２４が信号線３２５および信号線３２６の両者に接触し、信号線３２５および信号線３２６が導通状態となる。この後、固定電極３２１に加える電位を０Ｖとすれば、可動接点３２４は元の状態に戻るように基板３０１の側より離れて可動接点３２４が信号線３２５および信号線３２６より離間し、信号線３２５および信号線３２６が非導通状態となる。このように、実施の形態３におけるスイッチ素子では、可動接点３２４を基板３０１の平面の法線方向に変位させることでスイッチ動作を実現している。

以上に説明したように、実施の形態３によれば、ＭＥＭＳ技術によるスイッチ素子が、５層の金属パターンの層を形成することで製造でき、工程数を増加させることなく、低コストで容易に形成できるようになる。また、このスイッチ素子は、インダクタ素子などと共に同一の基板上に形成することが容易である。例えば、第５金属パターン層で、他の領域にインダクタ素子を形成すればよい。

［実施の形態４］
次に、本発明の実施の形態４について、図４Ａ〜図４Ｍを用いて説明する。図４Ａ〜図４Ｌは、本発明の実施の形態４における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図であり、図４Ｍは平面図である。図４Ａ〜図４Ｌは、図４Ｍのｘｘ’線の断面を示している。

まず、図４Ａに示すように、基板４０１の上に絶縁層４０２を形成する。例えば、基板４０１は、シリコンなどの半導体基板である。また、絶縁層４０２は、スパッタ法、ＣＶＤ法などの、公知の成膜法により形成すればよい。例えば、プラズマＣＶＤ法により、厚さ０．５μｍ程度に酸化シリコンを堆積して形成すればよい。

次に、図４Ｂに示すように、絶縁層４０２の上にシード層４０３を形成する。シード層４０３は、絶縁層４０２の側に絶縁層４０２との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、よく知られた真空蒸着法により形成すればよい。

以上のようにシード層４０３を形成した後、シード層４０３の上に電極配線となる第１金属パターン層４０４を形成する。例えば、シード層４０３の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層４０３の上に、例えば、電解めっき法により厚さ１０μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ１０μｍの第１金属パターン層４０４が形成できる。

次に、第１金属パターン層４０４をマスクとしてシード層４０３をエッチング除去し、絶縁層４０２の上で第１金属パターン層４０４の各パターンを電気的に分離する。例えば、シード層４０３の上層のＡｕ層は、塩酸と硝酸とを混合したエッチング液を用いればよい。また、下層（密着層）のチタン層は、フッ化水素酸水溶液を用いればよい。

次に、図４Ｃに示すように、分離した第１金属パターン層４０４の間を充填する状態に犠牲層４０５を形成する。例えば、ＰＢＯからなる感光性樹脂を、スピンコーティング法により塗布して塗布膜を形成し、この塗布膜をフォトリソグラフィー技術によりパターニングし、熱硬化した後で平坦化すれば、犠牲層４０５が形成できる。

次に、図４Ｄに示すように、犠牲層４０５および第１金属パターン層４０４の上にシード層４０６を形成する。シード層４０６は、犠牲層４０５の側に犠牲層４０５との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、前述したシード層４０３と同様である。

以上のようにシード層４０６を形成した後、シード層４０６の上に、ばねや可動部などとなる第２金属パターン層４０７を形成する。例えば、シード層４０６の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層４０６の上に、例えば、電解めっき法により厚さ３μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ３μｍの第２金属パターン層４０７が形成できる。

次に、図４Ｅに示すように、一部の第２金属パターン層４０７の上に配置する金属パターンから構成された第３金属パターン層４０８を形成する。第３金属パターン層４０８は、可動空間高さを調節するための構造体である。第３金属パターン層４０８も、前述同様に、フォトリソグラフィー技術により形成したレジストパターンを用い、露出している第２金属パターン層４０７の上に電解めっき法によりＡｕを成長させる。第３金属パターン層４０８は、例えば、厚さ５μｍ程度とする。

次に、第２金属パターン層４０７をマスクとしてシード層４０６をエッチング除去する。これは、前述したシード層４０３のエッチング除去と同様である。次いで、図４Ｆに示すように、分離した第２金属パターン層４０７および第３金属パターン層４０８の間を充填する状態に犠牲層４０９を形成する。犠牲層４０９は、前述した犠牲層４０５と同様に形成し、表面を平坦化する。

次に、図４Ｇに示すように、犠牲層４０９および第３金属パターン層４０８の上にシード層４１０を形成し、また、シード層４１０の上に、図示しない第４金属パターン層を形成する。シード層４１０は、前述したシード層４０６と同様に形成すればよい。また、第４金属パターン層は、第２金属パターン層４０７と同様に形成すればよく、例えば、厚さ１２μｍに形成する。次に、第４金属パターン層をマスクとしてシード層４１０をエッチング除去する。前述したシード層４０６のエッチング除去と同様である。

次いで、図４Ｈに示すように、犠牲層４１１を形成する。犠牲層４１１は、前述した犠牲層４０５，犠牲層４０９と同様に形成し、表面を平坦化する。

次に、図４Ｉに示すように、犠牲層４０９の上の所定の箇所に、密着層４１２ａを介して絶縁層４１２を形成する。次に、図４Ｊに示すように、形成した絶縁層４１２の間を充填する状態に犠牲層４１３を形成する。犠牲層４１３は、前述した犠牲層４０５，４０９と同様に形成し、表面を平坦化する。

次に、図４Ｋに示すように、犠牲層４１３および絶縁層４１２の上にシード層４１４を形成し、また、シード層４１４の上に、可動体の金属パターンとなる第５金属パターン層４１５を形成する。シード層４１４は、前述したシード層４０６などと同様に形成すればよい。また、第５金属パターン層４１５は、第２金属パターン層４０７と同様に形成すればよく、例えば、厚さ１５μｍに形成する。この後、第５金属パターン層４１５をマスクとしてシード層４１４をエッチング除去する。これは、前述したシード層４０３などのエッチング除去と同様である。

以上のようにして各金属パターン層を形成した後、例えば、酸素プラズマを用いたドライエッチングにより、各犠牲層をエッチング除去すれば、図４Ｌおよび図４Ｍに示すよう可変容量素子４３１，４３２が形成できる。可変容量素子４３１と可変容量素子４３２とは、絶縁層４０２の平面上で配置する方向が異なっており、各々同じ構成となっている。なお、図４Ｌにおいて、断面に現れない部分は、一部省略している。

可変容量素子４３１は、固定駆動電極４２１，固定容量電極４２２，可動駆動電極４２３，可動容量電極４２４，およびばね梁４２５を備えている。可動駆動電極４２３は、ばね梁４２５により支持され、ばね梁４２５の変形により基板４０１の平面の法線方向に変位可能とされている。また、２つの可動駆動電極４２３は、可動容量電極４２４に連結して形成されている。従って、可動容量電極４２４も、可動駆動電極４２３と共に変位する。

固定駆動電極４２１，固定容量電極４２２は、第２金属パターン層４０７のいずれかの金属パターンにより構成され、可動駆動電極４２３，可動容量電極４２４は、第５金属パターン層４１５のいずれかの金属パターンにより構成され、ばね梁４２５は、第２金属パターン層４０７および第３金属パターン層４０８のいずれかの金属パターンにより構成されている。

なお、固定駆動電極４２１および固定容量電極４２２は、一部が第１金属パターン層４０４の金属パターン層による支持部で、絶縁層４０２の上に支持されている。また、２つの可動駆動電極４２３は、絶縁層４１２により可動容量電極４２４に連結している。ばね梁４２５の端部は、第１金属パターン層４０４の金属パターン層による支持部で、絶縁層４０２の上に支持されている。

この可動駆動電極４２３の変位による可動容量電極４２４の移動により、可動容量電極４２４と固定容量電極４２２との間隔を制御し、容量の可変を実現している。

以上に説明したように、実施の形態４によれば、ＭＥＭＳ技術による可変容量素子が、５層の金属パターンの層を形成することで製造でき、工程数を増加させることなく、低コストで容易に形成できるようになる。また、この可変容量素子は、スイッチ素子やインダクタ素子などと共に同一の基板上に形成することが容易である。例えば、図示しない第４金属パターン層により、スイッチ素子の可動部を構成し、第５金属パターン層で、他の領域にインダクタ素子を形成すればよい。

［実施の形態５］
次に、本発明の実施の形態５について、図５Ａ〜図５Ｍを用いて説明する。図５Ａ〜図５Ｌは、本発明の実施の形態５における微細素子の製造方法を説明するための途中工程における状態を模式的に示す断面図であり、図５Ｍは平面図である。

まず、図５Ａに示すように、基板５０１の上に絶縁層５０２を形成する。例えば、基板５０１は、シリコンなどの半導体基板である。また、絶縁層５０２は、スパッタ法、ＣＶＤ法などの、公知の成膜法により形成すればよい。例えば、プラズマＣＶＤ法により、厚さ０．５μｍ程度に酸化シリコンを堆積して形成すればよい。

次に、図５Ｂに示すように、絶縁層５０２の上にシード層５０３を形成する。シード層５０３は、絶縁層５０２の側に絶縁層５０２との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、よく知られた真空蒸着法により形成すればよい。

以上のようにシード層５０３を形成した後、シード層５０３の上に電極配線となる第１金属パターン層５０４を形成する。例えば、シード層５０３の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層５０３の上に、例えば、電解めっき法により厚さ１０μｍ程度Ａｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ１０μｍの第１金属パターン層５０４が形成できる。

次に、第１金属パターン層５０４をマスクとしてシード層５０３をエッチング除去し、絶縁層５０２の上で第１金属パターン層５０４の各パターンを電気的に分離する。例えば、シード層５０３の上層のＡｕ層は、塩酸と硝酸とを混合したエッチング液を用いればよい。また、下層（密着層）のチタン層は、フッ化水素酸水溶液を用いればよい。

次に、図５Ｃに示すように、分離した第１金属パターン層５０４の間を充填する状態に犠牲層５０５を形成する。例えば、ＰＢＯからなる感光性樹脂を、スピンコーティング法により塗布して塗布膜を形成し、この塗布膜をフォトリソグラフィー技術によりパターニングし、熱硬化した後で平坦化すれば、犠牲層５０５が形成できる。

次に、図５Ｄに示すように、犠牲層５０５および第１金属パターン層５０４の上にシード層５０６を形成する。シード層５０６は、犠牲層５０５の側に犠牲層５０５との密着性を向上させるための密着層を備えている。下層の密着層は、例えば、層厚０．１μｍのＴｉ層から構成し、この上に層厚０．１μｍのＡｕ層を形成すればよい。これらは、前述したシード層５０３と同様である。

以上のようにシード層５０６を形成した後、シード層５０６の上に、ばねや可動部などとなる第２金属パターン層５０７を形成する。例えば、シード層５０６の上に公知のフォトリソグラフィー技術によりレジストパターンを形成し、次いで、露出しているシード層５０６の上に、例えば、電解めっき法により厚さ３μｍ程度のＡｕを成長させる。この後、レジストパターンを除去すれば、Ａｕからなる厚さ３μｍの第２金属パターン層５０７が形成できる。

次に、図５Ｅに示すように、一部の第２金属パターン層５０７の上に配置する金属パターンから構成された第３金属パターン層５０８を形成する。第３金属パターン層５０８は、可動空間高さを調節するための構造体である。第３金属パターン層５０８も、前述同様に、フォトリソグラフィー技術により形成したレジストパターンを用い、露出している第２金属パターン層５０７の上に電解めっき法によりＡｕを成長させる。第３金属パターン層５０８は、例えば、厚さ５μｍ程度とする。

次に、第２金属パターン層５０７をマスクとしてシード層５０６をエッチング除去する。これは、前述したシード層５０３のエッチング除去と同様である。次いで、図５Ｆに示すように、分離した第２金属パターン層５０７および第３金属パターン層５０８の間を充填する状態に犠牲層５０９を形成する。犠牲層５０９は、前述した犠牲層５０５と同様に形成し、表面を平坦化する。

次に、図５Ｇに示すように、犠牲層５０９および第３金属パターン層５０８の上にシード層５１０を形成し、また、シード層５１０の上に、図示しない第４金属パターン層を形成する。シード層５１０は、前述したシード層５０６と同様に形成すればよい。また、第４金属パターン層は、第２金属パターン層５０７と同様に形成すればよく、例えば、厚さ１２μｍに形成する。次に、第４金属パターン層をマスクとしてシード層５１０をエッチング除去する。前述したシード層５０６のエッチング除去と同様である。

次いで、図５Ｈに示すように、図示しない第４金属パターン層の間を充填する犠牲層５１１を形成する。犠牲層５１１は、前述した犠牲層５０５，犠牲層５０９と同様に形成し、表面を平坦化する。

次に、図５Ｉに示すように、犠牲層５０９の上の所定の箇所に、密着層５１２ａを介して絶縁層５１２を形成する。次に、図５Ｊに示すように、形成した絶縁層５１２の間を充填し、また、一部の第３金属パターン層５０８の上に開口部を有する状態に犠牲層５１３を形成する。犠牲層５１３は、前述した犠牲層５０５，５０９と同様に形成し、表面を平坦化する。

次に、図５Ｋに示すように、犠牲層５１３および絶縁層５１２の上にシード層５１４を形成し、また、シード層５１４の上に、可動体の金属パターンとなる第５金属パターン層５１５を形成する。シード層５１４は、前述したシード層５０６などと同様に形成すればよい。また、第５金属パターン層５１５は、第２金属パターン層５０７と同様に形成すればよく、例えば、厚さ１５μｍに形成する。この後、第５金属パターン層５１５をマスクとしてシード層５１４をエッチング除去する。これは、前述したシード層５０３などのエッチング除去と同様である。

以上のようにして各金属パターン層を形成した後、例えば、酸素プラズマを用いたドライエッチングにより、各犠牲層をエッチング除去すれば、図５Ｌおよび図５Ｍに示すよう加速度センサ素子５３１，５３２が形成できる。図５Ｌの加速度センサ素子５３１は、図５Ｍのｘｘ’線の断面を示し、図５Ｌの加速度センサ素子５３２は、図５Ｍのｙｙ’線の断面を示している。なお、図５Ｌにおいて、断面に現れない部分は、一部省略している。

加速度センサ素子５３１は、固定電極５２１，可動電極（第２可動電極）５２２，ばね梁（ばね部）５２３，およびストッパ５２４を備える。可動電極５２２は、ばね梁５２３により支持され、ばね梁５２３の変形により基板５０１に平面方向に、ストッパ５２４の形成位置の範囲内で変位可能とされている。可動電極５２２は、第５金属パターン層５１５のいずれかの金属パターンにより構成され、固定電極５２１およびばね梁５２３は、第２金属パターン層５０７のいずれかの金属パターンにより構成されている。

なお、ストッパ５２４は、可動電極５２２と同様に第５金属パターン層５１５のいずれかの金属パターンにより構成されている。また、可動電極５２２は、第３金属パターン層５０８の金属パターンを介してばね梁５２３の上に支持されることで、固定電極５２１の上に離間して配置された状態とされている。また、ばね梁５２３は、一部が第１金属パターン層５０４の金属パターン層による支持部で、絶縁層５０２の上に支持されている。

また、図６の平面図に示すように、上述した加速度センサ素子による複数のモジュールを２次元に配列することで、加速度センサアレイが実現できる。この加速度センサアレイでは、各々異なるサイズの可動電極を備えて各々感度の異なる複数の加速度センサ素子から構成されている。このようにすることで、ダイナミックレンジの大きな速度センサが構成できるようになる。

以上に説明したように、実施の形態５によれば、ＭＥＭＳ技術による加速度センサが、多くの金属パターンの層を形成することなく製造でき、工程数を増加させることなく、低コストで容易に形成できるようになる。また、この加速度センサは、スイッチ素子やインダクタ素子などと共に同一の基板上に形成することが容易である。例えば、図示しない第４金属パターン層により、スイッチ素子の可動部を構成し、第５金属パターン層で、他の領域にインダクタ素子を形成すればよい。

［実施の形態６］
次に、本発明の実施の形態５について、図７を用いて説明する。図７は、可変フィルタの回路を示す回路図である。

近年、異なる周波数帯を使用するにあたって、周波数が異なる回路機能の部品を各々作製するのは、大きさやコストの面で不利な点が多く、一体に作成する技術が望まれている。これに対し、実施の形態６では、異なる周波数帯に対応した可変フィルタを、ＭＥＭＳ技術によるスイッチ素子、可変容量素子、および微細なインダクタにより構成する場合について説明する。

例えば、図７の回路図に示すようなＬＣ回路による可変フィルタを構成する。この可変フィルタは、第１の可変容量７０１，第２の可変容量７０２，固定容量７０３，第１のインダクタ７０４，第２のインダクタ７０５，第３のインダクタ７０６，第４のインダクタ７０７，およびスイッチ７０８を備える。スイッチ７０８では、第３のインダクタ７０６に接続する接点７０９と第４のインダクタ７０７に接続する接点７１０とを切り替える。

この可変フィルタは、第１の可変容量７０１，第２の可変容量７０２を、前述した実施の形態１，実施の形態４を用いて説明した可変容量素子から構成し、各インダクタを実施の形態１を用いて説明したインダクタ素子から構成し、スイッチ７０８を実施の形態１，実施の形態２を用いて説明したスイッチ素子から構成すればよい。これらの各素子は、実施の形態１を用いて説明したように、同一の基板上にモノリシックに集積して構成することが容易に実現できる。

以上に説明したように、本発明によれば、積層した５層の金属パターン層により、可変容量素子，スイッチ素子，インダクタ素子を構成し、可変容量素子，スイッチ素子の可動部と、インダクタ素子とは異なる金属パターン層の金属パターンで構成するようにしたので、複数の微細素子を個々の特性に合わせ、低コストで容易に同一基板上に製造できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

１０１…基板、１０２…絶縁層、１０３，１０６，１１０，１１６…シード層、１０４…第１金属パターン層、１０５，１０９，１１２，１１５…犠牲層、１０７…第２金属パターン層、１０８…第３金属パターン層、１１１…第４金属パターン層、１１３，１１４…絶縁層、１１４ａ…密着層、１１７…第５金属パターン層。

Claims

基板の上に絶縁層を形成する第１工程と、
前記絶縁層の上に第１金属パターン層を形成する第２工程と、
前記第１金属パターン層の上に前記絶縁層と離間して第２金属パターン層を形成する第３工程と、
前記第２金属パターン層の上に第３金属パターン層を形成する第４工程と、
前記第３金属パターン層の上に前記絶縁層と離間して第４金属パターン層を形成する第５工程と、
前記第４金属パターン層の上に前記絶縁層と離間して第５金属パターン層を形成する第６工程と
を少なくとも備え、
前記第１金属パターン層は、複数の第１電極配線を構成する金属パターンを含んで形成し、
前記第２金属パターン層は、ばね部および固定電極を構成する金属パターンを含んで形成し、
前記第４金属パターン層は、第１可動電極を構成する金属パターンを含んで形成し、
前記第５金属パターン層は、第２電極配線，第３電極配線、連結部，および第２可動電極を構成する金属パターンを含んで形成し、
前記固定電極，前記第２可動電極，前記ばね部により前記第１電極配線のいずれかに接続する可変容量素子を構成し、
前記第２電極配線は、前記第１電極配線のいずれかに接続するインダクタ素子を構成し、
前記第１可動電極および前記第３電極配線は、前記第１電極配線のいずれかに接続するスイッチ素子を構成し、
前記第３金属パターン層の金属パターンにより前記第２金属パターン層の一部の金属パターンと前記第４金属パターン層の一部の金属パターンとの前記基板の上部方向の間隔を制御する
ことを特徴とする微細素子の製造方法。
請求項１記載の微細素子の製造方法において、
前記固定電極，前記ばね部，前記第２可動電極は、前記第１電極配線のいずれかに接続される加速度センサ素子を構成する
ことを特徴とする微細素子の製造方法。
基板の上に形成された絶縁層と、
前記絶縁層の上に形成された第１金属パターン層と、
前記第１金属パターン層の上に前記絶縁層と離間して形成された第２金属パターン層と、
前記第２金属パターン層の上に形成された第３金属パターン層と、
前記第３金属パターン層の上に前記絶縁層と離間して形成された第４金属パターン層と、
前記第４金属パターン層の上に前記絶縁層と離間して形成された第５金属パターン層と
を少なくとも備え、
前記第１金属パターン層は、複数の第１電極配線を構成する金属パターンを含んで形成され、
前記第２金属パターン層は、ばね部および固定電極を構成する金属パターンを含んで形成され、
前記第４金属パターン層は、第２可動電極および第１可動電極を構成する金属パターンを含んで形成され、
前記第５金属パターン層は、第２電極配線，第３電極配線、連結部，および第２可動電極を構成する金属パターンを含んで形成され、
前記固定電極，前記第２可動電極，前記ばね部により前記第１電極配線のいずれかに接続する可変容量素子が構成され、
前記第２電極配線は、前記第１電極配線のいずれかに接続するインダクタ素子が構成され、
前記第１可動電極および前記第３電極配線は、前記第１電極配線のいずれかに接続するスイッチ素子が構成され、
前記第３金属パターン層の金属パターンにより前記第２金属パターン層の一部の金属パターンと前記第４金属パターン層の一部の金属パターンとの前記基板の上部方向の間隔が制御されている
ことを特徴とする微細素子。
請求項３記載の微細素子において、
前記固定電極，前記ばね部，前記第２可動電極は、前記第１電極配線のいずれかに接続する加速度センサ素子を構成する
ことを特徴とする微細素子。