JP2013140985A - 光学検査の補正方法及びこれにより製造されたパッケージ用基板 - Google Patents

Abstract

【課題】光学検査の信頼度を向上させ、基板製造装備の運営および生産の効率を高めることができる光学検査の補正方法及びこれにより製造されたパッケージ用基板を提供する。
【解決手段】本発明の光学検査の補正方法は、光学装備に連結された制御部がパッケージ用基板に対して１次光学検査を行う段階（Ｓ２１０）と、前記基板に対する光学イメージからイメージエラーが検出されるか否かを判断する段階（Ｓ２２０）と、前記イメージエラーが検出される該当領域に対して半田レジストの厚さのバラツキを減らすための補正設計を設定する段階（Ｓ２３０）と、設定された補正設計情報に基づいて前記基板の製造過程をさらに行う段階（Ｓ２４０）と、前記制御部が、前記補正設計情報に基づいて製造された基板に対する２次光学検査を行う段階（Ｓ２５０）と、前記補正設計情報に基づいて製造された基板に対する光学イメージからイメージエラーがさらに検出されるか否かを判断する段階（Ｓ２６０）と、を含んでなるものである。
【選択図】図２

Description

本発明は、光学検査の補正方法及びこれにより製造されたパッケージ用基板に関する。

フリップチップパッケージ（Ｆｌｉｐ ｃｈｉｐ ｐａｃｋａｇｅ）用基板は、パッケージ形態によってＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）基板、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板、及びＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）基板に区分される。ＬＧＡ基板は、例えば、デスクトップパソコンに適用され、ＰＧＡ基板とＢＧＡ基板は、主に、モバイル（ｍｏｂｉｌｅ）製品に適用される。これらの製品の組立工程では、チップの装着後に製品の外観を検査する。

従来の外観検査過程は、ダイ（Ｄｉｅ）が接続された面だけではなく、その後面の外観を検査する。外観検査は、従来、検査者が肉眼で行ったが、最近では、光学機器の発達により光学装備を用いて行う。

このような光学装備を用いた外観検査は、特許文献１に開示されているように、パッケージ製品の高集積及び高性能化を達成するために、単位工程同士の間に発生する欠陥（ｄｅｆｅｃｔ）を検出するために必ず行われなければならない。

一般に、前記欠陥を検出する方法には、表面にレーザーを走査して表面で散乱（ｓｃａｔｔｅｒｉｎｇ）する信号を得るレーザー散乱方式や、レーザー信号強度比較方式、表面に入射した光学的信号をＴＤＩ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｉｎｔｅｇｒａｔｉｏｎ）装置で取り入れて光学イメージを比較分析する方式、基板に電子ビームを走査して２次電子をイメージ形成化する方式などがある。

ところが、従来の光学装備を用いた外観検査は、光学イメージから良否を判断する過程において、図１に示すように領域別に光透過率と光反射率の違い、明度の違いなどにより「Ａ」領域を不良として表示することがある。

このような不良表示は、基板の製造過程で銅配線のある領域と銅配線のない領域との差異により発生した半田レジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）の厚さのバラツキにその原因がある。

このような不良表示は、基板の実際不良ではなく、光学装置のイメージ判断過程で半田レジストの厚さのバラツキによるイメージエラーに過ぎない。よって、このようなイメージエラーにより、装備の運営と生産に支障がありうるのは自明である。

したがって、従来の光学装備を用いた外観検査は、このようなイメージエラーを除去して検査の信頼度を向上させる必要がある。

韓国公開特許第２００８−００７６４２６号公報

本発明の目的は、かかる問題点を解消するために、光学装備を用いた外観検査においてイメージエラーを除去する光学検査の補正方法を提供することにある。

本発明の他の目的は、上記目的を達成することが可能な光学検査の補正方法を経て製造されたパッケージ用基板を提供することにある。

上記目的を達成するために、本発明によれば、光学装備に連結された制御部がパッケージ用基板に対して１次光学検査を行う段階と、前記基板に対する光学イメージからイメージエラーが検出されるか否かを判断する段階と、前記イメージエラーが検出される該当領域に対して半田レジストの厚さのバラツキを減らすための補正設計を設定する段階と、設定された補正設計情報に基づいて前記基板の製造過程をさらに行う段階と、前記制御部が、前記補正設計情報に基づいて製造された基板に対する２次光学検査を行う段階と、前記補正設計情報に基づいて製造された基板に対する光学イメージからイメージエラーがさらに検出されるか否かを判断する段階と、を含んでなる光学検査の補正方法を提供する。

本発明に係る光学検査の補正方法において、前記イメージエラーがさらに検出されるか否かを判断する段階は、前記イメージエラーがさらに検出された領域に対して半田レジストの厚さのバラツキを減らすための補正設計を再設定する段階をさらに含む。

本発明に係る光学検査の補正方法において、前記イメージエラーが検出されるか否かを判断する段階は、前記基板に備えられた半田レジストに対する光学イメージを用いて前記イメージエラーが検出されるか否かを判断する。

本発明に係る光学検査の補正方法において、前記補正設計を設定する段階は、前記イメージエラーが検出される該当領域に対して基板の電極パターン領域又はクリアランス（ｃｌｅａｒａｎｃｅ）領域に対する数値補正を行う。

本発明に係る光学検査の補正方法において、前記クリアランス領域は前記電極パターン領域を取り囲む半田レジストが備えられる領域であり、前記クリアランス領域の幅は１００〜２００μｍの幅に補正する。

本発明に係る光学検査の補正方法において、前記補正設計を設定する段階は、前記イメージエラーが検出される該当領域に含まれたカッティング領域Ｃにダミーパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）を追加形成する。

本発明に係る光学検査の補正方法において、前記ダミーパターンの高さは隣り合った電極パターン領域の電極パターンと同一の高さに形成され、前記ダミーパターンの幅は前記カッティング領域Ｄの幅より小さく設定する。

本発明に係る光学検査の補正方法において、前記補正設計を設定する段階は、前記イメージエラーが検出される該当領域に対してアニーリング（ａｎｎｅａｌｉｎｇ）処理工程又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理工程を行う。

本発明に係る光学検査の補正方法において、前記２次光学検査を行う段階は、前記１次光学検査で前記イメージエラーが検出される該当領域に対してイメージエラーが再検出されるかを検査する。

また、本発明に係る基板は、前記光学検査の補正方法によって製造されたパッケージ用基板であって、前記補正設計情報に基づいて数値補正された電極パターン領域又はクリアランス領域を有する。

本発明に係る光学検査の補正方法は、光学検査の信頼度を向上させ、基板製造装備の運営および生産の効率を高めることができる。

また、本発明によって製造された基板は、半田レジストの厚さのバラツキを減らしてパッケージ用基板の信頼度を向上させることができる。

従来の光学装備を用いた外観検査で発生するイメージエラーを示す例示図（写真）である。 本発明の実施例に係る光学検査の補正方法を説明するためのフローチャートである。 本発明の実施例に係る光学検査の補正方法を説明するための例示図（写真）である。 従来の光学装備を用いた外観検査で発生するイメージエラー領域の拡大イメージ図（写真）である。 図４のＩ−Ｉの長さに対する表面高さを示すグラフ（写真）である。 本発明の実施例に係る光学検査の補正方法が適用された後のイメージエラー領域の表面高さを示すグラフ（写真）である。

本発明の目的、特定の利点および新規の特徴は、添付図面に連関する以下の詳細な説明と好適な実施例からさらに明白になるであろう。

これに先立ち、本明細書および特許請求の範囲に使用された用語または単語は、通常的で辞典的な意味で解釈されてはならず、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。

本発明において、各図面の構成要素に参照番号を付加するにおいて、同一の構成要素については、他の図面上に表示されても、出来る限り同一の番号を付することに留意すべきであろう。また、本明細書において、「第１」、「第２」などの用語は多様な構成要素を説明するのに使用できるが、前記構成要素は前記用語らに限定されてはならない。前記用語らは一つの構成要素を他の構成要素から区別するための目的で使用される。なお、本発明を説明するにおいて、関連した公知の技術に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断される場合、その詳細な説明は省略する。

以下、添付図面を参照して、本発明の好適な実施例を詳細に説明する。

図２は、本発明の実施例に係る光学検査の補正方法を説明するためのフローチャートである。

図２に示すように、本発明の実施例に係る光学検査の補正方法は、製造過程を経たパッケージ用基板に対する１次光学検査を行う（Ｓ２１０）。

具体的に、パッケージ用基板に対する１次光学検査は、光学装備に連結されたコンピュータプロセッサのような制御部が、光学装備を介して検出された光学イメージから良否を判断する光学検査である。このような１次光学検査は、特に、ＰＧＡ基板、ＢＧＡ基板及びＬＧＡ基板などに対する外観検査であって、銅パターンを覆った半田レジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）に対する光学イメージを検査することができる。

１次光学検査を行うにあたり、制御部は、光学装備を用いて検出された光学イメージから良否を判断しながら、図１に示したようなイメージエラーが検出されるか否かを判断する（Ｓ２２０）。

制御部は、光学イメージから領域別に光透過率／光反射率の違い、明度の違いなどにより図１の「Ａ」領域のようなイメージエラー発生領域があるかを検出する。このようなイメージエラー領域Ａは、基板の製造過程で銅電極パターンのある領域と銅電極パターンのない領域との差異により発生した半田レジストの厚さのバラツキに起因する。

特に、図４に示した光学イメージ図においてＩ−Ｉ線に沿って切断した断面の長さに対する表面高さを示す図５のグラフのように、エッジ（ｅｄｇｅ）部分から電極パターンの前までの「Ｃ」領域で半田レジストの表面高さの差、すなわち半田レジストの厚さのバラツキが相当大きいことが分かる。

よって、制御部は、光学イメージからイメージエラー領域Ａを検出し、イメージエラーの原因である半田レジストの厚さのバラツキを減らすための補正が行われるべき領域を表示する。

このようなイメージエラー領域Ａが表示されると、ユーザーは、該当イメージエラー領域Ａに対して半田レジストの厚さのバラツキを減らすための補正設計を行う（Ｓ２３０）。

具体的に、半田レジストの厚さのバラツキを減らすための補正設計方法は、第１の方法として、例えば、図３に示したＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）基板の電極パターン領域１１１またはクリアランス領域１１２に対する数値補正を行うことができる。ここで、電極パターン領域１１１は、図１に示すように多数の電極パターンが形成される領域である。クリアランス領域１１２は、電極パターン領域１１１を取り囲み、電極パターンが形成されずに半田レジストのみを備える半田レジスト領域である。

このような電極パターン領域１１１又はクリアランス領域１１２に対して、第１の補正設計方法は、電極パターン領域１１１を広め或いはクリアランス領域の幅Ｂを減らすことができる。これにより、クリアランス領域の幅Ｂは、例えば、１００〜２００μｍの幅に補正できる。勿論、クリアランス領域の幅Ｂは、これに限定されず、基板のサイズ、基板用途などによって数値補正されてもよい。

第２の補正設計方法は、図３に示したクリアランス領域１１２同士の間のカッティング領域Ｃにダミーパターンを追加形成する追加補正を行うことができる。

ここで、カッティング領域Ｃに追加形成されるダミーパターンは、隣り合った電極パターン領域１１１の電極パターンと同一の高さに形成され、ダミーパターの幅は、カッティング領域Ｃの幅より小さく任意に設定できる。このように形成されたダミーパターンは、カッティング領域Ｃを含む両側のクリアランス領域１１２に形成される半田レジストの厚さのバラツキを減らすことを可能とする。

第３の補正設計方法は、選択的に工程過程を追加補正する方法であって、製造過程中に図１の「Ａ」領域のようなイメージエラー発生領域に対してアニーリング処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などの工程を選択的にさらに行うことができる。

具体的に、アニーリング処理は、例えば、赤外線やレーザー光などを、イメージエラーが発生した該当領域の半田レジストに照射し、これにより半田レジストが高温で溶けて半流体状態になって段差を相殺させる。この際、赤外線やレーザー光などの照射時間は、基板の他の部分に影響を与えることなく、イメージエラーが発生した該当領域の半田レジストを溶かして段差を相殺しうる程度に設定される。

ＣＭＰ処理は、イメージエラーが発生した該当地域を含む全体領域に半田レジストを厚く形成して硬化させると、化学的研磨液を用いて、硬化した半田レジストを所望の厚さとなるまで除去するポリシング（ｐｏｌｉｓｈｉｎｇ）を行う。

これにより、イメージエラーが発生した該当領域を含む全体領域にわたって、半田レジストは、平坦な面を有することになり、段差を減らすことができる。

このような補正設計を行った後、設定された補正設計情報に基づいて基板が製造される（Ｓ２４０）。

上述した第１〜第３の補正設計方法の中から選ばれた方法によって基板を補正設計すると、補正設計された情報は、基板の生産ラインに伝送される。これにより、伝送された補正設計情報に基づいて基板の電極パターン領域１１１またはクリアランス領域１１２の数値を変更し、或いはカッティング領域Ｃにダミーパターンを追加形成することができる。また、基板の生産ラインにアニーリング処理又はＣＭＰ処理などの工程を選択的にさらに備えてもよい。

その後、補正設計情報に基づいて製造された基板に対する２次光学検査を行う（Ｓ２５０）。

２次光学検査は、１次光学検査と同様に、光学装備に連結されたコンピュータプロセッサのような制御部が、光学装備を用いて検出された光学イメージに対する光学検査を行うことができる。特に、２次光学検査は、１次光学検査と同様に、補正設計情報に基づいて製造された基板に対する外観検査であって、半田レジストに対する光学イメージを検査することができる。

この際、２次光学検査過程で、制御部は、１次光学検査で検出されたイメージエラーが発生した該当領域に対してさらにイメージエラーが検出されるか否かを判断する（Ｓ２６０）。

２次光学検査は、補正設計情報に基づいて製造された基板に対して１次光学検査で検出されたイメージエラーがさらに発生するかを確認するための光学検査である。

よって、２次光学検査は、１次光学検査に使用された光学装備を用いた検査条件と同様の条件で行い、制御部が、１次光学検査で検出されたイメージエラーが発生した該当領域に対してさらにイメージエラーが検出されるかを検査することができる。

さらにイメージエラーが検出されるか否かを判断する段階（Ｓ２６０）で、１次光学検査で検出されたイメージエラーが発生した該当領域に対してさらにイメージエラーが検出されれば、該当エラー領域に対して半田レジストの厚さのバラツキを減らすための補正設計をさらに行う。

この際、さらに行われる補正設計は、補正設計段階（Ｓ２３０）の第１〜第３の補正設計方法をさらに限定或いは追加して半田レジストの厚さのバラツキを減らすように設定できる。

これに対し、さらにイメージエラーが検出されるか否かを判断する段階（Ｓ２６０）で、１次光学検査で検出されたイメージエラーが発生した該当領域に対してさらにイメージエラーが検出されなければ、制御部は、該当基板を良好な基板として表示し処理する（Ｓ２７０）。

このように処理された基板は、半田レジストの段差が減った構造を持つので、図６に示したグラフのように半田レジストの厚さのバラツキが減少した構造を持つことができる。

具体的に、図６に示したグラフは、本発明の実施例に係る光学検査の補正方法が適用された後の、図４に該当するイメージエラー領域に対してさらにＩ−Ｉ線に沿って半田レジストの表面高さを示すグラフである。

このような図６に示したグラフにおいて、基板のエッジ部分から電極パターンの前までの「Ｅ」領域で半田レジストの表面高さの差、すなわち半田レジストの厚さのバラツキが図５の「Ｄ」領域に示した厚さのバラツキより減少したことが分かる。

したがって、本発明の実施例に係る光学検査の補正方法は、光学検査の信頼度を向上させ、基板製造装備の運営および生産の効率を高めることができる。

また、本発明の実施例に係る光学検査の補正方法によって製造された基板は、半田レジストの厚さのバラツキを減らしてパッケージ用基板の信頼度を向上させることができる。

本発明の技術思想は前記好適な実施例によって具体的に記述されたが、前述した実施例は本発明を説明するためのもので、本発明を限定するものではないことに留意すべきである。

なお、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において多様な実施が可能であることを理解することができるであろう。

本発明は、光学検査の補正方法及びこれにより製造されたパッケージ用基板に適用可能である。

１１１ 電極パターン領域
１１２ クリアランス領域
Ａ イメージエラー領域（イメージエラー発生領域）
Ｂ クリアランス領域の幅
Ｃ カッティング領域

Claims (11)

1. 光学装備に連結された制御部がパッケージ用基板に対して１次光学検査を行う段階と、
   前記基板に対する光学イメージからイメージエラーが検出されるか否かを判断する段階と、
   前記イメージエラーが検出される該当領域に対して半田レジストの厚さのバラツキを減らすための補正設計を設定する段階と、
   設定された補正設計情報に基づいて前記基板の製造過程をさらに行う段階と、
   前記制御部が、前記補正設計情報に基づいて製造された基板に対する２次光学検査を行う段階と、
   前記補正設計情報に基づいて製造された基板に対する光学イメージからイメージエラーがさらに検出されるか否かを判断する段階と、を含んでなることを特徴とする光学検査の補正方法。
2. 前記イメージエラーがさらに検出されるか否かを判断する段階は、
   前記イメージエラーがさらに検出された領域に対して半田レジストの厚さのバラツキを減らすための補正設計を再設定する段階をさらに含むことを特徴とする請求項１に記載の光学検査の補正方法。
3. 前記イメージエラーが検出されるか否かを判断する段階は、
   前記基板に備えられた半田レジストに対する光学イメージを用いて、前記イメージエラーが検出されるか否かを判断することを特徴とする請求項１に記載の光学検査の補正方法。
4. 前記補正設計を設定する段階は、
   前記イメージエラーが検出される該当領域に対して基板の電極パターン領域又はクリアランス領域に対する数値補正を行うことを特徴とする請求項１に記載の光学検査の補正方法。
5. 前記クリアランス領域は前記電極パターン領域を取り囲む半田レジストが備えられる領域であり、
   前記クリアランス領域の幅は１００〜２００μｍの幅に補正されることを特徴とする請求項４に記載の光学検査の補正方法。
6. 前記補正設計を設定する段階は、
   前記イメージエラーが検出される該当領域に含まれたカッティング領域（Ｃ）にダミーパターンを追加形成することを特徴とする請求項１に記載の光学検査の補正方法。
7. 前記ダミーパターンの高さは隣り合った電極パターン領域の電極パターンと同一の高さに形成され、
   前記ダミーパターンの幅は前記カッティング領域（Ｃ）の幅より小さく設定されることを特徴とする請求項６に記載の光学検査の補正方法。
8. 前記補正設計を設定する段階は、
   前記イメージエラーが検出される該当領域に対してアニーリング処理工程又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理工程を行うことを特徴とする請求項１に記載の光学検査の補正方法。
9. 前記２次光学検査を行う段階は、前記１次光学検査で前記イメージエラーが検出される該当領域に対してイメージエラーが再検出されるかを検査することを特徴とする請求項１に記載の光学検査の補正方法。
10. 請求項４に記載の方法によって製造されたパッケージ用基板であって、
    前記補正設計情報に基づいて数値補正された電極パターン領域又はクリアランス領域を有するパッケージ用基板。
11. 前記クリアランス領域は、前記補正設計情報に基づいて１００〜２００μｍの幅を有することを特徴とする請求項１０に記載のパッケージ用基板。