JP2013140426A - 車載用記憶処理装置 - Google Patents

Abstract

【課題】データのエラーを確実に検出することができる、車載用記憶処理装置を提供する。
【解決手段】プログラムＡの実行時には、２つの同一のデータがそれぞれ行方向に間隔を空けた２つのメモリセル４１に書き込まれる。ＣＰＵ２によるプログラムＢの実行時には、２つの同一のデータがそれぞれ行方向に連続する２つのメモリセル４１に書き込まれる。
【選択図】図２

Description

本発明は、自動車などの車両に搭載される車載用記憶処理装置に関する。

自動車のエンジンやブレーキの制御において、制御に必要なデータは、たとえば、電子制御ユニット（ＥＣＵ）に内蔵されたＲＡＭに一時的に保持される。ＲＡＭに保持されているデータにエラー（異常）が生じると、制御が不安定になったり、最悪の場合には、制御が不能になったりする。たとえば、エンジンやブレーキの制御が不安定または不能になると、自動車の安全な走行に影響が出る。そのため、自動車では、データのエラーに対するフェイルセーフが重要である。

データのエラーを検出する手法として、たとえば、データをＲＡＭに書き込む際に、互いに隣り合うアドレスの２つの記憶領域に同一のデータを書き込むか、または、互いに隣り合うアドレスの２つの記憶領域に本来のデータと本来のデータを反転させたミラーデータとを書き込み、データを使用する際に、その２つの記憶領域に記憶されているデータを比較することにより、それらのデータが正常であるか異常であるかを判定する手法がある。

特開２００６−１６３８１１号公報

しかしながら、ＲＡＭにデータを書き込むプログラムとは別のプログラムの暴走により、互いに隣り合うアドレスの２つの記憶領域に記憶されているデータの書換えが行われるおそれがある。このような書換えが行われると、もはやデータのエラーを検出することはできない。

本発明の目的は、データのエラーを確実に検出することができる、車載用記憶処理装置を提供することである。

前記の目的を達成するため、本発明に係る車載用記憶処理装置は、複数の記憶領域を有する記憶媒体と、車両に搭載された機器を制御するための第１プログラムの実行時に、前記第１プログラムで使用されるデータと当該データの正常／異常を判定するための判定用のデータとを１組として、その組をなすデータを互いに所定の第１間隔を空けた記憶領域に書き込む第１書込み手段と、車両に搭載された機器を制御するための第２プログラムの実行時に、前記第２プログラムで使用されるデータと当該データの正常／異常を判定するための判定用のデータとを１組として、その組をなすデータを互いに前記第１間隔とは異なる第２間隔を空けた記憶領域に書き込む第２書込み手段とを含む。

車両に搭載された機器を制御するための第１プログラムの実行時には、第１プログラムで使用されるデータと当該データの正常／異常を判定するための判定用のデータとを１組として、その組をなすデータが互いに第１間隔を空けた記憶領域に書き込まれる。

一方、車両に搭載された機器を制御するための第２プログラムの実行時には、第２プログラムで使用されるデータと当該データの正常／異常を判定するための判定用のデータとを１組として、その組をなすデータが互いに第１間隔と異なる第２間隔を空けた記憶領域に書き込まれる。

そのため、第２プログラムが暴走して、第１プログラムで使用されるデータまたはそのデータと組をなす判定用のデータが記憶されている記憶領域が書き換えられた場合、その記憶領域に書き込まれたデータと組をなすデータは、当該記憶領域から第２間隔を空けた記憶領域に書き込まれる。したがって、第２プログラムが暴走しても、第１プログラムで使用されるデータまたはそのデータと組をなす判定用のデータの両方が書き換えられることを防止できる。

また、第１プログラムが暴走して、第２プログラムで使用されるデータまたはそのデータと組をなす判定用のデータが記憶されている記憶領域が書き換えられた場合、その記憶領域に書き込まれたデータと組をなすデータは、当該記憶領域から第１間隔を空けた記憶領域に書き込まれる。したがって、第１プログラムが暴走しても、第２プログラムで使用されるデータまたはそのデータと組をなす判定用のデータの両方が書き換えられることを防止できる。

よって、第１プログラムで使用されるデータが記憶される記憶領域およびその記憶領域から第１間隔を空けた記憶領域からデータを読み出して、それらのデータを比較することにより、データのエラーを確実に検出することができる。

また、第２プログラムで使用されるデータが記憶される記憶領域およびその記憶領域から第２間隔を空けた記憶領域からデータを読み出して、それらのデータを比較することにより、データのエラーを確実に検出することができる。

記憶領域に対するデータの書込みおよび読出しを行うマイクロコンピュータに記憶領域を監視するハードウエアを追加することによっても、データのエラーの検出が可能になる。しかしながら、そのハードウエアを追加すると、マイクロコンピュータのコストが高くつく。

本発明の構成では、記憶領域を監視するハードウエアが不要であるので、コストアップを抑制することができる。

本発明によれば、安価な構成で、データのエラーを確実に検出することができる。そして、データのエラーを確実に検出できるので、データのエラーに対するフェイルセーフを確実に実行することができる。

図１は、本発明の一実施形態に係る電子制御ユニットの構成を示すブロック図である。 図２は、プログラムＡの実行時におけるＲＡＭへのデータの書込みの一例を示す図である。 図３は、プログラムＢの実行時におけるＲＡＭへのデータの書込みの一例を示す図である。 図４は、プログラムＢの暴走時におけるＲＡＭへのデータの書込みの一例を示す図である。 図５は、ＲＡＭに記憶されているデータの不所望な書換えの他の例を示す図である。

以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。

図１は、本発明の一実施形態に係る電子制御ユニットの構成を示すブロック図である。

電子制御ユニット１は、自動車などの車両に搭載されたエンジンやバッテリなどの機器を制御するためのものである。電子制御ユニット１は、ＣＰＵ２、ＲＯＭ３およびＲＡＭ４を含む。ＲＯＭ３には、機器の制御のためのプログラムＡおよびプログラムＢが格納されている。ＲＡＭ４は、ＣＰＵ２がプログラムＡおよびプログラムＢを実行する際に、データを一時的に保存するワークエリアを提供する。

図２は、プログラムＡの実行時におけるＲＡＭへのデータの書込みの一例を示す図である。

ＲＡＭ４は、行列状に配置された複数のメモリセル（記憶領域）４１を有している。各メモリセル４１には、行アドレスおよび列アドレスが割り当てられている。行アドレスおよび列アドレスの指定により、各メモリセル４１が特定され、その特定されたメモリセル４１に対するデータの書込みおよび読出しを行うことができる。

ＣＰＵ２によるプログラムＡの実行時には、たとえば、図２に示されるように、ＲＡＭ４の複数のメモリセル４１にデータが書き込まれる。

すなわち、行アドレス「０１」および列アドレス「０１」のメモリセル４１に、識別データである「キーワード１」が書き込まれる。行アドレス「０２」および列アドレス「０１」のメモリセル４１に、プログラムＡで使用される「データ１」が書き込まれる。行アドレス「０３」および列アドレス「０１」のメモリセル４１に、識別データである「キーワード２」が書き込まれる。

また、行アドレス「０１」および列アドレス「０４」のメモリセル４１に、行アドレス「０１」および列アドレス「０１」のメモリセル４１に書き込まれたデータと同一の「キーワード１」が書き込まれる。行アドレス「０２」および列アドレス「０４」のメモリセル４１に、行アドレス「０２」および列アドレス「０１」のメモリセル４１に書き込まれたデータと同一の「データ１」が書き込まれる。行アドレス「０３」および列アドレス「０４」のメモリセル４１に、行アドレス「０３」および列アドレス「０１」のメモリセル４１に書き込まれたデータと同一の「キーワード２」が書き込まれる。

このように、ＣＰＵ２によるプログラムＡの実行時には、２つの同一のデータがそれぞれ行方向に間隔を空けた２つのメモリセル４１に書き込まれる。また、プログラムＡで使用される「データ１」がメモリセル４１に書き込まれるとともに、そのメモリセル４１に対して列方向の両側に連続するメモリセル４１に、それぞれ識別データである「キーワード１」および「キーワード２」が書き込まれる。

図３は、プログラムＢの実行時におけるＲＡＭへのデータの書込みの一例を示す図である。

ＣＰＵ２によるプログラムＢの実行時には、たとえば、図３に示されるように、ＲＡＭ４の複数のメモリセル４１にデータが書き込まれる。

すなわち、行アドレス「０３」および列アドレス「０２」のメモリセル４１に、プログラムＢで使用される「データ２」が書き込まれる。また、行アドレス「０３」および列アドレス「０３」のメモリセル４１に、行アドレス「０３」および列アドレス「０２」のメモリセル４１に書き込まれたデータと同一の「データ２」が書き込まれる。

このように、ＣＰＵ２によるプログラムＢの実行時には、２つの同一のデータがそれぞれ行方向に連続する２つのメモリセル４１に書き込まれる。

図４は、プログラムＢの暴走時におけるＲＡＭへのデータの書込みの一例を示す図である。

プログラムＢの暴走により、プログラムＡで使用される「データ１」が記憶されているメモリセル４１に他のデータが書き込まれることがある。

たとえば、図４に示されるように、行アドレス「０２」および列アドレス「０１」のメモリセル４１に記憶されている「データ１」がプログラムＢで使用される「データ２」が書き換えられることがある。

この場合、プログラムＢにおけるデータの書込み形式に従って、行アドレス「０２」および列アドレス「０１」のメモリセル４１に対して行方向に連続するメモリセル４１，つまり行アドレス「０２」および列アドレス「０２」のメモリセル４１に、行アドレス「０２」および列アドレス「０１」のメモリセル４１に書き込まれた「データ２」と同一の「データ２」が書き込まれる。

しかしながら、行アドレス「０２」および列アドレス「０４」のメモリセル４１に記憶されている「データ１」は書き換えられない。

よって、プログラムＢの暴走により、行アドレス「０２」および列アドレス「０１」のメモリセル４１に記憶されている「データ１」がプログラムＢで使用される「データ２」に書き換えられても、行アドレス「０２」および列アドレス「０１」のメモリセル４１から読み出される「データ２」と行アドレス「０２」および列アドレス「０４」のメモリセル４１から読み出される「データ１」とが不一致であるから、少なくとも一方のメモリセル４１に記憶されているデータが異常であると判定することができる。

図５は、ＲＡＭに記憶されているデータの不所望な書換えの他の例を示す図である。

たとえば、図５に示されるように、プログラムＡが使用する「データ１」が記憶されているメモリセル４１、つまり行アドレス「０２」および列アドレス「０１」のメモリセル４１を含む広い範囲において、各メモリセル４１に記憶されているデータが「データ３」に書き換えられる事態が想定される。

この事態が生じた場合、行アドレス「０１」および列アドレス「０１」のメモリセル４１に記憶されている「キーワード１」および行アドレス「０３」および列アドレス「０１」のメモリセル４１に記憶されている「キーワード２」も「データ３」に書き換えられてしまう。

したがって、プログラムＡが使用する「データ１」が記憶されているべきメモリセル、つまり行アドレス「０２」および列アドレス「０１」のメモリセル４１に対して列方向の両側に連続するメモリセル４１に記憶領域に記憶されているデータがそれぞれ「キーワード１」および「キーワード２」でないことから、行アドレス「０２」および列アドレス「０１」のメモリセル４１に記憶されている「データ３」は異常データであると判定することができる。

ＲＡＭ４を監視するハードウエアを備えるマイクロコンピュータをＥＣＵ１に採用することによっても、ＲＡＭ４に記憶されているデータのエラーの検出が可能になる。しかしながら、そのようなマイクロコンピュータをＥＣＵ１に採用すると、ＥＣＵ１のコストが高くつく。

ＲＡＭ４を監視するハードウエアを備えていない安価なマイクロコンピュータをＥＣＵ１に採用することができながら、ＲＡＭ４に記憶されているデータのエラーを確実に検出することができる。そして、データのエラーを確実に検出できるので、ＥＣＵ１では、データのエラーに対するフェイルセーフを確実に実行することができる。

以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。

たとえば、行方向または列方向に連続する複数のメモリセル４１に同一または異なるデータが書き込まれ、その複数のメモリセル４１に対してその連続方向の両側に連続するメモリセル４１にそれぞれ識別データである「キーワード１」および「キーワード２」が書き込まれてもよい。

その他、前述の構成には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ ＥＣＵ（車載用記憶処理装置）
２ ＣＰＵ（第１書込み手段、第２書込み手段）
４ ＲＡＭ（記憶媒体）
４１ メモリセル（記憶領域）

Claims (1)

1. 複数の記憶領域を有する記憶媒体と、
   車両に搭載された機器を制御するための第１プログラムの実行時に、前記第１プログラムで使用されるデータと当該データの正常／異常を判定するための判定用のデータとを１組として、その組をなすデータを互いに所定の第１間隔を空けた記憶領域に書き込む第１書込み手段と、
   車両に搭載された機器を制御するための第２プログラムの実行時に、前記第２プログラムで使用されるデータと当該データの正常／異常を判定するための判定用のデータとを１組として、その組をなすデータを互いに前記第１間隔とは異なる第２間隔を空けた記憶領域に書き込む第２書込み手段とを含む、車載用記憶処理装置。

Images