JP2013121002A - データ乗せ換え回路及びデータ乗せ換え方法 - Google Patents

Abstract

【課題】データ乗せ換え回路において、クロック発振器の数を削減して回路規模を削減する。
【解決手段】入力されたクライアント信号をメモリ５４に書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックでメモリからクライアント信号を読み出して光転送ユニット信号にマッピングし、光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、システムクロックから中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部５５、を有し、間引き信号によりシステムクロックを間引いて仮想クロックを得て中間クロックの代りに利用する。
【選択図】図６

Description

本発明は、クライアント信号を光ネットワークの光転送ユニット信号のペイロードにマッピングして光ネットワークにて伝送する伝送装置のデータ乗せ換え回路及びデータ乗せ換え方法に関する。

近年、インターネットトラヒックの爆発的増大に対応可能である波長多重伝送（ＷＤＭ）方式を前提とし、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）又はＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）等の同期網のみならずＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）又はイーサネット（登録商標）系の非同期網のクライアント信号を、エンド・エンドで通信をする際に、上位レイヤーが下位レイヤーを一切意識しなくて済む、所謂トランスペアレントに伝送するプラットフォームとして、ＯＴＮ（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ：光転送ネットワーク）がＩＴＵ−Ｔにおいて勧告化されている。そのインタフェースやフレームフォーマットはＩＴＵ−Ｔの勧告Ｇ．７０９により標準化されており、商用システムへの導入が急速に進んでいる。

図１にネットワークシステムの一例の構成図を示す。図１において、ＡＤＭ（Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌｘｅｒ）装置１はＡＤＭ装置２，３，４と共にＯＴＮネットワーク（ＷＡＮ：Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）を構成している。また、ＡＤＭ装置１はＡＤＭ装置５，６，７と共にＳＯＮＥＴ（又はＳＤＨ）ネットワークを構成している。また、ＡＤＭ装置４はＡＳＷ（Ａｇｇｒｅｇａｔｅ ＳＷｉｔｃｈ）装置８、及びイーサネット（登録商標）ネットワーク等のＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）を構成するＬ２ＳＷ（Ｌａｙｅｒ２ ＳＷｉｔｃｈ）装置９に接続されている。

ＡＤＭ装置１はＳＯＮＥＴやＳＤＨ等のＣＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉｔ Ｒａｔｅ）信号をＢＭＰ（Ｂｉｔ−ｓｙｎｃｈｒｏｎｏｕｓ Ｍａｐｐｉｎｇ Ｐｒｏｃｅｄｕｒｅ）マッピングでＯＴＮフレームに乗せてＯＴＮネットワーク内で通信を行う。また、ＡＤＭ装置１はＯＴＮフレームをデマッピングしてＳＯＮＥＴ信号とし、ＳＯＮＥＴ信号をＳＯＮＥＴネットワークに送出する。

図２にＯＴＮネットワークのＡＤＭ装置の一例の構成図を示す。図２において、ＯＴＵインタフェース１１Ａは、ＯＴＮネットワークからＨＯ（Ｈｉｇｈｅｒ Ｏｒｄｅｒ） ＯＴＵ（Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ：光転送ユニット）を受信する。ＨＯ ＯＴＵは多重分離部１２ＡでＬＯ（Ｌｏｗｅｒ Ｏｒｄｅｒ） ＯＴＵに分離される。分離されたＬＯ ＯＴＵはＬＯ ＯＤＵ処理部１３Ａに供給されてＬＯ ＯＤＵ（Ｏｐｔｉｃａｌ Ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ）が抽出される。抽出されたＬＯ ＯＤＵは内部フレーム処理部１４Ａで内部フレームに変換されてＯＤＵクロスコネクト部（ＯＤＵ ＸＣ）２１に供給され、クロスコネクトされる。

また、内部フレーム処理部１４ＡはＯＤＵクロスコネクト部２１から供給される内部フレームからＬＯ ＯＤＵを抽出する。抽出されたＬＯ ＯＤＵはＬＯ ＯＤＵ処理部１３ＡでＬＯ ＯＴＵにマッピングされる。マッピングされたＬＯ ＯＴＵは多重分離部１２ＡでＨＯ ＯＴＵに多重される。多重されたＨＯ ＯＴＵはＯＴＵインタフェース１１ＡからＯＴＮネットワークに送出される。なお、ＯＴＵインタフェース１１Ｂ，多重分離部１２Ｂ，ＬＯ ＯＤＵ処理部１３Ｂ，内部フレーム処理部１４Ｂについても同様である。

ＯＴＵインタフェース１５Ａは、ＬＯ ＯＴＵを受信する。受信されたＬＯ ＯＴＵはＯＴＵインタフェース１５ＡでＬＯ ＯＤＵを抽出され、内部フレーム処理部１６Ａにて内部フレームに変換される。この後、ＯＤＵクロスコネクト部２１に供給され、クロスコネクトされる。また、内部フレーム処理部１６ＡはＯＤＵクロスコネクト部２１から供給される内部フレームからＬＯ ＯＤＵを抽出する。抽出されたＬＯ ＯＤＵはＯＴＵインタフェース１５ＡでＬＯ ＯＴＵにマッピングされる。マッピングされたＬＯ ＯＴＵはＯＴＵインタフェース１５Ａから送出される。なお、ＯＴＵインタフェース１５Ｂ，内部フレーム処理部１６Ｂについても同様である。

クライアントインタフェース１７Ａは、ＬＡＮからＬＡＮ信号（１０ＧｂＥ）を受信する。受信されたＬＡＮ信号はクライアントインタフェース１７ＡでＯＤＵにマッピングされ、内部フレーム処理部１８Ａにて内部フレームに変換される。この後、ＯＤＵクロスコネクト部２１に供給され、クロスコネクトされる。また、内部フレーム処理部１８ＡはＯＤＵクロスコネクト部２１から供給される内部フレームからＯＤＵを抽出する。抽出されたＯＤＵはクライアントインタフェース１７ＡにてＬＡＮ信号にデマッピングされる。デマッピングされたＬＡＮ信号はクライアントインタフェース１７ＡからＬＡＮに送出される。なお、クライアントインタフェース１７Ｂ，内部フレーム処理部１８Ｂについても同様である。

クライアントインタフェース１９Ａは、ＳＯＮＥＴネットワークからＳＯＮＥＴ信号（ＳＴＳ−７６８）を受信する。受信されたＳＯＮＥＴ信号はクライアントインタフェース１９ＡでＯＤＵにマッピングされ、内部フレーム処理部２０Ａにて内部フレームに変換される。この後、ＯＤＵクロスコネクト部２１に供給され、クロスコネクトされる。

また、内部フレーム処理部２０ＡはＯＤＵクロスコネクト部２１から供給される内部フレームからＯＤＵを抽出する。抽出されたＯＤＵはクライアントインタフェース１９ＡにてＳＯＮＥＴ信号にデマッピングされる。デマッピングされたＳＯＮＥＴ信号はクライアントインタフェース１９ＡからＳＯＮＥＴネットワークに送出される。なお、クライアントインタフェース１９Ｂ，内部フレーム処理部２０Ｂについても同様である。

図３にクライアントインタフェース１９Ａ，１９Ｂ及び内部フレーム処理部２０Ａ，２０ＢにおけるＳＴＳ−７６８からＯＤＵ３へのデータ乗せ換えの概念を示す。ＳＴＳ−７６８（データレート＝３９８１３．１２Ｍｂｐｓ）を２５６パラレル処理で動作している場合を例とするとＳＴＳ−７６８データフレームの動作クロックは約１５５ＭＨｚとなる（３９８１３．１２Ｍｂｐｓ／２５６パラレル＝１５５．５２ＭＨｚ）。

データ乗せ換えについてＢＭＰマッピングを適用する場合、以下の流れとなる。ＢＭＰマッピングは、ＣＢＲ信号をＯＴＮフレームにマッピングするための方式であり、ＯＴＮフレームのペイロードにＣＢＲ信号をそのまま挿入してマッピングされ、ＯＴＮフレームのオーバーヘッドが付加され、ペイロードにＦＳ（Ｆｉｘｅｄ Ｓｔｕｆｆ：固定スタッフ）が付加される。ＢＭＰマッピングはＣＢＲ信号の周波数偏差がＯＤＵフレームの周波数偏差としてそのまま見えるマッピング方式である。
（１）ＣＢＲ信号（例えばＳＴＳ−７６８フレームデータ、クライアントクロックは１５５ＭＨｚ）が入力される。
（２）ＣＢＲ信号をそのままスタッフ制御なしでＯＰＵ（Ｏｐｔｉｃａｌ Ｃｈａｎｎｅｌ Ｐａｙｌｏａｄ Ｕｎｉｔ）ペイロードエリアに挿入する。ＯＰＵオーバーヘッド、ＯＤＵオーバーヘッド、ＦＳが付加され、ＯＤＵ３フレームが生成される（ＢＭＰマッピング）。この際に、ＯＤＵ３フレームに対応した中間クロック（１５８ＭＨｚ）が必要となる。
（３）生成されたＯＤＵ３フレームが後段へと転送され、各種データのクロスコネクト接続を行うために中間クロックから共通のシステムクロック（１６４ＭＨｚ）へのクロック乗せ換えが必要になる。

図４に従来のデータ乗せ換え回路の一例の構成図を示す。図４の回路は例えばクライアントインタフェース１９Ａ及び内部フレーム処理部２０Ａに対応する。図４において、メモリ制御部３１は入力されたクライアントクロックからメモリ３２の書き込みアドレスを生成し、この書き込みアドレスにより入力されたクライアントデータ（ＳＴＳ−７６８フレームデータ）をメモリ３２に書き込む。

クロック発振器３３は中間クロックを発生する。メモリ制御部３４は中間クロックからメモリ３２の読み出しアドレスを生成し、この読み出しアドレスによりＳＴＳ−７６８フレームデータをメモリ３２から読み出す。

読み出されたＳＴＳ−７６８フレームデータはＯＤＵフレーム構成部３５に供給され、ＯＤＵフレーム構成部３５はＳＴＳ−７６８フレームデータをＯＰＵペイロードにマッピングし、更に、ＯＤＵフレームにマッピングする。ＯＤＵフレーム構成部３５でＯＰＵオーバーヘッド、ＯＤＵオーバーヘッド及びＦＳが付加される。

メモリ制御部３６は中間クロックからメモリ３７の書き込みアドレスを生成し、この書き込みアドレスによりＯＤＵフレーム構成部３５が出力するＯＤＵフレームをメモリ３７に書き込む。

クロック発振器３８は各種データのクロスコネクト接続を行うための共通的なシステムクロックを発生する。メモリ制御部３９はシステムクロックからメモリ３７の読み出しアドレスを生成し、この読み出しアドレスによりＯＤＵフレームをメモリ３７から読み出す。メモリ３７から読み出されたＯＤＵフレームはＯＤＵクロスコネクト接続部４０を介してＯＤＵクロスコネクト部２１に供給される。

ところで、入力されたＳＯＮＥＴ／ＳＤＨ信号を、ＯＴＮクロックを使わずにＯＴＮフレームにマッピングし、システムクロックに乗せ換えるクロックとフレームの乗せ換え技術が提案されている（例えば特許文献１参照）。

特開２０１１−７１７２９号公報

ＳＯＮＥＴ／ＳＤＨのＳＴＳフレームデータ（ＳＴＳ−７６８）に、オーバーヘッドデータを追加してＯＤＵフレームを作成しようとすると、図３に示すように、クライアントクロックである１５５ＭＨｚのクロックと、ＳＴＳフレームデータをＯＰＵペイロードにマッピングし、その後、ＯＰＵフレームをＯＤＵフレームにマッピングするための１５８ＭＨｚ中間クロックが必要となる。更に、クロスコネクト接続を行うため、システムの共通クロックである１６４ＭＨｚクロックで処理する必要もある。

このため、３つの処理クロックが必要となる。ＳＯＮＥＴクロックはシリアル／パラレル変換部のリカバリクロックで動作するが、中間クロック１５８ＭＨｚと共通のシステムクロック１６４ＭＨｚに対してはインターフェースカード上にクロック発振器が２つ必要となり、部品点数、実装スペース等でコストがかかるという問題があった。

また、特許文献１の技術は、バッファ及びシリアル／パラレル変換部でクライアントデータを蓄積し、制御カウンタからのタイミングでシリアル／パラレル変換を行い２５６パラレルのデータを５１２パラレルに拡張している。そして、カウンタ値によって拡張した領域にフレームデータを挿入するために、約半分のデータがダミーデータとなっている。このため、メモリの入力や、フレーム構成の入力の受け幅が２倍になってしまい、その個所において回路規模が２倍となってしまうという問題があった。

開示のデータ乗せ換え回路は、クロック発振器の数を削減して回路規模を削減することを目的とする。

開示の一実施形態によるデータ乗せ換え回路は、入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、
前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部、
を有し、
前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用する。

本実施形態によれば、クロック発振器の数を削減でき回路規模を削減することができる。

ネットワークシステムの一例の構成図である。 ＯＴＮネットワークのＡＤＭ装置の一例の構成図である。 ＳＴＳ−７６８からＯＤＵ３へのデータ乗せ換えの概念を示す図である。 従来のデータ乗せ換え回路の一例の構成図である。 データ乗せ換え回路の一実施形態の構成図である。 データ乗せ換え回路の一実施形態の詳細構成図である。 ＯＤＵ３フレームのフレームフォーマットを示す図である。 シグマ・デルタ回路の一実施形態の構成図である。 ＰＳ＝５，Ｃｍ＝２又は３の場合の信号タイミングチャートを示す図である。 シグマ・デルタ回路の動作を模式的に示す図である。 図６の各部における信号タイミングチャートを示す図である。 図６の各部における信号タイミングチャートを示す図である。 図６の各部における信号タイミングチャートを示す図である。 図６の各部における信号タイミングチャートを示す図である。 ＯＤＵ２フレームのフレームフォーマットを示す図である。 ＯＤＵ１フレームのフレームフォーマットを示す図である。 ＯＤＵ２ｅフレームのフレームフォーマットを示す図である。

以下、図面に基づいて実施形態を説明する。

＜データ乗せ換え回路＞
図５にクライアントインタフェース１９Ａ，１９Ｂ及び内部フレーム処理部２０Ａ，２０Ｂにおけるデータ乗せ換え回路の一実施形態の構成図を示し、図６にクライアントインタフェース１９Ａ，１９Ｂ及び内部フレーム処理部２０Ａ，２０Ｂにおけるデータ乗せ換え回路の一実施形態の詳細構成図を示す。両図中、同一部分には同一符号を付す。

図５において、端子５１にはクライアントデータ（例えばＳＴＳ−７６８フレームデータ）が入力され、端子５２にはクライアントクロック（例えば周波数１５５ＭＨｚ）が入力される。メモリ制御部５３はクライアントクロックからメモリ５４の書き込みアドレスを生成し、この書き込みアドレスによりクライアントデータをメモリ５４に書き込む。メモリ５４はクライアントデータをクロック乗り換えのためにバッファリングする。

クライアントカウント部５５はクライアントクロックとシステムクロックを供給されてシステムクロックから中間クロックに相当する仮想クロックを得るためのイネーブル信号を生成し、ＯＤＵフレーム構成部５７及びメモリ制御部５８に供給する。このクライアントカウント部５５を信号生成部とも呼ぶ。

メモリ制御部５６はシステムクロックとＯＤＵフレーム構成部５７からのイネーブル信号を供給されて中間クロックに相当する仮想クロックを得て、仮想クロックから生成した読み出しアドレスでメモリ５４にバッファリングされているデータ（ＳＴＳ−７６８フレームデータ）を読み出す。

メモリ５４から読み出されたデータはＯＤＵフレーム構成部５７において上記仮想クロックを用いてＯＰＵペイロードにマッピングされ、更に、ＯＤＵフレームにマッピングされる。なお、ＯＤＵフレームを光転送ユニット信号とも呼ぶ。また、ＯＤＵフレーム構成部５７はＯＰＵオーバーヘッド、ＯＤＵオーバーヘッド及びＦＳ（Ｆｉｘｅｄ Ｓｔｕｆｆ）の付加を行うと共に、ＯＤＵオーバーヘッド及びＳＦタイミング信号をメモリ制御部５６に供給する。

メモリ制御部５８はシステムクロックとＯＤＵフレーム構成部５７からのイネーブル信号を供給されて中間クロックに相当する仮想クロックを得て、仮想クロックから生成した書き込みアドレスによりＯＤＵフレーム構成部５７の出力するＯＤＵフレームデータをメモリ５９に書き込む。メモリ５９はＯＤＵフレームをシステムクロックに乗せ換えるためのバッファリングを行う。

クロック発振器６０は各種データのクロスコネクト接続を行うための共通的なシステムクロック（周波数１６４ＭＨｚ）を発生する。メモリ制御部６１はシステムクロックからメモリ５９の読み出しアドレスを生成し、この読み出しアドレスによりＯＤＵフレームをメモリ５９から読み出す。メモリ５９から読み出されたＯＤＵフレームはＯＤＵクロスコネクト接続部６２を介してＯＤＵクロスコネクト部２１に供給される。

＜ＯＤＵ３フレーム＞
クライアントデータとしてのＳＴＳ−７６８フレームデータをＯＤＵ３フレームにマッピングしてＡＤＭ装置内部に取り込む場合のデータ乗せ換え回路について説明する。ＳＴＳ−７６８（フレームデータレート＝３９８１３．１２Ｍｂｐｓ）を２５６パラレル処理で動作している場合はＳＴＳ−７６８データフレームの動作クロックは１５５ＭＨｚとなる。

図７にＯＤＵ３フレームのフレームフォーマットを示す。ＯＤＵ３フレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第１列目〜第１６列目の１６バイト×４行のサイズを有し、接続及び品質の管理に用いられる。ペイロード部は第１７列目〜第３８２４列目の３８０８バイト×４行のサイズを有し、１以上のサービスを提供するクライアント信号を収容する。

本実施形態はＢＭＰマッピングを適用しているためＪＣバイトでのスタッフ処理は必要ない。そのため、オーバーヘッド部の第１６列目とペイロード部の第４行第１７列目のＪＣバイトであるＪＣ（Ｊｕｓｔｉｆｉｃａｔｉｏｎ Ｃｏｎｔｒｏｌ）バイト，ＮＪＯ（Ｎｅｇａｔｉｖｅ Ｊｕｓｔｉｆｉｃａｔｉｏｎ Ｏｐｐｏｒｔｕｎｉｔｙ）バイト，ＰＪＯ（Ｐｏｓｉｔｉｖｅ Ｊｕｓｔｉｆｉｃａｔｉｏｎ Ｏｐｐｏｒｔｕｎｉｔｙ）バイトは全て値０とする。

ペイロード部では、第１２６５列目〜第１２８０列目の１６バイト×４行と、第２５４５列目〜第２５６０列目の１６バイト×４行にＦＳ（Ｆｉｘｅｄ Ｓｔｕｆｆ）が付加される。なお、ペイロード部のＰＪＣとＦＳ以外の部分はＤ（データ）が格納される領域である。

図６に示すクライアントカウント部５５のクライアントクロックカウンタ７１は端子５２から供給されるクライアントクロックをカウントし、そのカウント値を加算回路７２に供給する。本実施形態では、システムクロック１６４ＭＨｚで、中間クロック１５８ＭＨｚに同期するＯＤＵフレームイネーブルに相当する信号を生成する。そのために、加算回路７２はクライアントクロックカウンタ７１によるクライアントクロックのカウント値に、オーバーヘッドとＦＳのデータ量を加算する。

ＯＤＵ３フレーム全体の大きさは、図７に示すように、１行当たり３８２４バイトのフレームになる。これに対してペイロード部は、オーバーヘッド及びＦＳを除いた（３８２４−１６×３）バイトとなる。ここでオーバーヘッド及びＦＳに該当する１６×３バイト分だけクライアントクロックのカウント値に対して加算を行う。クライアントクロックのカウント値に対しての加算率は、３８２４／（３８２４−１６×３）＝２３９／２３６となる。加算回路７２ではクライアントクロックのカウント値が「２３６」となる毎に、「＋３」を加算する。加算回路７２の出力値は更新回路７４に供給される。この加算回路７２を加算部とも呼ぶ。

クライアントカウント部５５内のＰＳカウンタ７３はクロック発振器６０から供給される１６４ＭＨｚのシステムクロックをカウントする。ＰＳカウンタ７３のカウント値は更新回路７４に供給されて固定値である周期ＰＳと比較される。更新回路７４はＰＳカウンタ７３のカウント値がレジスタ７５に設定されている周期ＰＳとなる毎に、加算回路７２の出力値をサンプリングして更新する。これと共に、リセット信号Ｆｐを生成し、ＰＳカウンタ７３のカウント値をリセットする。周期ＰＳはオーバーサンプリングを行うため、ＯＤＵフレーム周期より大きな値を設定する。なお、メモリ５４の追従性を維持するために、周期ＰＳはあまりに大きな値は適さない。ここでは例としてＰＳ＝１００００とする。なお、更新回路７４を更新部とも呼ぶ。

更新回路７４はＰＳ周期毎に加算回路７２の出力値（加算後カウント値）を更新し、更新した加算後カウント値Ｃｍを周期ＰＳ及びリセット信号Ｆｐと共にシグマ・デルタ回路７６に供給する。シグマ・デルタ回路７６は加算後カウント値Ｃｍ／周期ＰＳの比率である間引き率で間引き信号としてのイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）を生成するシグマ・デルタ演算を行う。このイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）を用いてシステムクロックを間引く、つまり、マスクすることで中間クロックに相当する仮想クロックが得られる。言替えると、システムクロック１６４ＭＨｚを用いて、中間クロック１５８ＭＨｚ相当のＯＤＵフレームにおけるクライアント信号をマッピングするペイロード部を示すイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）を生成できる。このイネーブル信号を基にＯＤＵフレーム構成部５７、メモリ制御部５６，５８を動作させる。なお、シグマ・デルタ回路７６をシグマ・デルタ回路部とも呼ぶ。

＜シグマ・デルタ回路＞
図８にシグマ・デルタ回路７６の一実施形態の構成図を示す。また、図９にＰＳ＝５，Ｃｍ＝２又は３の場合の信号タイミングチャートを示す。図８において、シグマ・デルタ回路は加算器８１と比較器＆減算器８２とフリップフロップ８３，８４とマスク回路８５を有している。加算器８１は加算後カウント値Ｃｍと、マスク回路８５からの前回余りを加算して比較器＆減算器８２に供給する。

比較器＆減算器８２は（前回余り＋Ｃｍ）をＰＳと比較して、（前回余り＋Ｃｍ）がＰＳ以上の場合は、データを指示する値１の信号Ａｎｓをフリップフロップ８３に供給すると共に、（前回余り＋Ｃｍ）ｍｏｄ ＰＳ、つまり（前回余り＋Ｃｍ）−ＰＳを次回余りとしてフリップフロップ８４に供給する。一方、（前回余り＋Ｃｍ）がＰＳ未満の場合は、スタッフを指示する値０の信号Ａｎｓをフリップフロップ８３に供給すると共に、（前回余り＋Ｃｍ）を次回余りとしてフリップフロップ８４に供給する。このスタッフ指示はシステムクロックの間引きに対応する。

フリップフロップ８４で１クロック分遅延された次回余りはマスク回路８５に供給される。マスク回路８５はリセット信号Ｆｐが値１のとき強制的に前回余りを値０として加算器８１に供給し、リセット信号Ｆｐが値０のとき次回余りを前回余りとして加算器８１に供給する。フリップフロップ８３は信号Ａｎｓをクロックに同期して保持し出力する。

これにより、図９に示す時刻ｔ０でリセットされたのち、時刻ｔ３，ｔ５においてデータ出力を指示する値１の信号Ａｎｓが出力される。図１０にシグマ・デルタ回路の動作を模式的に示す。図１０において、円筒容器の容量はＰＳ＝５に相当し、各時刻にＣｍ＝２だけの液体が円筒容器に供給され、円筒容器から液体が溢れるときにＡｎｓ＝１となる。時刻ｔ１ではＣｍ／ＰＳが２／５であるのでＡｎｓ＝０であり、時刻ｔ２ではＣｍ／ＰＳが４／５であるのでＡｎｓ＝０であり、時刻ｔ３ではＣｍ／ＰＳが６／５であるのでＡｎｓ＝１となり、その結果、Ｃｍ／ＰＳ＝１／５となる。

このように、シグマ・デルタアルゴリズムを使用することにより、Ａｎｓにおける１／０の連続性を分散させることができる。この結果、クライアントデータをメモリ５４から読み出す際のリードイネーブル＝０（リードディスエーブル）を均一に発生させることができる。これにより、メモリ５４の容量を小さくすることができ、ビットレートの違いによりクライアントクロックとシステムクロックの位相がずれてビットスリップが発生することを防止できる。

上記のシグマ・デルタ回路７６で生成された信号Ａｎｓはイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）としてクライアントカウント部５５からＯＤＵフレーム構成部５７及びメモリ制御部５８に供給される。

ＯＤＵフレーム構成部５７はＯＤＵフレームの１行分のバイト数である１〜３８２４をカウントする内蔵カウンタを有しており、この内蔵カウンタはシグマ・デルタ回路７６からのイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）が値１のとき１６４ＭＨｚのシステムクロックによってカウントアップされる。そして、ＯＤＵフレーム構成部５７はＯＤＵフレームのオーバーヘッド及びＦＳ（ＯＤＵ３フレームでは第１列目〜第１６列目の１６バイトと、第１２６５列目〜第１２８０列目の１６バイトと、第２５４５列目〜第２５６０列目の１６バイト）のタイミングで値０となり、イネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）が値１、かつ、オーバーヘッド及びＦＳを除くタイミングで値１となる読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）を生成してメモリ制御部５６に供給する。つまり、ＯＤＵ３フレームのペイロードはフレーム全体の（３８２４−１６×３）／３８２４＝２３６／２３９を占めるため、メモリ５４の読み出しデータ量がメモリ５４のへの書き込みデータ量に常に追従することが可能となる。

メモリ制御部５６は上記読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）とクロック発振器６０からのシステムクロックを供給され、イネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）が値１のときにシステムクロックをカウントしてメモリ５４の読み出しアドレスを生成する。メモリ制御部５６ではシステムクロックがリードイネーブル信号でマスクされ中間クロックに相当する仮想クロックとされ、仮想クロックによって読み出しアドレスを生成する。また、メモリ制御部５６は上記読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）をリードイネーブル信号として読み出しアドレスと共にメモリ５４に供給する。

メモリ５４はメモリ制御部５６からの読み出しアドレス及びリードイネーブル信号とシステムクロックに応じてバッファリングしているデータ（ＳＴＳ−７６８フレームデータ）を読み出す。メモリ５４から読み出されたデータはＯＤＵフレーム構成部５７に供給される。なお、読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）はオーバーヘッド及びＦＳのタイミングと、イネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）が値０のタイミングでは値０であり、読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）が値０のタイミングではメモリ５４からデータの読み出しは行われない。

ＯＤＵフレーム構成部５７はイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）に基づいてメモリからのデータをＯＰＵペイロードにマッピングし、オーバーヘッドとＦＳを付加する。更に、ＯＤＵフレームにマッピングする。ＯＤＵフレーム構成部５７の出力するＯＤＵフレーム（ここではＯＤＵ３フレーム）はメモリ５９に供給される。

メモリ制御部５８はシグマ・デルタ回路７６が出力するイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）を供給されると共に、クロック発振器６０から周波数１６４ＭＨｚのシステムクロックを供給されている。メモリ制御部５８はイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）が値１のときにシステムクロックをカウントしてメモリ５９の書き込みアドレスを生成する。メモリ制御部５８ではシステムクロックがイネーブル信号でマスクされ中間クロックに相当する仮想クロックとされ、仮想クロックによって書き込みアドレスを生成する。また、メモリ制御部５８は上記イネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）を必要分（所定期間）だけ遅延してライトイネーブル信号（Ｗｒｉｔｅ Ｅｎｅｂｌｅ）として書き込みアドレスと共にメモリ５９に供給する。これにより、メモリ５９にＯＤＵフレーム（ここではＯＤＵ３フレーム）が書き込まれる。

メモリ制御部６１は周波数１６４ＭＨｚのシステムクロックからメモリ５９の読み出しアドレス及びリードイネーブル信号を生成し、この読み出しアドレス及びリードイネーブル信号によりＯＤＵフレームをメモリ５９から読み出す。メモリ５９から読み出されたＯＤＵフレームはＯＤＵクロスコネクト接続部６２を介してＯＤＵクロスコネクト部２１に供給される。

図１１Ａ乃至図１１Ｄに図６の各部における信号タイミングチャートを示す。図１１Ａ乃至図１１Ｄそれぞれにおいて、（ａ）に１６４ＭＨｚのシステムクロックを示し、（ｂ）にＰＳカウンタ７３のカウント値を示す。また、（ｃ）に１５５ＭＨｚのクライアントクロックを示し、（ｄ）に加算回路７２が出力する加算後カウント値を示し、（ｅ）に更新回路７４が出力する値Ｃｍを示す。また、（ｆ）にクライアントカウント部５５が出力するイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）を示し、（ｇ）にＯＤＵフレーム構成部５７が出力する読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）を示す。また、（ｈ）にＯＤＵフレーム構成部５７の内蔵カウンタのカウント値を示し、（ｉ）にメモリ５４に供給されるクライアントデータを示す。また、（ｊ）にメモリ５４から読み出されるデータを示し、（ｋ）にＯＤＵフレーム構成部５７が出力するＯＤＵフレームのデータを示し、（ｌ）にメモリ制御部５８が出力するライトイネーブル信号（Ｗｒｉｔｅ Ｅｎｅｂｌｅ）を示す。

図１１Ａ（ｄ）に示す加算後カウント値はクライアントクロックカウンタ７１のカウント値が「２３６」となった時点ｔ１１で＋３されて「２３９」となっている。

図１１Ｂ（ｅ）に示すＣｍは、ＰＳカウンタ７３のカウント値が「１００００」となった時点ｔ１２で図１１Ｂ（ｄ）の加算後カウント値「９２２５」に更新されている。また、図１１Ｂ（ｈ）に示すＯＤＵフレーム構成部５７の内蔵カウンタの値は、図１１Ｂ（ｆ）のイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）が値１となった後の時点ｔ１３からカウントアップされる。また、図１１Ｂ（ｌ）に示すライトイネーブル信号（Ｗｒｉｔｅ Ｅｎｅｂｌｅ）は、図１１Ｂ（ｆ）のイネーブル信号（Ｉｎ Ｅｎｅｂｌｅ）が値１となった後に必要分だけ遅延した時点ｔ１４に値１となる。

図１１Ｃ（ｆ）に示すイネーブル信号は、図１１Ｃ（ｅ）のＣｍが「９２５５」であるため、（１００００−９２５５）／１００００＝７７５／１００００の確立で、例えば時点ｔ１５に値０（ディスエーブル）となる。このため、図１１Ｃ（ｈ）に示すＯＤＵフレーム構成部５７の内蔵カウンタの値はシステムクロックの２クロック分（時点ｔ１５〜ｔ１６）だけ「ｉ＋１」となる。また、時点ｔ１５から必要分だけ遅延した時点ｔ１６で図１１Ｃ（ｌ）に示すライトイネーブル信号（Ｗｒｉｔｅ Ｅｎｅｂｌｅ）が値０となる。また、図１１Ｃ（ｇ）に示すＯＤＵフレーム構成部５７が出力する読み出しイネーブル信号（Ｏｕｔ Ｅｎｅｂｌｅ）はＯＤＵフレームのオーバーヘッド又はＦＳの挿入タイミングにより時点ｔ１７で値０となる。

図１１Ｄ（ｅ）に示すＣｍは、ＰＳカウンタ７３のカウント値が「１００００」となった時点ｔ１８で図１１Ｂ（ｄ）の加算後カウント値「９２２６」に更新されている。

本実施形態では、システムクロックから中間クロックに相当する仮想クロックを得るための間引き信号としてのイネーブル信号を生成し、イネーブル信号によりシステムクロックを間引いて中間クロックに相当する仮想クロックを得ている。このため、従来の必要とした中間クロックのクロック発振器を削減することができ、回路規模を削減することが可能となる。

＜ＯＤＵ２フレーム＞
クライアントデータとしてのＳＴＳ−１９２フレームデータをＯＤＵ２フレームにマッピングしてＡＤＭ装置内部に取り込む場合のデータ乗せ換え回路について説明する。ＳＴＳ−１９２（フレームデータレート＝９９５３．２８０Ｍｂｐｓ）を６４パラレル処理で動作している場合はＳＴＳ−１９２データフレームの動作クロックは１５５ＭＨｚとなる。

図１２にＯＤＵ２フレームのフレームフォーマットを示す。ＯＤＵ２フレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第１列目〜第１６列目の１６バイト×４行のサイズを有し、ペイロード部は第１７列目〜第３８２４列目の３８０８バイト×４行のサイズを有する。ＯＤＵ２フレームのペイロード部には第１９０５列目〜第１９２０列目の１６バイト×４行にＦＳが付加される。

このため、オーバーヘッドとＦＳのデータ量を除いたペイロードは（３８２４−１６×２）列となる。よって、クライアント信号のカウント値に対しての加算率は、３８２４／（３８２４−１６×２）＝２３９／２３７となる。この場合、加算回路７２ではクライアントクロックのカウント値が「２３７」となる毎に、「＋２」を加算する。

＜ＯＤＵ１フレーム＞
クライアントデータとしてのＳＴＳ−４８フレームデータをＯＤＵ１フレームにマッピングしてＡＤＭ装置内部に取り込む場合のデータ乗せ換え回路について説明する。ＳＴＳ−４８（フレームデータレート＝２．４８８３２０Ｇｂｐｓ）はＳＯＮＥＴ信号のため１５６ＭＨｚ動作であるので１６パラレル処理となり、動作クロックは１５５．５２ＭＨｚとなる。

図１３にＯＤＵ１フレームのフレームフォーマットを示す。ＯＤＵ１フレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第１列目〜第１６列目の１６バイト×４行のサイズを有し、ペイロード部は第１７列目〜第３８２４列目の３８０８バイト×４行のサイズを有する。ＯＤＵ１フレームのペイロード部はＰＪＯを除くと全てＤ（データ）が格納される領域とされている。

このため、オーバーヘッドのデータ量を除いたペイロードは（３８２４−１６）列となる。よって、クライアント信号のカウント値に対しての加算率は、３８２４／（３８２４−１６）＝２３９／２３８となる。この場合、加算回路７２ではクライアントクロックのカウント値が「２３８」となる毎に、「＋１」を加算する。

＜ＯＤＵ２ｅフレーム＞
クライアントデータとしてのイーサネット（登録商標）の１０ＧｂＥ信号をＯＤＵ２ｅフレームにマッピングしてＡＤＭ装置内部に取り込む場合のデータ乗せ換え回路について説明する。１０ＧｂＥ信号（フレームデータレート＝１０．３１２５００Ｇｂｐｓ）についても他信号と近い速度で動作をさせたいため６４パラレル処理として、動作クロックは１６１．１３ＭＨｚとなる。

図１４にＯＤＵ２ｅフレームのフレームフォーマットを示す。ＯＤＵ２ｅフレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第１列目〜第１６列目の１６バイト×４行のサイズを有し、ペイロード部は第１７列目〜第３８２４列目の３８０８バイト×４行のサイズを有する。ＯＤＵ２ｅフレームのペイロード部には第１９０５列目〜第１９２０列目の１６バイト×４行にＦＳが付加される。

このため、オーバーヘッドとＦＳのデータ量を除いたペイロードは（３８２４−１６×２）列となる。よって、クライアント信号のカウント値に対しての加算率は、３８２４／（３８２４−１６×２）＝２３９／２３７となる。この場合、加算回路７２ではクライアントクロックのカウント値が「２３７」となる毎に、「＋２」を加算する。
（付記１）
入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、
前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部、
を有し、
前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え回路。
（付記２）
付記１記載のデータ乗せ換え回路において、
前記信号生成部は、
前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得る加算部と、
前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新する更新部と、
更新した前記加算後カウント値と前記固定値との比率に基づいて、前記間引き信号を生成するシグマ・デルタ回路部と、
を有することを特徴とするデータ乗せ換え回路。
（付記３）
付記２記載のデータ乗せ換え回路において、
前記シグマ・デルタ回路部は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとする
ことを特徴とするデータ乗せ換え回路。
（付記４）
付記３記載のデータ乗せ換え回路において、
前記クライアント信号は、ビットレート一定の信号であり、
前記マッピングは、前記光転送ユニット信号のペイロードに前記クライアント信号をそのまま挿入し必要に応じて固定スタッフを付加するＢＭＰマッピングである
ことを特徴とするデータ乗せ換え回路。
（付記５）
入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え方法において、
前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成し、
前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え方法。
（付記６）
付記５記載のデータ乗せ換え方法において、
前記間引き信号の生成は、
前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得、
前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新し、
更新した前記加算後カウント値と前記固定値との比率に基づいて、シグマ・デルタ演算により前記間引き信号を生成する
ことを特徴とするデータ乗せ換え方法。
（付記７）
付記６記載のデータ乗せ換え方法において、
前記シグマ・デルタ演算は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとする
ことを特徴とするデータ乗せ換え方法。
（付記８）
付記７記載のデータ乗せ換え方法において、
前記クライアント信号は、ビットレート一定の信号であり、
前記マッピングは、前記光転送ユニット信号のペイロードに前記クライアント信号をそのまま挿入し必要に応じて固定スタッフを付加するＢＭＰマッピングである
ことを特徴とするデータ乗せ換え方法。

１〜７ ＡＤＭ装置
１９Ａ，１９Ｂ クライアントインタフェース
２０Ａ，２０Ｂ 内部フレーム処理部
２１ ＯＤＵクロスコネクト部
５３，６１ メモリ制御部
５４，５９ メモリ
５５ クライアントカウント部
５６，５８ メモリ制御部
５７ ＯＤＵフレーム構成部
６０ クロック発振器
６２ ＯＤＵクロスコネクト接続部
７１ クライアントクロックカウンタ
７２ 加算回路
７３ ＰＳカウンタ
７４ 更新回路
７５ レジスタ
７６ シグマ・デルタ回路
８１ 加算器
８２ 比較器＆減算器
８３，８４， フリップフロップ
８５ マスク回路

Claims (7)

1. 入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、
   前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部、
   を有し、
   前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え回路。
2. 請求項１記載のデータ乗せ換え回路において、
   前記信号生成部は、
   前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得る加算部と、
   前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新する更新部と、
   更新した前記加算後カウント値と前記固定値との比率に基づいて、前記間引き信号を生成するシグマ・デルタ回路部と、
   を有することを特徴とするデータ乗せ換え回路。
3. 請求項２記載のデータ乗せ換え回路において、
   前記シグマ・デルタ回路部は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとする
   ことを特徴とするデータ乗せ換え回路。
4. 請求項３記載のデータ乗せ換え回路において、
   前記クライアント信号は、ビットレート一定の信号であり、
   前記マッピングは、前記光転送ユニット信号のペイロードに前記クライアント信号をそのまま挿入し必要に応じて固定スタッフを付加するＢＭＰマッピングである
   ことを特徴とするデータ乗せ換え回路。
5. 入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え方法において、
   前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成し、
   前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え方法。
6. 請求項５記載のデータ乗せ換え方法において、
   前記間引き信号の生成は、
   前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得、
   前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新し、
   更新した前記加算後カウント値と前記固定値との比率に基づいて、シグマ・デルタ演算により前記間引き信号を生成する
   ことを特徴とするデータ乗せ換え方法。
7. 請求項６記載のデータ乗せ換え方法において、
   前記シグマ・デルタ演算は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとする
   ことを特徴とするデータ乗せ換え方法。

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