JP2013120426A - ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 - Google Patents
ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 Download PDFInfo
- Publication number
- JP2013120426A JP2013120426A JP2011266833A JP2011266833A JP2013120426A JP 2013120426 A JP2013120426 A JP 2013120426A JP 2011266833 A JP2011266833 A JP 2011266833A JP 2011266833 A JP2011266833 A JP 2011266833A JP 2013120426 A JP2013120426 A JP 2013120426A
- Authority
- JP
- Japan
- Prior art keywords
- soft error
- error rate
- soft
- cache
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 99
- 238000012544 monitoring process Methods 0.000 claims abstract description 29
- 230000008859 change Effects 0.000 claims abstract description 21
- 238000013500 data storage Methods 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 14
- 238000007726 management method Methods 0.000 claims description 11
- 230000007613 environmental effect Effects 0.000 abstract description 11
- 230000005855 radiation Effects 0.000 abstract description 10
- 238000009434 installation Methods 0.000 abstract description 7
- 238000004364 calculation method Methods 0.000 description 18
- 238000012552 review Methods 0.000 description 14
- 238000001514 detection method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 238000012545 processing Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 101100301524 Drosophila melanogaster Reg-5 gene Proteins 0.000 description 2
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 2
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 2
- 238000012508 change request Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000010187 selection method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 241000196324 Embryophyta Species 0.000 description 1
- 206010064127 Solar lentigo Diseases 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 239000011163 secondary particle Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
【解決手段】プロセッサコア2が管理するキャッシュメモリ3と主記憶メモリ5のソフトエラーを検出する手段11と、該ソフトエラーの発生を監視する手段11と、該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録する手段13と、ソフトエラー率を計算する手段11と、ソフトエラー率のしきい値とキャッシュメモリの制御方法を切替える情報を対応させて格納する手段14と、計算された前記ソフトエラー率と前回のソフトエラー率が、該前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、キャッシュモード切替え指示を出力する手段12とを設ける。
【選択図】図1
Description
ただし、上述した方法は一例であり、当該電子システム装置およびプロセッサコアに応じた方法を適用するものとし、選択されるべき方法は問わない。
ステップS21は、ソフトエラー監視部11でプロセッサコア2もしくはL1キャッシュ3からのソフトエラー発生状況を、図4に示すエラーイベントリード部41で監視する。および、プロセッサコア2より発せられる所定時間間隔ごとの設定見直し指示を監視する。プロセッサコア2、L1キャッシュ3、およびソフトエラー監視部11で実行されるソフトエラーの検出方法は、既存の誤り検出技術を使用することで良い。アドレス空間上のデータが破損していることを検知する方法は本発明では特定はしない。また、例えば中性子線などにより複数ビットのデータに反転が生じた場合を検知した場合には、それは発生時刻に1回のエラーが生じたとカウントするように、エラー発生情報(エラーイベント)を作成する。なお、ハードウエアの異常に起因するエラーは永続的に固定するなどの特徴より、ソフトエラーとは分離して、本発明の適用対象外となる。
(数1)
λ=r/T
(数2)
MTTF=T/r
ここで、T:総稼働時間、r:エラー数、λ:エラー率である。
ステップS27では、設定変更リクエストを発行する処理を実行する。図3に設定変更リクエストの発行処理のフローチャートを示す。ステップS31では、ステップS26で前回のエラー率の計算結果から今回のエラー率の計算結果への変化がいずれかのしきい値を跨ぐと判定されているので、該当しきい値か、またはそれより小さい値のしきい値に対応する設定テーブルのレジスタ設定値を検索する。
ステップS32において、設定テーブルのレジスタ設定値を読み出して、ステップS33において、プロセッサコア2の各レジスタを、読み出したレジスタ設定値で設定変更する指示を発行する。
ソフトエラー検出部111は、キャッシュメモリ120、および演算部110内の主記憶メモリ5上のデータに、ビットの反転などが在るか否かを検査して、1ビット以上の反転を検出した場合には、ソフトエラー在りの出力をする。ここでの誤り検出方法は、既存の誤り検出方法のいずれかを採用すればよい。
2 プロセッサコア
3 L1キャッシュ
4 L2キャッシュ
5 主記憶メモリ
6 ハードディスクコントローラ
7 ハードディスク
8 バス
9 外部I/Fコントローラ
10 ネットワークI/F
11 ソフトエラー監視部
12 設定切替部
13 エラー記録部
14 設定テーブル
15 ソフトエラー検出信号
16 キャッシュアクセス方式切替指示信号
17 キャッシュアクセス方式切替レジスタ設定信号
41 エラーイベントリード部
42 タイマ
43 イベント制御部
44 エラー率演算部
45 総稼働時間レジスタ
46 エラー発生時間格納レジスタ
47 前回のエラー発生時間データ格納レジスタ
48 平均エラー発生間隔格納レジスタ
49 ソフトエラー率格納レジスタ
50 積算部
51 エラー数カウンタ
71 BIOS画面
100 ソフトエラー耐性調整機能を実装した計算機
110 演算部
111 ソフトエラー検出部
112 ソフトエラー率計算部
113 メモリ制御設定変更部
120 キャッシュメモリ
130 記憶部
131 メモリ制御設定テーブル
140 入力部
150 出力部
160 通信部
170 ネットワーク
501 レジスタ名称
502 しきい値
503 実際に設定する値。
Claims (9)
- プロセッサを備えた電子システム装置において、
プロセッサが管理するキャッシュメモリと主記憶メモリのソフトエラーを検出する手段と、
該ソフトエラーの発生を監視する手段と、
該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録する手段と、
該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算する手段と、
ソフトエラー率のしきい値とキャッシュメモリの制御方法を切替える情報を対応させて格納する手段と、
計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、キャッシュモード切替え指示を出力する手段とを設けたことを特徴とするソフトエラー耐性調整機能を備えた電子システム装置。 - 前記格納手段が、ソフトエラー率のしきい値とキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報を対応させて格納し、
前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報に基づいて、キャッシュモード切替え指示を出力する、ことを特徴とする請求項1に記載のソフトエラー耐性調整機能を備えた電子システム装置。 - 前記格納手段が、ソフトエラー率のしきい値と、主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報とを対応させて格納し、
前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応した主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報に基づいて、主記憶メモリアクセス切替え指示を出力する、ことを特徴とする請求項1に記載のソフトエラー耐性調整機能を備えた電子システム装置。 - 複数のプロセッサを搭載し、それらプロセッサ間でプログラムとデータを格納する主記憶メモリを共通で利用する電子システム装置において、
全てのプロセッサもしくは一部のプロセッサでキャッシュメモリと主記憶メモリのソフトエラーを検出する手段と、
該ソフトエラーの発生を監視する手段と、
該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録する手段と、
該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算する手段と、
ソフトエラー率のしきい値と全てのプロセッサのキャッシュメモリの制御方法を切替える情報を対応させて格納する手段と、
計算された前記ソフトエラー率と前回のソフトエラー率が、
前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、全てのプロセッサのキャッシュモード切替え指示を出力する手段とを設けたことを特徴とするソフトエラー耐性調整機能を備えた電子システム装置。 - 前記格納手段が、ソフトエラー率のしきい値とキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報を対応させて格納し、
前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応したキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報に基づいて、キャッシュモード切替え指示を出力する、ことを特徴とする請求項4に記載のソフトエラー耐性調整機能を備えた電子システム装置。 - 前記格納手段が、ソフトエラー率のしきい値と、主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報とを対応させて格納し、
前記キャッシュモード切替え指示を出力する手段が、計算された前記ソフトエラー率と前回のソフトエラー率が、前記格納手段に格納されたいずれかのしきい値を跨いで変化する場合に、該しきい値に対応した主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報に基づいて、主記憶メモリアクセス切替え指示を出力する、ことを特徴とする請求項4に記載のソフトエラー耐性調整機能を備えた電子システム装置。 - 電子システム装置に備えられたプロセッサにおいて、
キャッシュメモリと主記憶メモリのソフトエラーを検出するステップと、
該ソフトエラーの発生を監視するステップと、
該ソフトエラー発生時刻までの総稼動時間とソフトエラーの発生数を記録するステップと、
該記録したソフトエラー発生数と総稼動時間からソフトエラー率を計算するステップと、
計算された前記ソフトエラー率と前回のソフトエラー率とにより、予め記憶装置に記憶されたソフトエラー率のしきい値とキャッシュメモリの制御方法を切替える情報を対応させたデータテーブルを検索して、前記ソフトエラー率と前回のソフトエラー率が前記記憶されたいずれかのしきい値を跨いで変化する場合に、該当しきい値に対応したキャッシュメモリの制御方法を切替える情報に基づいて、キャッシュモード切替え指示を出力するステップとを有することを特徴とするソフトエラー耐性調整方法。 - 前記キャッシュモード切替え指示を出力するステップが、計算された前記ソフトエラー率と前回のソフトエラー率とにより、予め記憶装置に記憶されたソフトエラー率のしきい値とキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報を対応させたデータテーブルを検索して、前記ソフトエラー率と前回のソフトエラー率が前記記憶されたいずれかのしきい値を跨いで変化する場合に、該当しきい値に対応したキャッシュメモリのアクセス方法、データ格納管理の制御方法、または更新間隔を切替える情報に基づいて、キャッシュモード切替え指示を出力することを特徴とする請求項7に記載のソフトエラー耐性調整方法。
- 前記キャッシュモード切替え指示を出力するステップが、計算された前記ソフトエラー率と前回のソフトエラー率とにより、予め記憶装置に記憶されたソフトエラー率のしきい値と主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報を対応させたデータテーブルを検索して、前記ソフトエラー率と前回のソフトエラー率が前記記憶されたいずれかのしきい値を跨いで変化する場合に、該当しきい値に対応した主記憶領域としてSRAMまたはDRAMを主体に選択するための切替え情報に基づいて、主記憶メモリアクセス切替え指示を出力する、ことを特徴とする請求項7に記載のソフトエラー耐性調整方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011266833A JP5722754B2 (ja) | 2011-12-06 | 2011-12-06 | ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011266833A JP5722754B2 (ja) | 2011-12-06 | 2011-12-06 | ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013120426A true JP2013120426A (ja) | 2013-06-17 |
JP5722754B2 JP5722754B2 (ja) | 2015-05-27 |
Family
ID=48773055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011266833A Active JP5722754B2 (ja) | 2011-12-06 | 2011-12-06 | ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5722754B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017058953A (ja) * | 2015-09-16 | 2017-03-23 | 株式会社東芝 | キャッシュメモリシステム |
WO2018186155A1 (ja) * | 2017-04-05 | 2018-10-11 | 株式会社日立製作所 | 中性子強度モニタリングシステムおよび方法 |
JP2019128948A (ja) * | 2018-01-22 | 2019-08-01 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 集積回路装置及びストレージ装置 |
US10552258B2 (en) | 2016-09-16 | 2020-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and driving method thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07248970A (ja) * | 1994-03-08 | 1995-09-26 | Fujitsu Ltd | キャッシュメモリ装置 |
JP2007293440A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 不揮発性キャッシュメモリを用いる記憶装置とその制御方法 |
US20100077148A1 (en) * | 2008-09-20 | 2010-03-25 | Moyer William C | Method and Apparatus for Configuring a Unified Cache |
JP2011507073A (ja) * | 2007-12-06 | 2011-03-03 | フリースケール セミコンダクター インコーポレイテッド | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
-
2011
- 2011-12-06 JP JP2011266833A patent/JP5722754B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07248970A (ja) * | 1994-03-08 | 1995-09-26 | Fujitsu Ltd | キャッシュメモリ装置 |
JP2007293440A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 不揮発性キャッシュメモリを用いる記憶装置とその制御方法 |
JP2011507073A (ja) * | 2007-12-06 | 2011-03-03 | フリースケール セミコンダクター インコーポレイテッド | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
US20100077148A1 (en) * | 2008-09-20 | 2010-03-25 | Moyer William C | Method and Apparatus for Configuring a Unified Cache |
Non-Patent Citations (2)
Title |
---|
CSNG200700980016; 杉原 真、石原 亨、村上 和彰: 'マルチプロセッサシステムのソフトエラー低減を目的としたタスクスケジューリング法' DAシンポジウム2007論文集 No.7, 200708, 第163頁-第168頁, 社団法人情報処理学会 * |
JPN6014032044; 杉原 真、石原 亨、村上 和彰: 'マルチプロセッサシステムのソフトエラー低減を目的としたタスクスケジューリング法' DAシンポジウム2007論文集 No.7, 200708, 第163頁-第168頁, 社団法人情報処理学会 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017058953A (ja) * | 2015-09-16 | 2017-03-23 | 株式会社東芝 | キャッシュメモリシステム |
US10360100B2 (en) | 2015-09-16 | 2019-07-23 | Kabushiki Kaisha Toshiba | Cache memory system and processor system |
US10552258B2 (en) | 2016-09-16 | 2020-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and driving method thereof |
WO2018186155A1 (ja) * | 2017-04-05 | 2018-10-11 | 株式会社日立製作所 | 中性子強度モニタリングシステムおよび方法 |
JP2018179580A (ja) * | 2017-04-05 | 2018-11-15 | 株式会社日立製作所 | 中性子強度モニタリングシステムおよび方法 |
JP2019128948A (ja) * | 2018-01-22 | 2019-08-01 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 集積回路装置及びストレージ装置 |
JP7308025B2 (ja) | 2018-01-22 | 2023-07-13 | 三星電子株式会社 | 集積回路装置及びストレージ装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5722754B2 (ja) | 2015-05-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4038786B2 (ja) | キャッシュメモリにおける漏洩電力の低減方法及び装置 | |
JP5699057B2 (ja) | プログラマブルデバイス、プログラマブルデバイスのリコンフィグ方法および電子デバイス | |
US20110047408A1 (en) | Handling of hard errors in a cache of a data processing apparatus | |
US20070011513A1 (en) | Selective activation of error mitigation based on bit level error count | |
US8412981B2 (en) | Core sparing on multi-core platforms | |
US7734949B2 (en) | Information error recovery apparatus and methods | |
US7493523B2 (en) | Method and apparatus for preventing soft error accumulation in register arrays | |
JP5722754B2 (ja) | ソフトエラー耐性調整機能を備えた電子システム装置及びソフトエラー耐性調整方法 | |
JP6290934B2 (ja) | プログラマブルデバイス、エラー保持システム、及び電子システム装置 | |
US20160179577A1 (en) | Method of Managing the Operation of an Electronic System with a Guaranteed Lifetime | |
Rivers et al. | Error tolerance in server class processors | |
US11586496B2 (en) | Electronic circuit with integrated SEU monitor | |
Reddi et al. | Robust and resilient designs from the bottom-up: Technology, CAD, circuit, and system issues | |
CN101120327B (zh) | 在电子装置中有效实现抗干扰模式的系统和方法 | |
Agiakatsikas et al. | Impact of voltage scaling on soft errors susceptibility of multicore server cpus | |
US20090150653A1 (en) | Mechanism for soft error detection and recovery in issue queues | |
Rivers et al. | Reliability challenges and system performance at the architecture level | |
Sasan et al. | History & Variation Trained Cache (HVT-Cache): A process variation aware and fine grain voltage scalable cache with active access history monitoring | |
Fazeli et al. | An energy efficient circuit level technique to protect register file from MBUs and SETs in embedded processors | |
Du et al. | FASA-DRAM: Reducing DRAM Latency with Destructive Activation and Delayed Restoration | |
Fazeli et al. | Robust register caching: An energy-efficient circuit-level technique to combat soft errors in embedded processors | |
Rodrigues et al. | A mechanism to verify cache coherence transactions in multicore systems | |
US20150006829A1 (en) | Apparatus And Method To Track Device Usage | |
Amin et al. | A Self‐Checking Hardware Journal for a Fault‐Tolerant Processor Architecture | |
Wang et al. | Zero-counting and adaptive-latency cache using a voltage-guardband breakthrough for energy-efficient operations |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140123 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140710 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140805 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20140908 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150317 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150326 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5722754 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |