JPH07248970A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリ装置の性能を維持しなが
ら、パリティエラーの復帰処理を行う。 【構成】 各ウェイ１０１のキャッシュメモリ１０２と
タグメモリ１０３とが、パリティコードを含んだデータ
およびアドレス情報を格納しているキャッシュメモリ装
置において、各ウェイ１０１は、データとパリティコー
ドとからエラーを検出するパリティチェック手段１１１
と、アドレス情報とパリティコードとからエラーを検出
するパリティチェック手段１１２と、パリティチェック
手段１１１，１１２によるパリティエラーの検出に応じ
て、検索手段１０４による検索結果としてミスヒットを
示すヒット信号を生成するヒット信号制御手段１１３と
を備えた構成であり、各ウェイ１０１のパリティチェッ
ク手段１１１，１１２による検出結果に応じて、所定の
復帰処理を行う復帰処理手段１２０を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリから
の読出エラーをパリティビットによって検出するキャッ
シュメモリ装置に関する。

【０００２】情報処理装置の普及に伴って、より一層の
高速化が要望されており、これに応じて、キャッシュメ
モリ装置を備えて、データのアクセスの高速化を図った
システムが増えている。

【０００３】一方、情報処理装置による処理量が増大し
ていることから、情報処理装置の信頼性の向上も重要視
されており、軽度の障害の際には、システムを停止せず
に連続して運用したいという要望もある。

【０００４】また、情報処理装置には、更に多機能化や
小型化も要望されており、これに伴って、キャッシュメ
モリ装置などのメモリ素子として、集積度の高い集積回
路が頻繁に利用されるようになっている。

【０００５】ところで、集積度の高い集積回路において
は、その回路の構成部品が非常に微細であるために、回
路そのものの断線などの固定故障であるハードエラーの
他に、ソフトエラーと呼ばれる障害が発生することが知
られている。

【０００６】このソフトエラーは、メモリ素子などの集
積回路を封入したパッケージ材料に含まれる極く微量の
放射線源からの放射線により、ランダムにビットが反転
する現象であり、再度正しいデータを書き込むことによ
り、復帰させることができる。しかし、その原因（放射
性原子の崩壊現象）から推測できるように、ソフトエラ
ーには再現性がなく、どのセルにソフトエラーが発生す
るかを予測することは不可能である。したがって、ハー
ドエラーに対する障害対策とは異なる障害対策を施すこ
とが必要である。

【０００７】

【従来の技術】図５に、従来のキャッシュメモリ装置の
構成例を示す。図５において、各ウェイ１０１のキャッ
シュメモリ２０１は、主記憶装置内のデータの一部をそ
の物理アドレスの下位部分に対応するエントリに格納し
ており、プロセッサ２１０によって指定される物理アド
レスを受けて、その下位部分に対応するエントリ内のデ
ータを出力する構成となっている。また、各ウェイ１０
１のタグメモリ２０２は、対応するキャッシュメモリ２
０１の各エントリに格納されたデータの物理アドレスの
上位部分を対応するエントリに格納しており、物理アド
レスの入力に応じて、該当するエントリ内のアドレスを
出力する構成となっている。

【０００８】このタグメモリ２０２から出力されたアド
レスは、対応する比較器２０３によって、物理アドレス
の該当部分と照合され、この照合結果がヒット信号とし
てキャッシュ制御部２０４に送出される。

【０００９】図５において、キャッシュ制御部２０４
は、物理アドレスとタグメモリ２０２内のアドレスとが
一致した旨を示すヒット信号に応じて、キャッシュメモ
リ２０１からのデータを有効とする。一方、一致しない
旨を示すヒット信号に応じて、キャッシュ制御部２０４
は、プロセッサ２１０にミスヒットを通知するととも
に、該当するエントリの書換えを行う。

【００１０】ここで、キャッシュメモリ２０１およびタ
グメモリ２０２内に格納されるデータおよびアドレスに
は、そのデータあるいはアドレスに対応するパリティビ
ットが付されており、上述したヒット判定処理と並行し
て、パリティチェック部２０５ｄ，２０５ａにより、デ
ータおよびアドレスの正当性がチェックされている。

【００１１】従来は、このパリティチェック部２０５
ｄ，２０５ａによって検出される読出エラーは、全てメ
モリ素子の不良によるハードエラーであるとして、パリ
ティエラーが検出された場合には、その旨がキャッシュ
制御部２０４を介してプロセッサ２１０に通知され、こ
れに応じて、プロセッサ２１０がシステムを停止させて
いた。

【００１２】また、キャッシュメモリ２０１が複数のウ
ェイ１０１を備えている場合には、パリティエラーが検
出されたエントリを含むウェイ１０１だけを切り離し
て、残りのウェイ１０１だけで運用を続けるシステムも
ある。

【００１３】一方、パリティエラーを上述したソフトエ
ラーであると判断し、キャッシュメモリ２０１の内容を
一旦書き直してから、再度、キャッシュメモリ２０１か
らの読出処理を行う構成のシステムも提案されている。

【００１４】

【発明が解決しようとする課題】ところで、パリティエ
ラーを発生される原因としては、ハードエラーとソフト
エラーとの２通りが考えられる。

【００１５】しかしながら、上述した従来技術において
は、パリティエラーの原因をハードエラーあるいはソフ
トエラーのいずれか一方であるとして、その一方に適合
した障害対策を行っている。

【００１６】前者の場合は、ソフトエラーによってパリ
ティエラーが発生した場合にも、システムが停止させら
れたり、キャッシュメモリのウェイが切り離されたりす
る。つまり、この技術を適用した場合には、ソフトエラ
ーが一時的なエラーであるにもかかわらず、永久的なハ
ードエラーと見なしてしまうことにより、不必要にシス
テムの運用効率を低下させてしまう。

【００１７】一方、後者の場合は、ハードエラーによっ
てパリティエラーが発生した場合も、キャッシュメモリ
を書き直して読出処理をリトライするので、無限に読出
処理を繰り返してしまったり、リトライの不成功に応じ
て結局はシステムが停止させられたりして、システムの
運用効率が低下してしまう。

【００１８】このようなシステムの運用効率の低下を防
ぐための技法として、特開平５−１００９５３号『キャ
ッシュメモリ制御方式』が提案されている。この技法
は、プロセッサから物理アドレスとともに対応するパリ
ティコードの入力を受けて、タグメモリ内のアドレスお
よびパリティコードと物理アドレスの該当部分およびパ
リティコードとを照合した結果をヒット信号とするもの
である。したがって、タグメモリ内のアドレスが、パリ
ティコードも含めて物理アドレスと一致した場合にキャ
ッシュヒットとされ、他の場合はミスヒットとされるの
で、パリティエラーが発生した場合でも単なるミスヒッ
トとして扱われる。

【００１９】この技法を適用した場合には、パリティエ
ラーが発生してもシステムの運用を継続することができ
るから、システムの運用効率が低下することはない。し
かしながら、パリティエラーの原因が判別されていない
ので、根本的な障害対策を行うことができない。

【００２０】また、同様の技法として、特開平５−１８
９３１２号公報『キャッシュメモリ制御方式』が提案さ
れている。この技法は、上述した特開平５−１００９５
３号の技法と同様に、パリティエラーをミスヒットとし
て扱うとともに、物理アドレスの一部とタグメモリ内の
アドレスの一部が一致しているにもかかわらず、パリテ
ィコードが不一致となったときに、プログラムの実行を
停止してロギング情報を作成することにより、利用者に
パリティエラーに関する情報を提供するものである。

【００２１】この場合は、タグメモリにハードエラーが
発生した可能性が極めて高い場合にはロギング情報が提
供されるが、キャッシュメモリからの読出エラーは全く
チェックされていないので、キャッシュメモリにおいて
発生したパリティエラーに関しては情報が得られない。
更に、プロセッサに誤ったデータが渡される可能性もあ
る。

【００２２】本発明は、システムの運用効率の低下を防
ぐとともに、読出エラーの原因に応じて適切な対策を行
うキャッシュメモリ装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】請求項１の発明は、少な
くとも１つのウェイ１０１から構成され、各ウェイ１０
１は、主記憶装置内のデータの一部と対応するパリティ
コードとを格納するキャッシュメモリ１０２と、キャッ
シュメモリ１０２に格納されたデータの格納場所に関す
るアドレス情報とこの情報に対応するパリティコードと
を格納するタグメモリ１０３と、プロセッサからの指定
される物理アドレスに対応するアドレス情報をタグメモ
リ１０３から検索する検索手段１０４とを備え、各ウェ
イ１０１の検索手段１０４による検索結果を示すヒット
信号に応じて、該当するウェイに対するアクセスを制御
するキャッシュ制御手段１０５を備えたキャッシュメモ
リ装置において、各ウェイ１０１は、キャッシュメモリ
１０２から出力されるデータとパリティコードとから、
パリティエラーを検出するパリティチェック手段１１１
と、タグメモリ１０３から検索されたアドレス情報とパ
リティコードとから、パリティエラーを検出するパリテ
ィチェック手段１１２と、パリティチェック手段１１
１，１１２の少なくとも一方によるパリティエラーの検
出に応じて、検索手段１０４による検索結果としてミス
ヒットを示すヒット信号を生成し、キャッシュ制御手段
１０５に送出するヒット信号制御手段１１３とを備えた
構成であり、各ウェイ１０１のパリティチェック手段１
１１，１１２の少なくとも一方による検出結果を受け取
って、該当するウェイ１０１に対して所定の復帰処理を
行う復帰処理手段１２０を備えたことを特徴とする。

【００２４】請求項２の発明は、請求項１に記載のキャ
ッシュメモリ装置において、復帰処理手段１２０は、各
ウェイ１０１に対応して、該当するパリティチェック手
段１１１，１１２の少なくとも一方による検出結果を保
持する保持手段１２１を備え、少なくとも１つのウェイ
１０１のいずれかに対するアクセス処理の終了後に、検
出結果に応じて、該当するキャッシュメモリ１０２およ
びタグメモリ１０３の全てのエントリをクリアする旨を
キャッシュ制御手段１０５に指示する構成であることを
特徴とする。

【００２５】請求項３の発明は、請求項１に記載のキャ
ッシュメモリ装置において、復帰処理手段１２０は、各
ウェイ１０１のパリティチェック手段１１１，１１２に
よる検出結果に基づいて、各ウェイにおけるパリティエ
ラーの発生回数をエラー情報として蓄積する蓄積手段１
２２と、エラー情報で示されたエラー発生回数の大小に
応じて、復帰処理を選択する選択手段１２３と、選択手
段１２３からの指示に応じて、パリティエラーが発生し
たウェイ１０１のキャッシュメモリ１０２およびタグメ
モリ１０３の全てのエントリをクリアする旨をキャッシ
ュ制御手段１０５に指示する初期化手段１２４と、選択
手段１２３からの指示に応じて、パリティエラーが発生
したウェイ１０１のヒット信号制御手段１１３に、該当
するウェイ１０１の切り離しを指示する切り離し信号を
送出する切り離し制御手段１２４とを備えた構成であ
り、各ヒット信号制御手段１１３は、切り離し信号の入
力に応じて、以降はヒットを示すヒット信号を抑止し
て、対応する検索手段１０４による検索結果にかかわら
ず、ミスヒットを示すヒット信号を出力する構成である
ことを特徴とする。

【００２６】請求項４の発明は、請求項３に記載のキャ
ッシュメモリ装置において、蓄積手段１２１は、エラー
発生回数とともにエラーが発生した時刻に関する時刻情
報を蓄積する構成であり、復帰処理手段１２０は、切り
離し信号によって切り離しが指示されたウェイ１０１に
対応するエラー情報を定期的に参照し、時刻情報に応じ
て、初期化手段１２４に該当するウェイ１０１の初期化
処理を指示するとともに、切り離し信号を解除する旨の
解除信号を該当するヒット信号制御手段１１３に送出す
る切り離し解除手段１２６を備えた構成であり、各ヒッ
ト信号制御手段１１３は、解除信号の入力に応じて、ヒ
ット信号の抑止を解除する構成であることを特徴とす
る。

【００２７】

【作用】本発明は、各ウェイ１０１のキャッシュメモリ
１０２およびタグメモリ１０３からデータおよびデータ
のアドレスを読みだした際に、パリティチェック手段１
１１，１１２によるパリティエラーの検出結果に応じ
て、検索手段１０４によるヒット判定を抑止するもので
ある。これにより、キャッシュ制御手段１０５は、パリ
ティエラーをミスヒットと同等に扱うことができ、パリ
ティエラーが発生してもキャッシュメモリ装置の運用を
継続することが可能となるから、キャッシュメモリの性
能の不必要な低下を避けることができる。

【００２８】また、各ウェイ１０１のパリティチェック
手段１１１，１１２は、復帰処理手段１２０に送出され
ており、この復帰処理手段１２０により、パリティエラ
ーの検出結果に応じて所定の復帰処理を行うことができ
る。

【００２９】更に、請求項２の発明は、各ウェイ１０１
に対応するエラー情報を蓄積手段１２１に蓄積するの
で、アクセスの終了後に、復帰処理部１２０が、この蓄
積手段１２１を参照することにより、エラーの発生を知
って復帰処理を行うことができる。また、パリティエラ
ーが発生したウェイ１０１の全てのエントリを初期化す
ることにより、このウェイ１０１内に発生した全てのソ
フトエラーを解消することができる。

【００３０】これにより、プロセッサの動作を停止させ
ることなく、ソフトエラーに適した復帰処理を行うこと
ができるから、コンピュータシステムの運用効率を維持
しながら、適切な復帰処理を行うことができる。この場
合は、復帰したウェイ１０１は他のウェイ１０１と同様
に動作するから、キャッシュメモリ装置の性能を十分に
活用することができる。

【００３１】また、請求項３の発明は、パリティチェッ
ク手段１１１，１１２による検出結果に基づいて、各ウ
ェイ１０１ごとにパリティエラーの発生回数を蓄積手段
１２２に蓄積し、選択手段１２３がこのエラー発生回数
に応じて、初期化手段１２４あるいは切り離し制御手段
１２５を起動するものである。

【００３２】したがって、エラー発生回数がある値を超
えるまでは、初期化手段１２４によって該当するウェイ
１０１の初期化を行い、ある値以上となったときに、切
り離し制御手段１２５が送出する切り離し信号によっ
て、該当するヒット信号制御手段１１３の動作を制御し
て、該当するウェイを切り離すことができる。

【００３３】ここで、パリティエラーの原因がハードエ
ラーであった場合には、初期化処理によってはパリティ
エラーが解消されないから、同一のエントリをアクセス
するたびにパリティエラーが蓄積する。したがって、上
述したようにして、エラー発生回数に応じて、復帰処理
を選択することにより、キャッシュメモリ装置の性能を
可能な限り維持しながら、パリティエラーの原因に応じ
て適切な対策を施すことが可能である。

【００３４】更に、請求項４の発明は、エラー情報にエ
ラー発生時刻を含めておき、切り離し解除手段１２６が
定期的に動作することにより、最後にエラーが発生して
から一定時間以上が経過しているウェイ１０１を初期化
した上で復帰させることができる。このように、時間の
経過を考慮して復帰処理を行うことにより、ソフトエラ
ーが解消して正常に動作可能となったウェイ１０１を漏
れなく稼働状態とすることができる

【００３５】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図２は、本発明のキャッシュメモリ
装置の実施例構成図を示す。

【００３６】図２において、本発明のキャッシュメモリ
装置は、図５に示した従来のキャッシュメモリ装置の各
ウェイ１０１に、オアゲート２２１，アンドゲート２２
２，エラーレジスタ２２３およびモードレジスタ２２４
を付加した構成となっている。

【００３７】ここで、図２において、キャッシュメモリ
２０１とタグメモリ２０２とは、キャッシュメモリ１０
２とタグメモリ１０３に相当するとともに、検索手段１
０４の機能の一部を分担しており、比較器２０３によ
り、検索手段１０４の機能の他の部分が果たされてい
る。

【００３８】このキャッシュメモリ装置において、パリ
ティチェック手段１１１，１１２に相当する２つのパリ
ティチェック部２０５ｄ，２０５ａによるチェック結果
は、オアゲート２２１を介してアンドゲート２２２に反
転入力されており、比較器２０３の出力およびモードレ
ジスタ２２４の内容との論理積をヒット信号として、キ
ャッシュ制御手段１０５に相当するキャッシュ制御部２
０４に送出する構成となっている。

【００３９】上述したオアゲート２２１の出力は、保持
手段１２１に相当するエラーレジスタ２２３によって保
持され、後述する割り込み処理に供される。また、図２
において、プロセッサ２１０は、割込処理部２１１と復
帰処理部２１２とを備えて構成されており、メモリ２３
０の固定領域には、エラー情報領域２３１が確保されて
いる。

【００４０】この割込処理部２１１は、キャッシュメモ
リ２０１へのアクセスを指示するマクロ命令の終了後
に、各ウェイ１０１のエラーレジスタ２２３を参照して
エラーに関する情報を収集するとともに、得られたエラ
ー情報に基づいて、後述する復帰処理を行う構成となっ
ている。例えば、割込処理部２１１は、エラー情報とし
て、パリティエラーの発生回数と発生時刻とを収集し、
各ウェイ１０１に対応してエラー情報領域２３１に格納
すればよい。

【００４１】また、復帰処理部２１２は、オペレーティ
ングシステムによる割込処理の際に、エラー情報領域２
３１内のエラー情報に応じて、後述するウェイの復帰処
理を行う構成となっている。

【００４２】なお、上述した割込処理部２１１および復
帰処理部２１２は、実際には、プロセッサ２１０がメモ
リ２３０内の該当するマイクロプログラムを実行するこ
とによって実現されている。

【００４３】以下、本発明のキャッシュメモリ装置の動
作について説明する。例えば、システムの起動時など
に、プロセッサ２１０は、各ウェイ１０１のモードレジ
スタ２２４に初期値として論理“１”を設定する。

【００４４】この場合は、アンドゲート２２２により、
比較器２０３の出力とオアゲート２２１の出力とに応じ
てヒット信号が生成される。したがって、タグメモリ２
０２内のアドレスと物理アドレスの該当部分とが一致
し、かつ、パリティエラーが発生していない場合に、キ
ャッシュヒットを示すヒット信号がキャッシュ制御部２
０４に送出され、他の場合にはミスヒットを示すヒット
信号が送出される。

【００４５】すなわち、比較器２０３による照合結果が
アドレスの一致を示している場合でも、パリティチェッ
ク部２０５ｄ，２０５ａによってパリティエラーが検出
されていれば、ミスヒットを示すヒット信号が送出され
る。

【００４６】このように、オアゲート２２１とアンドゲ
ート２２２とにより、ヒット信号制御手段１１３の機能
が実現され、パリティエラーの発生に応じてヒット信号
を抑止し、ミスヒットとして扱うことができる。

【００４７】これにより、パリティエラーの発生に応じ
てシステムを停止することなく、連続して運用すること
ができるから、システムの運用効率を不必要に低下させ
ることを防ぐことができる。

【００４８】更に、図２に示したように、オアゲート２
２１の出力はエラーレジスタ２２３に保持されているか
ら、パリティチェック部２０５ｄ，２０５ａの少なくと
も一方でパリティエラーが検出された場合には、マクロ
命令の終了後に、割込処理部２１１が動作して、このエ
ラーレジスタ２２３の内容を参照することにより、パリ
ティエラーの発生を知ることができる。

【００４９】このように、請求項２で述べた構成を適用
したことにより、キャッシュメモリ装置に対するアクセ
スを正常に終了させたあとに、パリティエラーの発生に
応じた復帰処理を行うことが可能となり、システムの運
用を単に維持するだけでなく、適切な復帰処理を行うこ
とが可能となる。

【００５０】図３に、割込処理部の動作を表す流れ図を
示す。割込処理部２１１は、まず、各ウェイ１０１のエ
ラーレジスタ２２３の内容を参照してパリティエラーが
発生したウェイ１０１の有無を判定する（ステップ３０
１）。

【００５１】ステップ３０１において、パリティエラー
が発生したウェイ１０１がないと判定した場合は、ステ
ップ３０１の否定判定として直ちに割込処理を終了す
る。一方、ステップ３０１の肯定判定の場合は、パリテ
ィエラーが発生したウェイ１０１のそれぞれについて、
ステップ３０２〜ステップ３０６に述べるエラー情報の
収集処理および復帰処理を行う。

【００５２】まず、エラー情報領域２３１内の該当する
ウェイ１０１に対応するエラー発生回数をそれぞれイン
クリメントし（ステップ３０２）、更に、該当するエラ
ー発生時刻を現在時刻にそれぞれ書き換える（ステップ
３０３）。

【００５３】次に、エラー情報領域２３１の各ウェイ１
０１に対応するエラー発生回数をそれぞれ所定の閾値Th
と比較し、エラー発生回数が所定の閾値Thを超えている
か否かを判定する（ステップ３０４）。

【００５４】このステップ３０４における否定判定の場
合は、割込処理部２１１は、パリティエラーの原因はソ
フトエラーであると仮定して、該当するウェイ１０１の
すべてのエントリのクリアをキャッシュ制御部２０４に
指示して（ステップ３０５）、復帰処理を行い、割込処
理を終了する。

【００５５】これにより、該当するウェイ１０１のすべ
てのエントリに対する次のアクセスはミスヒットとな
る。これに伴って、下位の階層の記憶装置（例えば、主
記憶装置）から得られる正しいデータおよびアドレスが
新たに各エントリに格納され、全てのエントリが初期化
される。したがって、パリティエラーの原因がソフトエ
ラーである場合には、上述した初期化処理によって正常
な状態に復帰するから、以降は、これらのウェイ１０１
も含めて正常に動作する。

【００５６】一方、ステップ３０４における肯定判定の
場合は、割込処理部２１１は、該当するウェイ１０１に
ハードエラーが発生した可能性が高いと判断して、対応
するモードレジスタ２２４に論理“０”を設定すること
により、復帰処理を行い（ステップ３０６）、割込処理
を終了する。これにより、ヒット信号制御手段１１３の
アンドゲート２２３に切り離し信号として論理“０”が
入力されるから、以後は、該当するウェイ１０１の比較
器２０３による比較結果にかかわらず、アンドゲート２
２２の出力は、常にミスヒットを示す論理“０”とな
る。すなわち、このウェイ１０１は事実上は切り離さ
れ、残りのウェイ１０１だけで運用が継続される。

【００５７】このように、マクロ命令の終了に応じて、
割込処理部２１１が動作することにより、システムの運
用を継続しながらエラー情報をエラー情報領域２３１に
蓄積していき、エラー発生回数の値に応じた復帰処理を
行うことができる。すなわち、この割込処理部２１１に
より、請求項３で述べた選択手段１２３，初期化手段１
２４および切り離し制御手段１２５の機能を実現し、エ
ラー情報領域２３１により、蓄積手段１２２の機能を実
現することができる。

【００５８】ここで、パリティエラーの原因がソフトエ
ラーである場合は、上述したステップ３０５の処理によ
って全エントリを初期化したことにより、そのウェイ１
０１を構成するメモリ素子において発生した全てのソフ
トエラーが解消されるので、以後に、そのウェイ１０１
において再びパリティエラーが発生する確率は低い。一
方、原因がハードエラーであった場合には、ステップ３
０５の処理にかかわらず、同一のエントリへのアクセス
に応じて、繰り返しパリティエラーが発生するから、エ
ラー回数が所定の閾値Thを超えたときには、その原因が
ハードエラーである可能性が極めて高いと言える。

【００５９】したがって、上述したように、エラー発生
回数に応じてステップ３０５あるいはステップ３０６の
処理を行うことによって、パリティエラーの原因に応じ
て適切な復帰処理を行うことが可能である。

【００６０】この場合は、パリティエラーの原因がハー
ドエラーである可能性が極めて高い場合にのみ該当する
ウェイ１０１が切り離されるから、キャッシュメモリの
性能を可能な限り維持することができる。

【００６１】ところで、上述したようにソフトエラーは
ランダムな現象によって引き起こされるから、上述した
割込処理において、ステップ３０４における肯定判定と
なった場合でも、パリティエラーの原因がソフトエラー
である可能性はある。

【００６２】このようにハードエラーがないにもかかわ
らず切り離されたウェイの復帰を図るために、復帰処理
部２１２は後述する復帰処理を行う。図４に、復帰処理
部の動作を表す流れ図を示す。

【００６３】復帰処理部２１２は、まず、各ウェイ１０
１のモードレジスタ２２４を参照し、論理“０”が設定
されているウェイ１０１を検出する（ステップ４０
１）。次に、復帰処理部２１２は、エラー情報領域２３
１を参照して、検出されたウェイ１０１に対応して保持
されたエラー発生時刻を読み出し、エラー発生時刻と現
在の時刻との差Tdをそれぞれ算出する（ステップ４０
２）。

【００６４】ステップ４０２で得られた差Tdが、所定の
閾値Ti以下である場合は、ステップ４０３における否定
判定として、そのまま処理を終了する。一方、ステップ
４０３における肯定判定の場合は、該当するウェイ１０
１のすべてのエントリをクリアし（ステップ４０４）、
このウェイ１０１のモードレジスタ２２４に論理“１”
をセットして（ステップ４０５）、処理を終了すればよ
い。

【００６５】これにより、アンドゲート２２２により、
比較器２０３とパリティチェック部２０５ｄ，２０５ａ
との出力に対応して変化するヒット信号が得られるか
ら、該当するウェイ１０１が切り離された状態は解除さ
れる。

【００６６】このように、復帰処理部２１２が動作する
ことにより、請求項４で述べた切り離し解除手段１２６
の機能を実現し、時間の経過に応じて切り離し信号を解
除して、一旦切り離したウェイ１０１を一定時間後に復
帰させることができる。

【００６７】ここで、この復帰処理部２１２によって復
帰させたウェイ１０１にハードエラーがあれば、割込処
理部２１１による割込処理によって再び切り離される
が、他のウェイ１０１はそのまま動作しつづけるから、
キャッシュメモリ装置の性能は復帰前と同じである。

【００６８】一方、該当するウェイ１０１におけるパリ
ティエラーの原因がソフトエラーであった場合には、一
定時間の経過とステップ４０５における初期化処理とに
よって、ソフトエラーが完全に解消されているから、こ
のウェイ１０１は他のウェイ１０１とともに正常に動作
し続ける。この場合は、該当するウェイ１０１の復帰に
よって、キャッシュメモリ装置の性能を復帰前よりも向
上させることができる。

【００６９】したがって、上述したようにして、一旦切
り離されたウェイを復帰させることにより、ソフトエラ
ーによって一時的に切り離されたウェイを含めて、正常
に動作可能な全てのウェイを稼働状態とすることができ
るから、キャッシュメモリ装置の性能を最大限に活用す
ることができる。

【００７０】また、上述した復帰処理において、エラー
情報領域２３１に保持された各ウェイ１０１に対応する
エラー発生時刻と現在の時刻との差を求め、この時刻の
差が例えば２４時間以上であった場合に、該当するウェ
イ１０１のエラー発生回数を初期値『０』にリセットす
る手順を追加してもよい。

【００７１】このように、一定時間（例えば２４時間）
ごとに、エラー発生回数をリセットすることにより、コ
ンピュータシステムの連続運用によるエラー発生回数の
蓄積を防ぐことができる。この場合に、上述した割込処
理のステップ３０４で用いる閾値Thとして、ソフトエラ
ーのみが発生した場合に、２４時間で蓄積する読出エラ
ーの期待値に相当する値を設定すれば、上述した割込処
理によって、ほぼ確実にパリティエラーの原因がハード
エラーかソフトエラーかを判別することができるから、
ハードエラーが発生したウェイ１０１のみを切り離すこ
とができる。

【００７２】更に、上述したエラー発生時刻のほかに、
各ウェイ１０１が切り離された時刻（以下切り離し時刻
と称する）をエラー情報領域２３１に保持しておく構成
としてもよい。

【００７３】この場合は、例えば、上述した復帰処理部
２１２が、ステップ４０５においてウェイ１０１を復帰
させるときに、エラー情報領域２３１に該当するウェイ
１０１の切り離し時刻として、エラー発生時刻を格納す
ればよい。

【００７４】この切り離し時刻は、各ウェイ１０１の切
り離しに関する履歴情報であり、この履歴情報によって
頻繁に切り離されているウェイ１０１が示される。した
がって、切り離し時刻を記録することにより、キャッシ
ュメモリ装置の保守作業において重要な情報を操作者に
提供することが可能となり、キャッシュメモリ装置の信
頼性の向上を図ることができる。

【００７５】

【発明の効果】以上説明したように本発明は、パリティ
エラーが発生したときに、ミスヒットの場合と同様に扱
いながら、パリティエラーの発生に関する情報を各ウェ
イごとに収集し、収集した情報に応じた復帰処理を行う
ことにより、システムの運用を維持しながら、パリティ
エラーの原因に応じて適切な復帰処理を行うことができ
る。これにより、キャッシュメモリ装置の不必要な性能
低下を防ぐとともに、キャッシュメモリ装置の信頼性の
向上を図ることができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ装置の原理ブロック
図である。

【図２】本発明のキャッシュメモリ装置の実施例構成図
である。

【図３】割込処理部の動作を表す流れ図である。

【図４】復帰処理部の動作を表す流れ図である。

【図５】従来のキャッシュメモリ装置の構成例を示す図
である。

【符号の説明】

１０１ ウェイ １０２ キャッシュメモリ １０３ タグメモリ １０４ 検索手段 １０５ キャッシュ制御手段 １１１，１１２ パリティチェック手段 １１３ ヒット信号制御手段 １２０ 復帰処理手段 １２１ 保持手段 １２２ 蓄積手段 １２３ 選択手段 １２４ 初期化手段 １２５ 切り離し制御手段 １２６ 切り離し解除手段 ２０１ キャッシュメモリ ２０２ タグメモリ ２０３ 比較器 ２０４ キャッシュ制御部 ２０５ パリティチェック部 ２１０ プロセッサ ２１１ 割込処理部 ２１２ 復帰処理部 ２２１ オアゲート ２２２ アンドゲート ２２３ エラーレジスタ ２２４ モードレジスタ ２３０ メモリ ２３１ エラー情報領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小椋 仁成 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシャイ・チョンスワンナパイサーン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのウェイ（１０１）から
   構成され、各ウェイ（１０１）は、主記憶装置内のデー
   タの一部と対応するパリティコードとを格納するキャッ
   シュメモリ（１０２）と、キャッシュメモリ（１０２）
   に格納されたデータの格納場所に関するアドレス情報と
   この情報に対応するパリティコードとを格納するタグメ
   モリ（１０３）と、プロセッサからの指定される物理ア
   ドレスに対応するアドレス情報を前記タグメモリ（１０
   ３）から検索する検索手段（１０４）とを備え、各ウェ
   イ（１０１）の検索手段（１０４）による検索結果を示
   すヒット信号に応じて、該当するウェイ（１０１）に対
   するアクセスを制御するキャッシュ制御手段（１０５）
   を備えたキャッシュメモリ装置において、 前記各ウェイ（１０１）は、 前記キャッシュメモリ（１０２）から出力されるデータ
   とパリティコードとから、パリティエラーを検出するパ
   リティチェック手段（１１１）と、 前記タグメモリ（１０３）から検索されたアドレス情報
   とパリティコードとから、パリティエラーを検出するパ
   リティチェック手段（１１２）と、 前記パリティチェック手段（１１１，１１２）の少なく
   とも一方によるパリティエラーの検出に応じて、前記検
   索手段（１０４）による検索結果としてミスヒットを示
   すヒット信号を生成し、前記キャッシュ制御手段（１０
   ５）に送出するヒット信号制御手段（１１３）とを備え
   た構成であり、 前記各ウェイ（１０１）のパリティチェック手段（１１
   １，１１２）の少なくとも一方による検出結果を受け取
   って、該当するウェイ（１０１）に対して所定の復帰処
   理を行う復帰処理手段（１２０）を備えたことを特徴と
   するキャッシュメモリ装置。
2. 【請求項２】 請求項１に記載のキャッシュメモリ装置
   において、 復帰処理手段（１２０）は、 各ウェイ（１０１）に対応して、該当するパリティチェ
   ック手段（１１１，１１２）の少なくとも一方による検
   出結果を保持する保持手段（１２１）を備え、 少なくとも１つのウェイ（１０１）のいずれかに対する
   アクセス処理の終了後に、前記検出結果に応じて、該当
   するキャッシュメモリ（１０２）およびタグメモリ（１
   ０３）の全てのエントリをクリアする旨をキャッシュ制
   御手段（１０５）に指示する構成であることを特徴とす
   るキャッシュメモリ装置。
3. 【請求項３】 請求項１に記載のキャッシュメモリ装置
   において、 復帰処理手段（１２０）は、 各ウェイ（１０１）のパリティチェック手段（１１１，
   １１２）による検出結果に基づいて、各ウェイにおける
   パリティエラーの発生回数をエラー情報として蓄積する
   蓄積手段（１２２）と、 前記エラー情報で示されたエラー発生回数の大小に応じ
   て、復帰処理を選択する選択手段（１２３）と、 前記選択手段（１２３）からの指示に応じて、パリティ
   エラーが発生したウェイ（１０１）のキャッシュメモリ
   （１０２）およびタグメモリ（１０３）の全てのエント
   リをクリアする旨をキャッシュ制御手段（１０５）に指
   示する初期化手段（１２４）と、 前記選択手段（１２３）からの指示に応じて、パリティ
   エラーが発生したウェイ（１０１）のヒット信号制御手
   段（１１３）に、該当するウェイ（１０１）の切り離し
   を指示する切り離し信号を送出する切り離し制御手段
   （１２４）とを備えた構成であり、 前記各ヒット信号制御手段（１１３）は、切り離し信号
   の入力に応じて、以降はヒットを示すヒット信号を抑止
   して、対応する検索手段（１０４）による検索結果にか
   かわらず、ミスヒットを示すヒット信号を出力する構成
   であることを特徴とするキャッシュメモリ装置。
4. 【請求項４】 請求項３に記載のキャッシュメモリ装置
   において、 蓄積手段（１２１）は、エラー発生回数とともにエラー
   が発生した時刻に関する時刻情報を蓄積する構成であ
   り、 復帰処理手段（１２０）は、切り離し信号によって切り
   離しが指示されたウェイ（１０１）に対応するエラー情
   報を定期的に参照し、前記時刻情報に応じて、初期化手
   段（１２４）に該当するウェイ（１０１）の初期化処理
   を指示するとともに、前記切り離し信号を解除する旨の
   解除信号を該当するヒット信号制御手段（１１３）に送
   出する切り離し解除手段（１２６）を備えた構成であ
   り、 前記各ヒット信号制御手段（１１３）は、前記解除信号
   の入力に応じて、ヒット信号の抑止を解除する構成であ
   ることを特徴とするキャッシュメモリ装置。