JP2013110229A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 シリコン貫通ビアが形成されたＬＳＩチップが搭載されたパッケージ内において、ＬＳＩチップから受動部品までの配線距離を短くする構造およびその製造方法を提供する。
【解決手段】
本発明は、基板上に積層された複数のＬＳＩチップからなる半導体装置であって、シリコン貫通ビアが形成されたＬＳＩチップと、前記シリコン貫通ビアが形成されたＬＳＩチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続する１以上の受動部品と、を有することを特徴とする半導体装置に関する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
近年、高速化、大容量化が進むＬＳＩ（Large Scale Integration）において、ＬＳＩへの電源供給を安定化させるためのチップコンデンサ等受動部品がパッケージ基板内に不可欠の部品となっている。
通常のＬＳＩチップは、パッケージ基板に搭載された状態でマザーボードに搭載される。ＬＳＩチップに大きい電流が必要とされる場合、電源の安定供給を目的としたチップコンデンサがパッケージ基板の表面もしくは裏面に搭載されている。
このチップコンデンサからＬＳＩまでの配線距離は短いことが電気特性上望ましく、従来、チップコンデンサは、例えば、パッケージ基板の裏面（上面）に搭載されたＬＳＩチップの直下、ＬＳＩチップの横に近接させてパッケージ基板内配線を介してＬＳＩチップと接続させている。しかし、パッケージ基板の表面や裏面では、配線距離が長くなるといった問題や、チップコンデンサ搭載エリアを設けることによるパッケージサイズが大きくなるといった問題が生じる。
一方、モジュールの小型化や転送データ量を向上させるため、ＬＳＩチップにシリコン貫通ビア（Through Silicon Via、以下、ＴＳＶと表記）を形成して複数のＬＳＩチップを積層させる３次元のＬＳＩパッケージ構造も近年提案されている。
特開２００６−３０１８６３号公報 特開２０１０−０５６１３９号公報
しかしながら、複数のＬＳＩチップが、シリコン貫通ビア（ＴＳＶ）を介して積層されているパッケージ形状では、ＬＳＩチップが増えた分だけチップコンデンサの必要数も増えるため、上記の問題はさらに顕著になる。
そこで、本発明では、ＴＳＶが形成されたＬＳＩチップが搭載されたパッケージ内において、ＬＳＩチップから受動部品までの配線距離を短くする構造およびその製造方法を提供する。
発明の一つの態様は、基板上に積層された複数のＬＳＩチップからなる半導体装置であって、シリコン貫通ビアが形成されたＬＳＩチップと、前記シリコン貫通ビアが形成されたＬＳＩチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続する１以上の受動部品と、を有することを特徴とする半導体装置に関する。
上記本発明の一態様によれば、シリコン貫通ビアが形成されたＬＳＩチップに搭載された受動部品（チップコンデンサ等）は、ＬＳＩチップとの距離が近くなるため、電源供給の効率化を図ることが可能となる。
本発明の実施の形態になるＴＳＶを有するＬＳＩチップ上に受動部品を搭載した半導体装置の構成（実施例１）を示す図である。 本発明の実施の形態になるＴＳＶを有するＬＳＩへの受動部品の取り付け構成例を示す図である。 本発明の実施の形態になる冷却部材を搭載した半導体装置の構成を示す図である。 本発明の実施の形態になる冷却部材を搭載した半導体装置の製造工程（その１）を示す図である。 本発明の実施の形態になる冷却部材を搭載した半導体装置の製造工程（その２）を示す図である。 本発明の実施の形態になるＬＳＩチップ上に受動部品を搭載した半導体装置の構成（実施例２）を示す図である。 ＬＳＩパッケージにおける配線部及びビア部のモデル化を示す図である。 受動部品／ＬＳＩチップ間の電源供給経路を模式的に表した図である。
以下、本発明の実施形態につき、図面に基づいて説明する。
＜実施例１＞
図１は、本発明の実施の形態になるＴＳＶを有するＬＳＩチップ上に受動部品を搭載した半導体装置の構成（実施例１）を示す。
本発明の半導体装置は、パッケージ基板３と、チップコンデンサ４を搭載し、シリコン貫通ビア（ＴＳＶ）１２が形成された第一のＬＳＩチップ１と、第一のＬＳＩチップ１の上に積層され、第一のＬＳＩチップ１より小さいサイズの第二のＬＳＩチップ２とが順次積層された構造を有する。また、第一のＬＳＩチップ１、第二のＬＳＩチップ２の表面（図の下面）側において、それぞれ半導体集積回路１１、半導体集積回路２１を有する。さらに、第一のＬＳＩチップ１／第二のＬＳＩチップ２間及び第二のＬＳＩチップ２／パッケージ基板３間には、それぞれ、電気的に接続するためのはんだバンプ１０１、１０２が設けられ、パッケージ基板３の表面側には、外部接続端子としてのはんだバンプ１０３が設けられている。
第一のＬＳＩチップ１のシリコン貫通ビア（ＴＳＶ）１２は、シリコンウェハにドライエッチングを施すことによって形成される。ＴＳＶ１２は、積層する第二のＬＳＩチップ２の搭載位置及びチップコンデンサ４の搭載位置に対応して形成させている。
ＴＳＶ１２の製造では、ビアの側面、底面にＳｉＯ２の絶縁層を形成し、Ｃｕメッキでビアを充填する。ＣＭＰ（Chemical Mechanical Polishing）処理でビア表面を研磨した後、半導体集積回路１１を一般的な製造工程で形成する。シリコンウェハの回路面の他面側から研磨によって薄層化させる。ビアの底面近傍まで研磨させた後、ウェットエッチング工程でシリコンを選択的に取り除くことによって、ＴＳＶ１２部分が突起状に形成される。その後、ＳｉＯ２層をエッチングすれば、Ｃｕが凸状に形成されたことになり、第二のＬＳＩチップ２およびチップコンデンサ４の接続端子として機能する。ＴＳＶ１２の表面は接続端子としてＣｕのままでもよく、Ｎｉ／ＡｕやＮｉ／ＳｎＡｇからなるはんだによって被覆してもよい。
以上述べてきたように、ＴＳＶが形成されたＬＳＩチップに電源用のチップコンデンサを搭載する構成によって、パッケージ基板上に搭載した従来構成に比べ、チップコンデンサとＬＳＩチップとの距離が短くなり、電源の供給効率を向上させることできる。
図２は、本発明の実施の形態になるＴＳＶを有するＬＳＩへの受動部品の取り付け構成例を示す。図２（ａ）は、第一のＬＳＩチップ１の裏面に突出させてチップコンデンサ４を搭載しやすくするためのＴＳＶ１２の構造と取り付け構造を示したものである。また、図２（ｂ）は、チップコンデンサ（受動部品）４搭載領域のＴＳＶ１２の幅を太くした構造を示したものである。
図２（ａ）に示すように、ＴＳＶ１２は、チップコンデンサ４との接続端子として、ＴＳＶ１２が形成された第一のＬＳＩチップ１の裏面（図の上面側）に突出させ、突出させた複数のＴＳＶ１２の間にチップコンデンサ４を挟みこむことによって電源経路と電気的に接続させている。これによってチップコンデンサ４の取り付けが容易となる。
また、チップコンデンサ４の接続部５の材料は、複数のＬＳＩチップ（１、２）間を接続するはんだバンプ１０１と同一の材料もしくは低融点の材料を用いて形成させるのが好ましい。
また、図２（ｂ）に示すように、ＴＳＶ１２が形成された第一のＬＳＩチップ１において、チップコンデンサ４が搭載される領域のＴＳＶ１２の穴径ｔ２は、それより上層に積層される第二のＬＳＩチップ２と接続する領域のＴＳＶ１２の穴径ｔ１よりも大きく構成している。これによって、チップコンデンサ４からの電源経路の抵抗をより低く抑えられ、効率的な電源供給が可能となる。
図３は、本発明の実施の形態になる冷却部材を搭載した半導体装置の構成を示す。図３は、先に述べた図１の構成になる半導体装置に、さらに冷却部材６が追加された半導体装置を示すものである。図３に示すように、必要に応じてコンデンサ用の窪みを形成させたアルミニュウム、Ｃｕなどのブロックからなる冷却部材６を、第二のＬＳＩチップ２の裏面（上面）と接触させ、チップコンデンサ４が覆われるように接合させている。
こうした冷却構造を含む本発明の半導体装置の寸法は、以下の通りである。
（１）パッケージ基板寸法：２０〜４０ｍｍ□
（２）パッケージ基板厚：１ｍｍ程度
（３）第一のＬＳＩチップ厚（ＴＳＶ長）：５０〜２００μｍ
（４）第一のＬＳＩチップ寸法：１０〜２５ｍｍ□
（５）ＴＳＶ径：φ５〜２０μｍ
（６）ＴＳＶピッチ（第二のＬＳＩチップ搭載部）：５０〜２００μｍ
（７）ＴＳＶピッチ（コンデンサ搭載部）：４００〜１０００μｍ
（８）第二のＬＳＩチップ厚：５０〜５００μｍ
（９）第二のＬＳＩチップ寸法：５〜２０ｍｍ□
（１０）チップコンデンサ寸法：〜２．０ｍｍ（Ｌ，Ｗ）、 〜０．５ｍｍ（Ｔ）
（１１）冷却部材寸法：パッケージ基板と同寸
但し、上記した各寸法は一例に過ぎず、本発明はこれに限定されるものではない。
図４は、本発明の実施の形態になる冷却部材を搭載した半導体装置の製造工程（その１）を示す。図４は、図３の半導体装置の構造を実現するための製造工程を示している。
〔工程１〕パッケージ基板３に第一のＬＳＩチップ１を実装
第一のＬＳＩチップ１の半導体回路集積（以下、回路面という）１１にはんだによる接続端子（はんだバンプ１０１）を形成し、パッケージ基板３の表面パッドに実装する。
〔工程２〕第一のＬＳＩチップ１の裏面に第二のＬＳＩチップ２とコンデンサ４を実装
ＴＳＶ１２の端子面側に、回路面１１にはんだバンプ１０１を回路面１１に形成した第二のＬＳＩチップ１とチップコンデンサ４を搭載し、加熱により固定させる。
なお、第二のＬＳＩチップ２とチップコンデンサ４は同時に搭載してもよく、第二のＬＳＩチップ１を加熱固定後に、チップコンデンサ４を搭載して加熱固定させてもよい。後者の場合、チップコンデンサ４の接合部剤の融点は、第二のＬＳＩチップ２の融点よりも同等以下であることが望ましい。また、チップコンデンサ４の接合部剤は、予め受動部品の端子に形成しておいてもよく、チップコンデンサ４搭載後にディスペンサによって塗布してもよい。
チップコンデンサ４は、はんだよりも低融点の導電性接着剤で接合でもよい。また、チップコンデンサ４は、第一のＬＳＩチップ１のＴＳＶ１２端子の上に搭載するのではなく、第一のＬＳＩチップ１の表面より突出させたＴＳＶ１２の先端部の端子の間に、挟み込むように搭載させる。
〔工程３〕冷却部材６を実装
第二のＬＳＩチップ２の裏面と接触し、チップコンデンサ４も覆うように接合し、また、必要に応じてチップコンデンサ４用に窪みを形成しておく。
図５は、本発明の実施の形態になる冷却部材を搭載した半導体装置の製造工程（その２）を示す。図５は、図４で述べた製造方法とは別の手法として、第二のＬＳＩチップ２およびチップコンデンサ４の積層工程を示すものである。
パッケージ化したＣＰＵモジュールには、マザーボード上で冷却部材が搭載されるのが一般的である。これを想定し、図５では、冷却部材６と、第二のＬＳＩチップ２及びチップコンデンサ４とを一体化させる工程を導入した。
〔工程１〕冷却部材６に凹み形成
Ｃｕからなる冷却部材６に、第二のＬＳＩチップ２とチップコンデンサ４のそれぞれの高さに応じた溝をウエットなエッチングによって形成させる。
〔工程２〕第２のＬＳＩチップ２及びチップコンデンサ４を搭載
搭載する部品の高さを吸収する溝が形成された冷却部材６に、半導体集積回路２１側にはんだバンプ１０１が形成された第２のＬＳＩチップ２とチップコンデンサ４とをはめ込み搭載する。
〔工程３〕第一のＬＳＩチップ１を積層
こうして冷却部材６，第２のＬＳＩチップ２、およびチップコンデンサ４が一体化された積層体の上に、さらに、ＴＳＶ１２の半導体集積回路１１側にはんだバンプ１０２が形成された第一のＬＳＩチップ１を積層する。
〔工程４〕工程４：パッケージ基板実装
冷却部材６，第２のＬＳＩチップ２、チップコンデンサ４、および第一のＬＳＩチップ１からなる積層体を反転させて、第一のＬＳＩチップ１とパッケージ基板３とを接合させる。
以上、第一のＬＳＩチップ、第二のＬＳＩチップ、チップコンデンサ、冷却部材の順に下から積層させていくのではなく、第二のＬＳＩチップ、チップコンデンサ、冷却部材の一体化を先に形成する製造方法により、ＬＳＩチップの反りや接合応力の影響を低減させる高精度な実装が可能となる。
＜実施例２＞
実施例２では、ＴＳＶが形成された複数のＬＳＩチップが積層され、その最上層のＬＳＩチップ上にチップコンデンサを搭載する場合の半導体装置について述べる。
図６は、本発明の実施の形態になるＬＳＩチップ上に受動部品を搭載した半導体装置の構成（実施例２）を示す。
本発明の半導体装置は、パッケージ基板３と、シリコン貫通ビア（ＴＳＶ）１２が形成された第一のＬＳＩチップ１と、ＴＳＶ２２が形成された第二のＬＳＩチップ２と、チップコンデンサ４とが順次積層された構造を有する。また、第一のＬＳＩチップ１及び第二のＬＳＩチップ２の表面（図の下面）側において、それぞれ半導体集積回路１１、半導体集積回路２１を有する。さらに、第一のＬＳＩチップ１／第二のＬＳＩチップ２間及び第二のＬＳＩチップ２／パッケージ基板３間には、それぞれ、電気的に接続するためのはんだバンプ１０１、１０２が設けられ、パッケージ基板３の表面側には、外部接続端子としてのはんだバンプ１０３が設けられている。
本発明の構成によって、チップコンデンサをパッケージ基板上に搭載する従来構成に比べ、チップコンデンサとＬＳＩチップとの距離が短くなり、電源の供給効率を向上させることが期待できる。
また、実施例１、２は、共に、チップコンデンサをパッケージ基板上に搭載する従来構成に比べ、パッケージ基板サイズを小さくできる。
図７は、ＬＳＩパッケージにおける配線部及びビア部のモデル化を示す図である。図７は、ＴＳＶを有するＬＳＩチップ上に電源用の受動部品を搭載させた本発明の効果を抵抗値（ＤＣ値）で評価するために、配線部とビア部の形状のモデル化を示したものである。
ＤＣ抵抗値は、（１）式の通り表される。
Ｒ＝ρ×Ｌ／Ｓ ------（１）
但し、ρ：抵抗率（Ω・ｍ） Ｌ：配線長さ（ｍ） Ｓ：配線断面積（ｍ２）
ここで、配線部とビア部の材料はともにＣｕを適用のため、ρ＝１．６８×１０−８
したがって、各部の抵抗は以下のように示される。
（配線部の抵抗）
Ｒ＝１．６８×１０−８Ｌ／（ｗ×ｔ） ------（２）
（ビア部の抵抗）
Ｒ＝１．６８×１０−８Ｌ／π（ｒ×２）２ ------（３）
図８は、受動部品／ＬＳＩチップ間の電源供給経路を模式的に表した図である。図８に示すように、抵抗値の評価に供する試料は以下の通り。
（実施例１）
チップコンデンサ４は、ＴＳＶ１２を有する第一のＬＳＩチップ１の裏面（図の上面）における第二のＬＳＩチップ２近傍の空きスペースに搭載されている。本例では、チップコンデンサ４からＬＳＩチップへの電源供給経路は、第一のＬＳＩチップ１のＴＳＶ１２と回路面を経由する。
（実施例２）
チップコンデンサ４は、ＴＳＶ１２を有する第一のＬＳＩチップ１上に積層されたＴＳＶ２２を有する第二のＬＳＩチップ２の裏面（図の上面）に搭載されている。本例では、チップコンデンサ４からＬＳＩチップへの電源供給経路は、直下のＴＳＶ２２及びＴＳＶ１２を経由する。
（比較例１）
チップコンデンサ４は、パッケージ基板３の裏面側（図の下面）に搭載されている。本例では、チップコンデンサ４からＬＳＩチップ２への電源供給経路は、パッケージ基板３のコアビアと第一のＬＳＩチップ１のＴＳＶ１２を経由する。
（比較例２）
チップコンデンサ４は、パッケージ基板３の表面側（図の上面）に搭載されている。本例では、チップコンデンサ４からＬＳＩチップ２への電源供給経路は、パッケージ基板３のコアビアは経由せず、第一のＬＳＩチップ１のＴＳＶ１２を経由する。
以上、図８に示した各試料について、（２）式及び（３）式に基づき、ＤＣ抵抗を計算した。
実施例１：
実施例１における電源経路の抵抗値は、ＬＳＩチップ１におけるＴＳＶ１２のビア部抵抗とＬＳＩチップ内の配線部抵抗をそれぞれ計算し、その合計値となる。
第一のＬＳＩチップ裏面のキャパシタパッドから第一のＬＳＩチップ内の回路までの配線抵抗として、ビア部の抵抗が０．２７ｍΩ、配線部の抵抗が０．０４ｍΩとなり、両者を合わせて０．３１ｍΩが得られた。
実施例２：
実施例２における電源経路の抵抗値は、ＴＳＶ２１とＴＳＶ１２の抵抗値の合計となる。
第二のＬＳＩチップ２裏面のキャパシタパッドから第一のＬＳＩチップ内の回路までの配線抵抗として、実施例１で求めたビア部抵抗の倍の値０．５４ｍΩが得られた。
比較例１：
パッケージ基板３裏面のキャパシタパッドから第一のＬＳＩチップ１内の半導体集積回路１１までの配線抵抗は、２．３ｍΩとなった。
比較例２：
パッケージ基板表面、ＬＳＩチップ横のキャパシタパッドから第一のＬＳＩチップ内の半導体集積回路までの配線抵抗は、１０．５ｍΩとなった。
以上の結果が示すように、本発明のコンデンサチップの搭載構造は、比較例に対し、ＬＳＩチップへの電源供給経路のＤＣ抵抗が、１／１０〜１／３０低減されることが分かった。
本発明は、ＬＳＩチップが複数積層された構造のパッケージ形状を有する半導体装置に関する。
１ 第一のＬＳＩチップ
２ 第二のＬＳＩチップ
３ パッケージ基板
４ チップコンデンサ
５ 接続部
６ 冷却部材
１１、２１ 半導体集積回路
１２、２２ シリコン貫通ビア（ＴＳＶ）
１０１、１０２、１０３ はんだバンプ

Claims (7)

  1. 基板上に積層された複数のＬＳＩチップからなる半導体装置であって、
    シリコン貫通ビアが形成されたＬＳＩチップと、
    前記シリコン貫通ビアが形成されたＬＳＩチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続する１以上の受動部品と、
    を有することを特徴とする半導体装置。
  2. 前記シリコン貫通ビアは、前記積層された複数のＬＳＩチップの各ＬＳＩチップに形成され、前記受動部品は、最上層のＬＳＩチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続させたことを特徴とする請求項１に記載の半導体装置。
  3. 前記シリコン貫通ビアが形成されたＬＳＩチップの面積が、その上に積層されるＬＳＩチップの面積より大きい場合に、
    前記受動部品は、下層に配置されたＬＳＩチップにおいて、上層のＬＳＩチップよって占有された領域以外の部分に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続することを特徴とする請求項１に記載の半導体装置。
  4. 前記シリコン貫通ビアは、
    前記受動部品との接続端子として、前記シリコン貫通ビアが形成されたＬＳＩチップ裏面に突出させ、突出させた複数の前記シリコン貫通ビアの間に前記受動部品を挟みこむ形状で電源経路と電気的に接続することを特徴とする請求項３に記載の半導体装置。
  5. 前記受動部品の接続端子は、前記ＬＳＩチップ表面の接続端子と同一の材料もしくは低融点の材料で形成されたことを特徴とする請求項３または４に記載の半導体装置。
  6. 前記シリコン貫通ビアが形成されたＬＳＩチップにおいて、前記受動部品が搭載される領域の前記シリコン貫通ビアの穴径を、他のＬＳＩチップと接続する領域のシリコン貫通ビアの穴径よりも大きくしたことを特徴とする請求項３乃至５に記載の半導体装置。
  7. 基板上に、シリコン貫通ビアと受動部品を有する下層のＬＳＩチップとその上に積層された上層のＬＳＩチップと放熱部材を有する半導体装置の製造方法であって、
    前記受動部品と前記上層のＬＳＩチップの厚さの差を吸収する凹みを前記放熱部材に形成する工程と、
    前記放熱部材に前記受動部品と前記上層のＬＳＩチップを搭載して一体化させ、その後に下層のＬＳＩチップと接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
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