JP2013097792A5

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Publication number: JP2013097792A5
Application number: JP2012232813A
Authority: JP
Filing date: 2012-10-22
Publication date: 2015-09-24
Anticipated expiration: 2032-10-22

Claims

第１のポートと第２のポートとを有するデュアルポートメモリを動作させる方法であって、該デュアルポートメモリは、単一ポートメモリ要素のアレイを含み、該方法は、
該第１のポートにおいて、第１のメモリアクセス要求と、関連付けられた第１のクロック信号とを受信することと、
該第２のポートにおいて、第２のメモリアクセス要求と、関連付けられた第２のクロック信号とを受信することと、
制御回路を用いて該第２のクロック信号の立ち上りクロックエッジを検出することに応答して、第３のクロック信号を生成し、かつ該第２のメモリアクセス要求にサービスを提供することと、
該第２のメモリアクセス要求がサービスを提供されている間に、該第３のクロック信号を用いて該第１のメモリアクセス要求をサンプリングすることと
を含む、方法。
前記第３のクロック信号を用いて前記第１のメモリアクセス要求をサンプリングすることは、少なくとも２つの直列接続されたラッチを用いて該第３のクロック信号の立ち上りおよび立ち下りクロックエッジの時に該第１のメモリアクセス要求をサンプリングすることを含む、請求項１に記載の方法。
前記第１のメモリアクセス要求をバッファー回路内に格納することをさらに含み、該バッファー回路は、前記少なくとも２つの直列接続されたラッチから制御信号を受信するように動作可能である、請求項２に記載の方法。
前記バッファー回路を用いて前記第３のクロック信号を受信することをさらに含む、請求項３に記載の方法。
前記デュアルポートメモリは、多重化回路を含み、該多重化回路は、前記少なくとも２つの直列接続されたラッチを介して前記第１のメモリアクセス要求を受信するように動作可能な第１の入力と、前記第２のメモリアクセス要求を受信するように動作可能な第２の入力と、前記制御回路から制御信号を受信するように動作可能な制御入力とを有する、請求項２に記載の方法。
前記第１のメモリアクセス要求をバッファー回路内に格納することをさらに含む、請求項１に記載の方法。
前記制御回路を用いて前記第２のクロック信号の前記立ち上りクロックエッジを検出することに応答して、前記単一ポートメモリ要素のアレイへのアクセスを制御するための第４のクロック信号を生成することをさらに含む、請求項１に記載の方法。
前記第２のメモリアクセス要求が遂行されることに応答して、前記制御回路を用いて該第２のメモリアクセス要求の完了を表す制御信号を受信することと、
該制御回路を用いて該制御信号を受信することに応答して、前記第１のメモリアクセス要求にサービスを提供することと
をさらに含む、請求項１に記載の方法。
第１のポートと第２のポートとを有するデュアルポートメモリを動作させる方法であって、該デュアルポートメモリは、単一ポートメモリ要素のアレイを含み、該方法は、
該第１のポートにおいて、第１のメモリアクセス要求と、関連付けられた第１のクロック信号とを受信することと、
該第２のポートにおいて、第２のメモリアクセス要求と、関連付けられた第２のクロック信号とを受信することと、
該第１のクロック信号が上昇することに応答して、該第１のメモリアクセス要求をバッファー内に一時的に格納することと、
制御回路を用いて該第２のクロック信号の立ち上りクロックエッジを検出することに応答して、該第１のメモリアクセス要求が該バッファー内に格納されている間に、該第２のメモリアクセス要求にサービスを提供することと
を含む、方法。
前記第２のクロック信号の前記立ち上りクロックエッジを検出することに応答して、前記制御回路を用いて第３のクロック信号をトリガーすることをさらに含む、請求項９に記載の方法。
同期化回路を用いて前記第３のクロック信号を受信することであって、該同期化回路は、少なくとも２つのラッチを含む、ことと、
前記バッファーを用いて該第３のクロック信号を受信することと
をさらに含む、請求項１０に記載の方法。
前記少なくとも２つのラッチは、前記第３のクロック信号の立ち上りクロックエッジの時にデータをラッチするように構成された正エッジトリガー型ラッチと、該第３のクロック信号の立ち下りクロックエッジの時にデータをラッチするように構成された負エッジトリガー型ラッチと含む、請求項１１に記載の方法。
前記バッファーを用いて前記同期化回路から制御信号を受信することをさらに含む、請求項１１に記載の方法。
前記同期化回路を用いて前記第１のメモリアクセス要求をラッチすることと、
該第１のメモリアクセス要求が該同期化回路を用いてラッチされた後に、該第１のメモリアクセス要求を前記バッファーから除去することと
をさらに含む、請求項１１に記載の方法。
前記バッファーは、ファーストインファーストアウト回路を含む、請求項９に記載の方法。
第１のポートと第２のポートとを有するデュアルポートメモリであって、該デュアルポートメモリは、
単一ポートメモリ要素のアレイと、
第１のメモリアクセス要求と、該第１のポートに関連付けられた第１のクロック信号とを受信するように動作可能な第１の入力ラッチと、
第２のメモリアクセス要求と、該第２のポートに関連付けられた第２のクロック信号とを受信するように動作可能な第２の入力ラッチであって、該第２のクロック信号は、該第１のクロック信号と異なる、第２の入力ラッチと、
該第１のクロック信号を受信せず、該第２のクロック信号を受信するように動作可能な制御回路であって、該制御回路は、該第１のメモリアクセス要求および該第２のメモリアクセス要求のうちのいずれが遂行のために選択されるべきであるかを決定する制御信号を生成するようにさらに動作可能である、制御回路と、
該第１の入力ラッチから該第１のメモリアクセス要求を受信するように動作可能な第１の入力と、該第２の入力ラッチから該第２のメモリアクセス要求を受信するように動作可能な第２の入力と、該制御回路から該制御信号を受信するように動作可能な制御入力とを有する多重化回路と
を含む、デュアルポートメモリ。
前記第１の入力ラッチと前記多重化回路の前記第１の入力との間に連結されたバッファーをさらに含む、請求項１６に記載のデュアルポートメモリ。
前記バッファーと前記多重化回路の前記第１の入力との間に連結された正エッジトリガー型ラッチおよび負エッジトリガー型ラッチをさらに含む、請求項１７に記載のデュアルポートメモリ。
前記バッファーは、ファーストインファーストアウト回路を含む、請求項１７に記載のデュアルポートメモリ。