JP2013080944A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2013080944A JP2013080944A JP2012269654A JP2012269654A JP2013080944A JP 2013080944 A JP2013080944 A JP 2013080944A JP 2012269654 A JP2012269654 A JP 2012269654A JP 2012269654 A JP2012269654 A JP 2012269654A JP 2013080944 A JP2013080944 A JP 2013080944A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- hole
- temperature
- nitride film
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 80
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 239000010410 layer Substances 0.000 claims abstract description 30
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 33
- 238000010438 heat treatment Methods 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 42
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 230000000087 stabilizing effect Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 4
- 239000007789 gas Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 16
- 238000001816 cooling Methods 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】スルーホールの底部における突起の形成を防止して、半導体装置の品質を安定させる手段を提供する。
【解決手段】配線層５と、該配線層上に形成された金属窒化膜８とを覆う層間絶縁膜９とを形成した半導体ウェハに、層間絶縁膜を貫通し金属窒化膜に達するスルーホール１０を形成する工程を備えた半導体装置の製造方法において、スルーホールを形成する工程は、層間絶縁膜上に、レジストマスク１８を形成する工程と、半導体ウェハを第１の温度とし、異方性エッチングにより層間絶縁膜をエッチングする第１のエッチング工程と、半導体ウェハを、第１の温度より高い第２の温度とし、レジストマスクをそのまま用いて、異方性エッチングにより金属窒化膜の上表面をエッチングする第２のエッチング工程と、レジストマスクを除去する工程と、を備え、第１のエッチング工程と、第２のエッチング工程で用いるエッチングガスとを同一とする。
【選択図】図３
【解決手段】配線層５と、該配線層上に形成された金属窒化膜８とを覆う層間絶縁膜９とを形成した半導体ウェハに、層間絶縁膜を貫通し金属窒化膜に達するスルーホール１０を形成する工程を備えた半導体装置の製造方法において、スルーホールを形成する工程は、層間絶縁膜上に、レジストマスク１８を形成する工程と、半導体ウェハを第１の温度とし、異方性エッチングにより層間絶縁膜をエッチングする第１のエッチング工程と、半導体ウェハを、第１の温度より高い第２の温度とし、レジストマスクをそのまま用いて、異方性エッチングにより金属窒化膜の上表面をエッチングする第２のエッチング工程と、レジストマスクを除去する工程と、を備え、第１のエッチング工程と、第２のエッチング工程で用いるエッチングガスとを同一とする。
【選択図】図３
Description
本発明は、 配線層を覆う層間絶縁膜に、スルーホールを形成するエッチング工程を備えた半導体装置の製造方法に関する。
従来の半導体装置の製造方法においては、上面に窒化チタン（ＴｉＮ）からなるチタン窒化膜を形成した配線層を覆う層間絶縁膜に、層間絶縁膜を貫通してチタン窒化膜に達するスルーホールを形成するときに、層間絶縁膜上にスルーホールの形成領域の層間絶縁膜を露出させた開口部を有するレジストマスクを形成し、これをマスクとしてリアクティブイオンエッチング（ＲＩＥ）法により、層間絶縁膜をエッチングしてチタン窒化膜に達するスルーホールを形成している（例えば、特許文献１参照。）。
しかしながら、上述した従来の技術においては、層間絶縁膜をエッチングしてチタン窒化膜に達するスルーホールを形成しているため、層間絶縁膜の膜厚バラツキ等に起因して、チタン窒化膜上に層間絶縁膜が残留する場合があり、スルーホールに埋込まれる導電プラグとの間の電気的な接続ができなくなる虞があるので、通常のスルーホールのエッチング工程においては、チタン窒化膜の上表面を僅かにエッチングして層間絶縁膜を完全に除去することが行われている。
この通常のスルーホールのエッチング工程を用いて製造された半導体装置は、同じ半導体ウェハから形成されたものであっても、スルーホールの内部に埋込まれた導電プラグの抵抗値にバラツキが生じ、半導体装置の品質が安定しないという問題がある。
発明者は、通常のスルーホールのエッチング工程を用いて形成されたスルーホールの底部の直径が、同じ半導体ウェハ内で異なっていることを発見し、その原因を究明するために底部の直径が小さいとされたスルーホールの断面を観察した。
発明者は、通常のスルーホールのエッチング工程を用いて形成されたスルーホールの底部の直径が、同じ半導体ウェハ内で異なっていることを発見し、その原因を究明するために底部の直径が小さいとされたスルーホールの断面を観察した。
図６は底部の直径が小さいとされたスルーホールの断面を撮影したＳＥＭ写真である。
図６から判るように、直径が小さいとされたスルーホール（直径１８０ｎｍ程度）の底部（図６（ｂ）に示す丸で囲った部位）には複数の細かな突起Ｔが形成されており、図６（ａ）に示すように、この突起Ｔによりスルーホールの円形形状が乱れてその直径が小さくなり、これがその後に形成される導電プラグの直径を細くし、導電プラグの抵抗値を上昇させる原因となっていると考えられる。
図６から判るように、直径が小さいとされたスルーホール（直径１８０ｎｍ程度）の底部（図６（ｂ）に示す丸で囲った部位）には複数の細かな突起Ｔが形成されており、図６（ａ）に示すように、この突起Ｔによりスルーホールの円形形状が乱れてその直径が小さくなり、これがその後に形成される導電プラグの直径を細くし、導電プラグの抵抗値を上昇させる原因となっていると考えられる。
なお、正常な底部の直径とされるスルーホールの直径は２１０〜２２０ｎｍ程度である。
本発明は、上記の問題点を解決するためになされたもので、スルーホールの底部における突起の形成を防止して、半導体装置の品質を安定させる手段を提供することを目的とする。
本発明は、上記の問題点を解決するためになされたもので、スルーホールの底部における突起の形成を防止して、半導体装置の品質を安定させる手段を提供することを目的とする。
本発明は、上記課題を解決するために、配線層と、該配線層上に形成された金属窒化膜と、前記配線層と前記金属窒化膜とを覆う層間絶縁膜とを形成した半導体ウェハに、前記層間絶縁膜を貫通し前記金属窒化膜に達するスルーホールを形成する工程を備えた半導体装置の製造方法において、前記スルーホールを形成する工程は、前記層間絶縁膜上に、前記スルーホールを形成する領域を露出させたレジストマスクを形成する工程と、前記半導体ウェハを第１の温度とし、前記レジストマスクをマスクとして、異方性エッチングにより前記層間絶縁膜をエッチングする第１のエッチング工程と、前記半導体ウェハを、前記第１の温度より高い第２の温度とし、前記レジストマスクをそのまま用いて、異方性エッチングにより前記金属窒化膜の上表面をエッチングする第２のエッチング工程と、前記第２のエッチング工程の終了後に、前記レジストマスクを除去する工程と、を備え、前記第１のエッチング工程で用いるエッチングガスと、前記第２のエッチング工程で用いるエッチングガスとが同一であることを特徴とする。
これにより、本発明は、第１のエッチング工程後の第２のエッチング工程における半導体ウェハの温度を高くして金属窒化膜のエッチング時のスルーホールの底部に形成される突起の形成を防止することができ、スルーホールに埋込まれた導電プラグの抵抗値を安定させて半導体装置の品質を安定させることができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置の製造方法の実施例について説明する。
図１は実施例の半導体装置のスルーホールの断面を示す説明図、図２は実施例の半導体ウェハの上面を示す説明図、図３は実施例の半導体装置のスルーホールの形成工程を示す説明図である。
図１、図２において、１は半導体ウェハ２のシリコン（Ｓｉ）で形成された半導体基板であり、その上面には半導体装置３を構成する複数の半導体素子が形成されている。
図１、図２において、１は半導体ウェハ２のシリコン（Ｓｉ）で形成された半導体基板であり、その上面には半導体装置３を構成する複数の半導体素子が形成されている。
５は配線層であり、半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、酸化シリコン（ＳｉＯ2）等の絶縁材料を堆積して形成された絶縁層６上に、スパッタ法等によりアルミニウム（Ａｌ）、タングステン（Ｗ）等の導電材料で形成された導電層をフォトリソグラフィによりパターニングして形成された配線パターンであって、半導体基板１に形成された半導体素子の所定の部位と図示しないコンタクトプラグを介して電気的に接続している。
８は金属窒化膜としてのチタン窒化膜であり、配線層５上にスパッタ法等により窒化チタン（ＴｉＮ）を積層して形成され、配線層５等の酸化を防止する酸化バリアとして機能する。
９は層間絶縁膜であり、絶縁層６上に、ＣＶＤ法等により酸化シリコン等の絶縁材料を比較的厚く堆積して形成され、絶縁層６上およびそこに形成された配線層５、チタン窒化膜６等を覆う６６００Å程度の膜厚の絶縁膜である。
９は層間絶縁膜であり、絶縁層６上に、ＣＶＤ法等により酸化シリコン等の絶縁材料を比較的厚く堆積して形成され、絶縁層６上およびそこに形成された配線層５、チタン窒化膜６等を覆う６６００Å程度の膜厚の絶縁膜である。
１０はスルーホールであり、層間絶縁膜９の上面からその下のチタン窒化膜８に達する貫通穴であって、スルーホール１０の形成後に、スパッタ法等によりアルミニウム、タングステン等の導電材料が埋込まれ、図示しない導電プラグが形成される。
本実施例のスルーホール１０は、図１に示すように、層間絶縁膜９を貫通し、チタン窒化膜８の上表面に浅い凹部１１が形成されるようにエッチングされる。
本実施例のスルーホール１０は、図１に示すように、層間絶縁膜９を貫通し、チタン窒化膜８の上表面に浅い凹部１１が形成されるようにエッチングされる。
図３において、１５は加熱板であり、本実施例のエッチング装置の半導体ウェハ２の設置台に内蔵されており、半導体ウェハ２を、設定温度を切替ながらその下面から加熱する機能を有している。
１８はマスク部材としてのレジストマスクであり、フォトリソグラフィにより半導体ウェハ２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程等におけるマスクとして機能する。
１８はマスク部材としてのレジストマスクであり、フォトリソグラフィにより半導体ウェハ２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程等におけるマスクとして機能する。
発明者は、上記した問題点を解決するために、半導体ウェハ２に形成されたスルーホール１０溝底の直径の分布、およびスルーホール１０のエッチング時の半導体ウェハ２の温度分布を求めたところ、溝底の直径の小さいスルーホール１０が半導体ウェハ２の中央部２ａより外周縁部２ｂ（図２参照）に形成される割合が多く、半導体ウェハ２の外周縁部２ｂの温度が、中央部２ａに較べて低いことが判明した。
このため、スルーホール１０の底部に突起Ｔが形成される原因は、半導体基板１の温度の低い外周縁部２ｂにおいては、チタン窒化膜８の凹部１１を形成するときのエッチングにより一旦昇華した窒化チタンが冷却されてスルーホール１０の底部の側面に再付着するためと考えた。
この場合に、半導体ウェハ２の温度を単にあげると、スルーホール１０の直径が拡がってしまい微細なスルーホール１０を形成することができないので、チタン窒化膜８に凹部１１を形成するときの半導体基板１の温度を上昇させて昇華した窒化チタンの再付着を防止することを試みた。
この場合に、半導体ウェハ２の温度を単にあげると、スルーホール１０の直径が拡がってしまい微細なスルーホール１０を形成することができないので、チタン窒化膜８に凹部１１を形成するときの半導体基板１の温度を上昇させて昇華した窒化チタンの再付着を防止することを試みた。
以下に、図３にＰで示す工程に従って、本実施例の半導体装置の製造方法におけるスルーホールの形成工程について説明する。
Ｐ１、半導体基板１に複数の半導体素子を形成し、半導体装置３を個片化するときのスクライブラインを設定した半導体ウェハ２の上面に絶縁層６を形成し、絶縁層６上に半導体基板１の半導体素子の所定の部位と電気的に接続する配線層５を形成し、この配線層５上にチタン窒化膜８を形成し、絶縁層５の上面にＣＶＤ法により酸化シリコンを１５０００Å程度堆積し、その上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して、配線層５およびチタン窒化膜８を覆う膜厚６６００Å程度の平坦化された層間絶縁膜９を形成する。
Ｐ１、半導体基板１に複数の半導体素子を形成し、半導体装置３を個片化するときのスクライブラインを設定した半導体ウェハ２の上面に絶縁層６を形成し、絶縁層６上に半導体基板１の半導体素子の所定の部位と電気的に接続する配線層５を形成し、この配線層５上にチタン窒化膜８を形成し、絶縁層５の上面にＣＶＤ法により酸化シリコンを１５０００Å程度堆積し、その上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して、配線層５およびチタン窒化膜８を覆う膜厚６６００Å程度の平坦化された層間絶縁膜９を形成する。
そして、フォトリソグラフィにより層間絶縁膜９上に、チタン窒化膜８上のスルーホール１０の形成領域の層間絶縁膜９を露出させた直径２２０ｎｍ程度の開口部２０を有するレジストマスク１８を形成する。
Ｐ２、工程Ｐ１で形成したレジストマスク１８をマスクとして、異方性エッチングにより、層間絶縁膜９を所定の時間エッチングしてスルーホール１０の底部にチタン窒化膜８を露出させる（第１のエッチング工程）。
Ｐ２、工程Ｐ１で形成したレジストマスク１８をマスクとして、異方性エッチングにより、層間絶縁膜９を所定の時間エッチングしてスルーホール１０の底部にチタン窒化膜８を露出させる（第１のエッチング工程）。
本実施例では、エッチング装置として、マグネトロンＲＩＥドライエッチング装置を用い、雰囲気圧力を４０ｍＴｏｒｒ、バイアスパワーを１７００Ｗ、加熱板１５の設定温度を４０℃、半導体ウェハ２の中央部２ａの冷却Ｈｅの噴出圧力を７Ｔｏｒｒ、外周縁部２ｂの冷却Ｈｅの噴出圧力を４０Ｔｏｒｒとし、Ｃ4Ｆ8：２０ｓｃｃｍ、Ｏ2：８ｓｃｃｍ、Ａｒ：５００ｓｃｃｍの混合ガスをエッチングガスとして第１のエッチング工程を行った。
Ｐ３、第１のエッチング工程においてチタン窒化膜８が露出したときに、加熱板１５の設定温度および半導体ウェハ２への冷却Ｈｅの噴出圧力を切替え、工程Ｐ１で形成したレジストマスク１８をマスクとして、異方性エッチングによりチタン窒化膜８の上表面をエッチングして、２０ｎｍ程度の深さの凹部１１を形成し、層間絶縁膜９を貫通してチタン窒化膜８に達するスルーホール１０を形成する（第２のエッチング工程）。
本実施例では、工程Ｐ２と同じエッチング装置を用い、同じ雰囲気圧力、バイアスパワー、エッチングガスで、加熱板１５の設定温度を５０℃、半導体ウェハ２の中央部２ａの冷却Ｈｅの噴出圧力を５Ｔｏｒｒ、外周縁部２ｂの冷却Ｈｅの噴出圧力を１０Ｔｏｒｒに切替えて第２のエッチング工程を行った。
このようにして本実施例のスルーホール１０が形成され、その後に工程Ｐ１で形成したレジストマスクを除去し、スパッタ法により各スルーホール１０の内部に、導電材料を埋め込んで導電プラグを形成すると共に、導電プラグに電気的に接続する電極パッド等を形成し、半導体ウェハ２を個片に分割して半導体装置１を製造する。
このようにして本実施例のスルーホール１０が形成され、その後に工程Ｐ１で形成したレジストマスクを除去し、スパッタ法により各スルーホール１０の内部に、導電材料を埋め込んで導電プラグを形成すると共に、導電プラグに電気的に接続する電極パッド等を形成し、半導体ウェハ２を個片に分割して半導体装置１を製造する。
上記の第１のエッチング工程（工程Ｐ２）、第２のエッチング工程（工程Ｐ３）により形成されたスルーホール１０は、図４に示すＳＥＭ写真のように、ほぼ円形形状に形成され（図４（ａ））、その底部に突起Ｔが形成されていないことが判る（図４（ｂ））。
また、図５に示すように、スルーホール１０の底部の直径の分布は、上記した第１のエッチング工程後に、第２のエッチング工程において、加熱板１５の設定温度を５０℃、半導体ウェハ２の中央部２ａの冷却Ｈｅの噴出圧力を５Ｔｏｒｒ、外周縁部２ｂの冷却Ｈｅの噴出圧力を１０Ｔｏｒｒとした場合に、半導体ウェハ２の各部において、図５に○印で示すように、約２１０ｎｍで安定しており、複数の細かな突起Ｔが形成された場合のスルーホール１０の底部の直径１８０ｎｍ程度に較べて大幅に改善されて正常な場合の直径（２１０〜２２０ｎｍ）になり、突起Ｔが形成されていないことが判る。
また、図５に示すように、スルーホール１０の底部の直径の分布は、上記した第１のエッチング工程後に、第２のエッチング工程において、加熱板１５の設定温度を５０℃、半導体ウェハ２の中央部２ａの冷却Ｈｅの噴出圧力を５Ｔｏｒｒ、外周縁部２ｂの冷却Ｈｅの噴出圧力を１０Ｔｏｒｒとした場合に、半導体ウェハ２の各部において、図５に○印で示すように、約２１０ｎｍで安定しており、複数の細かな突起Ｔが形成された場合のスルーホール１０の底部の直径１８０ｎｍ程度に較べて大幅に改善されて正常な場合の直径（２１０〜２２０ｎｍ）になり、突起Ｔが形成されていないことが判る。
この場合に、第１のエッチング工程における半導体ウェハ２の外周縁部２ｂの冷却Ｈｅの噴出圧力は４０Ｔｏｒｒ以上とし、第２のエッチング工程における外周縁部２ｂの冷却Ｈｅの噴出圧力は３０Ｔｏｒｒ以下とすることが望ましい。
第１のエッチング工程における外周縁部２ｂの冷却Ｈｅの噴出圧力を４０Ｔｏｒｒ未満とすれば、半導体ウェハ２の温度が高くなりすぎて層間絶縁膜９に形成されるスルーホール１０の直径が拡大してしまい、第２のエッチング工程における外周縁部２ｂの冷却Ｈｅの噴出圧力を３０Ｔｏｒｒより高くすれば、チタン窒化膜８をエッチングするときの半導体ウェハ２の温度が低くなりすぎて一旦昇華された窒化チタンがスルーホール１０の底部に再付着してしまうからである。
第１のエッチング工程における外周縁部２ｂの冷却Ｈｅの噴出圧力を４０Ｔｏｒｒ未満とすれば、半導体ウェハ２の温度が高くなりすぎて層間絶縁膜９に形成されるスルーホール１０の直径が拡大してしまい、第２のエッチング工程における外周縁部２ｂの冷却Ｈｅの噴出圧力を３０Ｔｏｒｒより高くすれば、チタン窒化膜８をエッチングするときの半導体ウェハ２の温度が低くなりすぎて一旦昇華された窒化チタンがスルーホール１０の底部に再付着してしまうからである。
このことは、図５に◇印で示す外周縁部２ｂの冷却Ｈｅの噴出圧力を３０Ｔｏｒｒとしたときのスルーホール１０の底部の直径が、２１０〜２２０ｎｍの範囲で安定していることからも裏付けられる。
また、半導体ウェハ２の下面を設置する加熱板１５の温度は、第１のエッチング工程において４０℃以下とし、第２のエッチング工程において５０℃以上とすることが望ましい。
また、半導体ウェハ２の下面を設置する加熱板１５の温度は、第１のエッチング工程において４０℃以下とし、第２のエッチング工程において５０℃以上とすることが望ましい。
第１のエッチング工程において加熱板１５の設定温度を４０℃より高く設定すれば、層間絶縁膜９に形成されるスルーホール１０の直径が拡大してしまい、第２のエッチング工程において加熱板１５の設定温度を５０℃未満とすれば、チタン窒化膜８をエッチングするときに一旦昇華された窒化チタンがスルーホール１０の底部に再付着してしまうからである。
上記のように、本実施例では、第１のエッチング工程における半導体ウェハ２の下面を設置する加熱板１５の設定温度を４０℃として、半導体ウェハ２の中央部２ａの冷却Ｈｅの噴出圧力を７Ｔｏｒｒ、外周縁部２ｂの冷却Ｈｅの噴出圧力を４０Ｔｏｒｒとし、第２のエッチング工程における加熱板１５の設定温度を５０℃として、半導体ウェハ２の中央部２ａの冷却Ｈｅの噴出圧力を５Ｔｏｒｒ、外周縁部２ｂの冷却Ｈｅの噴出圧力を１０Ｔｏｒｒとし、第１のエッチング工程においてチタン窒化膜を露出させたときに、第２のエッチング工程において半導体基板１の温度を上昇させ、チタン窒化膜８をエッチングしてスルーホール１０を形成するので、層間絶縁膜９に形成されるスルーホール１０の直径の拡大を抑制しつつ、チタン窒化膜８のエッチング時のスルーホール１０の底部に形成される突起Ｔの形成を防止することができ、スルーホール１０の底部に形成される突起Ｔによる導電プラグの抵抗値のバラツキを防止して半導体装置の品質を安定させることができる。
以上説明したように、本実施例では、半導体装置の製造方法におけるスルーホールの形成工程を、半導体ウェハの温度を４０℃以下（第１の温度）として、異方性エッチングにより層間絶縁膜をエッチングする第１のエッチング工程と、半導体ウェハの温度を４０℃より高い５０℃以上（第２の温度）として、異方性エッチングによりチタン窒化膜の上表面をエッチングする第２のエッチング工程とで行うようにしたことによって、第１のエッチング工程における半導体ウェハの温度を低くしてスルーホール１０の直径の拡大を抑制することができると共に、第２のエッチング工程における半導体ウェハの温度を高くしてチタン窒化膜のエッチング時のスルーホールの底部に形成される突起Ｔの形成を防止することができ、スルーホールに埋込まれた導電プラグの抵抗値を安定させて半導体装置の品質を安定させることができる。
なお、上記実施例においては、層間絶縁膜を１層のみ形成するとして説明したが、上記で説明した層間絶縁膜上に更に第２の配線層およびチタン窒化膜を形成し、第２の層間絶縁膜で覆った後に形成するスルーホールや、更に第３、第４の層間絶縁膜に形成するスルーホールの場合も同様である。
更に、上記各実施例においては、半導体ウェハは、シリコンの半導体基板からなるバルク基板として説明したが、半導体ウェハは前記に限らず、シリコン基板に埋込み酸化膜を挟んで形成されたシリコン半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体ウェハや、サファイア基板上にシリコン半導体層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板や、クオーツ基板上にシリコン半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等の半導体ウェハであってもよい。
更に、上記各実施例においては、半導体ウェハは、シリコンの半導体基板からなるバルク基板として説明したが、半導体ウェハは前記に限らず、シリコン基板に埋込み酸化膜を挟んで形成されたシリコン半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体ウェハや、サファイア基板上にシリコン半導体層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板や、クオーツ基板上にシリコン半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等の半導体ウェハであってもよい。
１ 半導体基板
２ 半導体ウェハ
２ａ 中央部
２ｂ 外周縁部
３ 半導体装置
５ 配線層
６ 絶縁層
８ チタン窒化膜
９ 層間絶縁膜
１０ スルーホール
１１ 凹部
１５ 加熱板
１８ レジストマスク
２０ 開口部
２ 半導体ウェハ
２ａ 中央部
２ｂ 外周縁部
３ 半導体装置
５ 配線層
６ 絶縁層
８ チタン窒化膜
９ 層間絶縁膜
１０ スルーホール
１１ 凹部
１５ 加熱板
１８ レジストマスク
２０ 開口部
Claims (4)
- 配線層と、該配線層上に形成された金属窒化膜と、前記配線層と前記金属窒化膜とを覆う層間絶縁膜とを形成した半導体ウェハに、前記層間絶縁膜を貫通し前記金属窒化膜に達するスルーホールを形成する工程を備えた半導体装置の製造方法において、
前記スルーホールを形成する工程は、
前記層間絶縁膜上に、前記スルーホールを形成する領域を露出させたレジストマスクを形成する工程と、
前記半導体ウェハを第１の温度とし、前記レジストマスクをマスクとして、異方性エッチングにより前記層間絶縁膜をエッチングする第１のエッチング工程と、
前記半導体ウェハを、前記第１の温度より高い第２の温度とし、前記レジストマスクをそのまま用いて、異方性エッチングにより前記金属窒化膜の上表面をエッチングする第２のエッチング工程と、
前記第２のエッチング工程の終了後に、前記レジストマスクを除去する工程と、を備え、
前記第１のエッチング工程で用いるエッチングガスと、前記第２のエッチング工程で用いるエッチングガスとが同一であることを特徴とする半導体装置の製造方法。 - 請求項１において、
前記第１のエッチング工程で前記金属窒化膜を露出させたときに、前記第２のエッチング工程への切替えを行うことを特徴とする半導体装置の製造方法。 - 請求項１または請求項２において、
前記金属窒化膜は、窒化チタンからなる金属窒化膜であることを特徴とする半導体装置の製造方法。 - 請求項１ないし請求項３のいずれか一項において、
前記第１の温度は、前記半導体ウェハの温度を設定する加熱板の温度を４０℃以下とし、前記第２の温度は、前記加熱板の温度を５０℃以上として設定することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012269654A JP5575217B2 (ja) | 2012-12-10 | 2012-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012269654A JP5575217B2 (ja) | 2012-12-10 | 2012-12-10 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007118478A Division JP2008277499A (ja) | 2007-04-27 | 2007-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013080944A true JP2013080944A (ja) | 2013-05-02 |
| JP5575217B2 JP5575217B2 (ja) | 2014-08-20 |
Family
ID=48527047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012269654A Expired - Fee Related JP5575217B2 (ja) | 2012-12-10 | 2012-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5575217B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107180788A (zh) * | 2016-03-09 | 2017-09-19 | 松下知识产权经营株式会社 | 元件芯片的制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193045A (ja) * | 1992-12-21 | 1995-07-28 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH07249586A (ja) * | 1993-12-22 | 1995-09-26 | Tokyo Electron Ltd | 処理装置及びその製造方法並びに被処理体の処理方法 |
| JPH10125680A (ja) * | 1996-10-18 | 1998-05-15 | Sumitomo Metal Ind Ltd | 多層配線の形成方法 |
| JP2000150473A (ja) * | 1998-11-11 | 2000-05-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006216822A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi High-Technologies Corp | ウェハ処理装置およびウェハ処理方法 |
-
2012
- 2012-12-10 JP JP2012269654A patent/JP5575217B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193045A (ja) * | 1992-12-21 | 1995-07-28 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH07249586A (ja) * | 1993-12-22 | 1995-09-26 | Tokyo Electron Ltd | 処理装置及びその製造方法並びに被処理体の処理方法 |
| JPH10125680A (ja) * | 1996-10-18 | 1998-05-15 | Sumitomo Metal Ind Ltd | 多層配線の形成方法 |
| JP2000150473A (ja) * | 1998-11-11 | 2000-05-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006216822A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi High-Technologies Corp | ウェハ処理装置およびウェハ処理方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107180788A (zh) * | 2016-03-09 | 2017-09-19 | 松下知识产权经营株式会社 | 元件芯片的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5575217B2 (ja) | 2014-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2661089B2 (ja) | 材料層の平坦化方法 | |
| KR101003496B1 (ko) | 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법 | |
| KR101129919B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| JPH11330046A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2011009636A (ja) | ビアホールの形成方法 | |
| US6258726B1 (en) | Method of forming isolation film for semiconductor devices | |
| JP5575217B2 (ja) | 半導体装置の製造方法 | |
| JP2007110077A (ja) | 半導体素子のコンタクトホール形成方法 | |
| JP2005142481A (ja) | 半導体装置の製造方法 | |
| US10770341B2 (en) | Method for manufacturing semiconductor device | |
| JP3897071B2 (ja) | 半導体装置の製造方法 | |
| KR100275732B1 (ko) | 어닐링을 이용한 트랜치형 소자분리막 형성방법 | |
| JP2008277499A (ja) | 半導体装置の製造方法 | |
| KR100588647B1 (ko) | 반도체 소자의 제조 방법 | |
| JP6308067B2 (ja) | 半導体装置の製造方法 | |
| JP4338748B2 (ja) | 半導体装置の製造方法 | |
| KR100444310B1 (ko) | 반도체소자의소자분리막제조방법 | |
| KR100677990B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20070056752A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100439933B1 (ko) | 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법 | |
| US20080160744A1 (en) | Method for fabricating semiconductor device and improving thin film uniformity | |
| JP2003218224A (ja) | 半導体装置及びその製造方法 | |
| KR100576462B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JP2015133382A (ja) | 半導体装置の製造方法 | |
| JP2012204585A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20130708 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131126 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140116 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140123 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140617 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140701 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5575217 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |