JP2013051569A - 高周波信号処理装置および無線通信システム - Google Patents
高周波信号処理装置および無線通信システム Download PDFInfo
- Publication number
- JP2013051569A JP2013051569A JP2011188835A JP2011188835A JP2013051569A JP 2013051569 A JP2013051569 A JP 2013051569A JP 2011188835 A JP2011188835 A JP 2011188835A JP 2011188835 A JP2011188835 A JP 2011188835A JP 2013051569 A JP2013051569 A JP 2013051569A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- circuit
- clock
- carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 68
- 238000004891 communication Methods 0.000 title claims abstract description 56
- 230000010355 oscillation Effects 0.000 claims abstract description 90
- 230000005540 biological transmission Effects 0.000 claims description 118
- 238000000034 method Methods 0.000 claims description 28
- 230000008878 coupling Effects 0.000 claims description 17
- 238000010168 coupling process Methods 0.000 claims description 17
- 238000005859 coupling reaction Methods 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 7
- 238000012935 Averaging Methods 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 28
- 239000004432 silane-modified polyurethane Substances 0.000 description 27
- 102100024025 Heparanase Human genes 0.000 description 16
- 101001047819 Homo sapiens Heparanase Proteins 0.000 description 16
- 238000006243 chemical reaction Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 238000010897 surface acoustic wave method Methods 0.000 description 10
- 102100024022 Inactive heparanase-2 Human genes 0.000 description 9
- 101710133360 Inactive heparanase-2 Proteins 0.000 description 9
- 238000001514 detection method Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 7
- BGKHCLZFGPIKKU-UHFFFAOYSA-N (13E,15S)-15-hydroxy-9-oxo-prosta-10,13-dienoic acid Natural products CCCCCC(O)C=CC1C=CC(=O)C1CCCCCCC(O)=O BGKHCLZFGPIKKU-UHFFFAOYSA-N 0.000 description 6
- 102100036465 Autoimmune regulator Human genes 0.000 description 6
- 101000928549 Homo sapiens Autoimmune regulator Proteins 0.000 description 6
- BGKHCLZFGPIKKU-LDDQNKHRSA-N prostaglandin A1 Chemical compound CCCCC[C@H](O)\C=C\[C@H]1C=CC(=O)[C@@H]1CCCCCCC(O)=O BGKHCLZFGPIKKU-LDDQNKHRSA-N 0.000 description 6
- 102100034033 Alpha-adducin Human genes 0.000 description 5
- 101100114857 Arabidopsis thaliana CRK1 gene Proteins 0.000 description 5
- 102100024348 Beta-adducin Human genes 0.000 description 5
- 101150008950 CBK1 gene Proteins 0.000 description 5
- 101100326161 Chlamydomonas reinhardtii BKT gene Proteins 0.000 description 5
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 5
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 5
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 101001030591 Homo sapiens Mitochondrial ubiquitin ligase activator of NFKB 1 Proteins 0.000 description 3
- 102100038531 Mitochondrial ubiquitin ligase activator of NFKB 1 Human genes 0.000 description 3
- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 101100115778 Caenorhabditis elegans dac-1 gene Proteins 0.000 description 1
- 101000797833 Dermatophagoides pteronyssinus Mite group 2 allergen Der p 2 Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0016—Stabilisation of local oscillators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0018—Arrangements at the transmitter end
- H04L2027/0022—Arrangements at the transmitter end using the carrier of the associated receiver of a transceiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0024—Carrier regulation at the receiver end
- H04L2027/0026—Correction of carrier offset
- H04L2027/0036—Correction of carrier offset using a recovered symbol clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0053—Closed loops
- H04L2027/0055—Closed loops single phase
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
- H04L2027/0067—Phase error detectors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
- H04L2027/0069—Loop filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0083—Signalling arrangements
- H04L2027/0087—Out-of-band signals, (e.g. pilots)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmitters (AREA)
- Transceivers (AREA)
Abstract
【解決手段】例えば、ディジタル位相比較部DPFD、ディジタルロウパスフィルタDLPF、ディジタル制御発振部DCO、マルチモジュールドライバ部(分周部)MMDを備えたディジタル型PLL回路において、DLPFのクロック信号CKDLPFのクロック周波数が複数の選択肢の中から選択可能に構成される。当該クロック周波数は、基準発振信号Frefの整数倍の周波数の中から、DCOの発振出力信号RFdcoに対して規格上のどの周波数帯を設定するかに応じて選択される。
【選択図】図2
Description
図1は、本発明の一実施の形態による無線通信システムにおいて、その概略構成例を示すブロック図である。図1に示す無線通信システムは、携帯電話システムとなっており、ベースバンド処理装置BBと、高周波信号処理装置RFICと、電力増幅回路(パワーアンプ回路)HPA1,HPA2と、デュプレクサDPXおよびアンテナスイッチANTSWと、アンテナANTなどによって構成される。特に限定はされないが、BBおよびRFICは、それぞれCMOS製造プロセスによって形成された個別の半導体チップによって実現され、HPA1,HPA2,DPX,ANTSWは、例えば、1個のモジュール配線基板(代表的にはセラミック基板)上に複数の部品を適宜実装することで実現される。
図2は、図1の高周波信号処理装置において、そのディジタル型PLL回路の構成例を示すブロック図である。図2に示すディジタル型PLL回路DPLLは、図1における送信用のディジタル型PLL回路DPLL_TXと受信用のディジタル型PLL回路DPLL_RXのそれぞれに該当するものである。図2のDPLLは、ディジタル位相比較部DPFDと、周波数設定ロジック部LOG_FSETと、ディジタル制御発振部DCOと、マルチモジュールドライバ部(分周部)MMDを備えている。
MM=INT(M/8+M/32+M/128+M/256),AA=M−6×MM (2A)
MM=INT(M/4),AA=M−4×MM (3A)
図4は、図2のディジタル型PLL回路において、そのスプリアスの発生状況の一例を示す説明図である。図4に示すように、図2のディジタル制御発振回路DCOの発振出力信号RFdco(図1のLO_TX又はLO_RX)には、ディジタル型PLL回路DPLL(DPLL_TX又はDPLL_RX)のクロック周波数fDLPFに応じたスプリアス(不要信号)SPURが生じ得る。例えば、DPLL_TXにおいてfDLPF=52MHzの場合、送信キャリア周波数を中心として、そこから±M×52MHz(M=1,2,3,…)離れた位置にスプリアス(不要信号)SPURが生じ得る。同様に、fDLPF=78MHzの場合、送信キャリア周波数を中心として±M×78MHz(M=1,2,3,…)離れた位置にSPURが生じ、fDLPF=104MHzの場合、送信キャリア周波数を中心として±M×104MHz(M=1,2,3,…)離れた位置にSPURが生じ得る。これは、DLPFの出力にfDLPFの周波数成分が生じ、これがDCOによって変調されるためである。
図5は、本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の一例を表す概念図である。図5は、前述した図15の問題を解決するための方式を表している。図5に示すように、図1の例えばHPA1から出力される送信電力信号TXには、所定の送信キャリア周波数を中心としてTXDATのデータ量に応じた所定の信号帯域を持つ希望波(送信変調信号TX_MOD_SIG)に加えて、そこから±M×fDLPF(M=1,2,3,…)だけ離れた位置に生じるスプリアスSPURが含まれる。一方、図1のLNAa(LNAb)に入力される受信電力信号RXの受信キャリア周波数(LO_RXの設定周波数)は、通信規格に基づいて送信キャリア周波数(LO_TXの設定周波数)から所定の間隔(f|TX−RX|)だけ離れた位置に設定される。実際のRXは、この受信キャリア周波数を中心として受信用のアナログベースバンド信号RXDAT(図1のMIX_RXa(MIX_RXb)の出力信号に相当)のデータ量に応じた所定の信号帯域(例えばLTEの場合±10MHz)を持つ。
次に、図1の無線通信システムが対応する各周波数帯(バンド)に対して、ディジタルロウパスフィルタDLPFのクロック周波数fDLPFを具体的にどのように割り当てるかについて説明する。図8は、図1の無線通信システムが対応する各バンドの規格情報を示す説明図である。図9は、図8における各バンドとディジタル型PLL回路に設定される発振周波数帯およびディジタルロウパスフィルタのクロック周波数との関係例を示すものであり、図9(a)は送信用のディジタル型PLL回路に関する説明図、図9(b)は受信用のディジタル型PLL回路に関する説明図である。
fSPUR=fTX+J×fDLPF(J=+/−1,+/−2,…) (2)
このスプリアスSPURがデュプレクサDPXを通過し、受信電力信号RXの希望周波数(受信キャリア周波数を中心とする信号帯域)と重なる条件(すなわち問題が生じる条件)は、式(3)となる。式(3)に式(2)および式(1)を反映させ、fBWおよびfREFに具体的な数値を代入すると式(4)が得られる。
(fRX−fTX)−10MHz≦J×K×26MHz≦(fRX−fTX)+10MHz (4)
次に、図16および図6で述べたような、受信側のスプリアスSPURと送信変調信号TX_MOD_SIGとがカップリングする際を考える。この時、DLPFに起因して受信用のローカル信号LO_RXに発生するスプリアスSPURの周波数fSPURは、図4でも述べたように式(5)で表せる。
このスプリアスSPURがTX_MOD_SIGとミキシングされると式(6)の周波数成分fNOISEがノイズとして図1の受信用アナログベースバンド信号RXDATの信号帯域と重なる恐れがある。
このノイズがRXDATの信号帯域と重なる条件(すなわち問題が生じる条件)は式(7)となり、式(7)に式(6)、式(5)および式(1)を反映させ、fBWおよびfREFに具体的な数値を代入すると式(8)が得られる。
−10MHz≦(fTX−fRX)−J’×K×26MHz≦10MHz (8)
ここで、式(4)と式(8)は等価であり、また、式(4)における受信キャリア周波数と送信キャリア周波数の間隔(fRX−fTX)は図8のf|TX−RX|に示したように各バンド毎に固定値であるため、全ての「J」に対して式(4)の範囲を避けられるようなfDLPF(=K×26MHz)の値を定めればよい。
図11は、図2のディジタル型PLL回路において、そのディジタルロウパスフィルタの概略構成例を示す回路ブロック図である。図11に示すディジタルロウパスフィルタDLPFは、ラッチ回路FFと、加算器(減算器)ADD1,ADD2と、乗算器MUL1,MUL2を備えている。MUL1は、DLPFの入力となるディジタルコードDGINに対して2−Xを乗算する。ここでXはフィルタ係数等と呼ばれる。MUL2は、DLPFの出力となるディジタルコードDGOTに対して2−Xを乗算する。ADD2は、DGOTからMUL2の出力を減算する。ADD1は、MUL1の出力とADD2の出力とを加算する。FFは、ADD1の出力に対して前述したクロック周波数fDLPFを持つクロック信号CKDLPFに同期してラッチ動作を行い、DGOTを出力する。
図13は、図1および図2の無線通信システムにおいて、そのディジタル型PLL回路内の設定レジスタの制御に関連する構成例を抽出した概略図である。図14は、図13における処理内容の一例を示すフロー図である。図13には、図1の中から抽出して、ベースバンド処理装置BBと、高周波信号処理装置RFIC内のマイクロコンピュータユニットMCU、送信用および受信用のバス制御ユニットBSCTL_TX,BSCTL_RX、送信用および受信用のディジタル型PLL回路DPLL_TX,DPLL_RXが示されている。
ACNT Aカウンタ(A分周器)
ADC アナログディジタル変換回路
ADD 加算器
ANT アンテナ
ANTSW アンテナスイッチ
APC 自動パワー制御回路
BB ベースバンド処理装置
BPF バンドパスフィルタ
BSCTL バス制御ユニット
C 容量素子
CBK 容量バンク
CKDLPF ディジタルロウパスフィルタ用クロック信号
DAC ディジタルアナログ変換回路
DCO ディジタル制御発振部
DEC デコーダ
DFLT ディジタルフィルタ
DGIN,DGOT ディジタルコード
DIVC 分周器
DLPF ディジタルロウパスフィルタ(ディジタルループフィルタ)
DPFD ディジタル位相比較部
DPLL ディジタル型PLL回路
DPX デュプレクサ
FCNT 周波数差検出カウンタ
FEMCTL フロントエンド制御ユニット
FF ラッチ回路
FNE ファイン信号(周波数調整信号)
FRC フラクショナル信号(周波数調整信号)
Fdiv 分周発振信号
Fref 基準発振信号
HPA 電力増幅回路
K フィルタ係数
L コイル
LDO 電源レギュレータ
LNA 低雑音増幅回路
LO ローカル信号(局部発振信号、キャリア信号)
LOG_FSET 周波数設定ロジック部
LOG_RX 受信用ロジック回路
LOG_TX 送信用ロジック回路
LPF ロウパスフィルタ
LVDS 差動インタフェース回路
M,A キャリア用分周比制御信号
MCNT Mカウンタ(M分周器)
MCU マイクロコンピュータユニット
MIX ミキサ回路
MM,AA クロック用分周比制御信号
MMD マルチモジュールドライバ部(分周部)
MN NMOSトランジスタ
MP PMOSトランジスタ
MUL 乗算器
Nrfp,Nrfn 発振出力ノード
PGA 可変利得増幅回路
PSC プリスケーラ
PSET PLL設定信号
REG 設定レジスタ
RFIC 高周波信号処理装置
RFdco 発振出力信号
RSTCTL リセット制御ユニット
RT_IIR IIR経路
RT_ITG 積算経路
RX 受信回路ブロック
SAW SAWフィルタ
SDM シグマデルタ変調部(又はデルタシグマ変調部)
SPUR スプリアス
SW スイッチ
TDC 時間差検出回路
TRM トリミング信号(周波数調整信号)
TX,RX 電力信号
TX_MOD_SIG 送信変調信号
TXBK 送信回路ブロック
TXDAT,RXDAT アナログベースバンド信号
VDD 電源電圧
VSS 接地電源電圧
Claims (18)
- 帰還発振信号と所定の基準周波数を持つ基準発振信号とが入力され、前記基準発振信号と前記帰還発振信号の位相差を検出すると共に当該位相差を表す第1ディジタル信号を出力するディジタル位相比較部と、
前記第1ディジタル信号を対象に第1クロック信号に同期して平均化処理を行い、当該処理結果を第2ディジタル信号として出力するディジタルフィルタ部と、
発振ノードに結合されるインダクタ素子および複数の容量素子を含み、前記第2ディジタル信号が表す周波数設定情報に基づいて前記複数の容量素子を選択的に前記発振ノードに結合することで前記発振ノードにキャリア発振信号を出力するディジタル制御発振部と、
前記キャリア発振信号を分周することで前記帰還発振信号および前記第1クロック信号を出力する分周部と、
使用する規格上の周波数帯情報に基づいて前記第1クロック信号の第1クロック周波数を複数の選択肢の中から選択し、当該選択した第1クロック周波数と前記規格上の周波数帯の中から設定するキャリア周波数とに基づいて前記分周部で用いる分周比を制御する設定部とを有することを特徴とする高周波信号処理装置。 - 請求項1記載の高周波信号処理装置において、
前記設定部は、前記第1クロック周波数を選択する際に、前記第1クロック周波数を「F」、前記規格上の周波数帯における送信キャリア周波数と受信キャリア周波数との差分値を「D」、送信動作時または受信動作時における信号帯域を「B」とし、「M」を1以上の任意の整数とすると、((D−B)/M)≦F≦((D+B)/M)からなる禁止範囲に含まれない「F」の値を選択することを特徴とする高周波信号処理装置。 - 請求項2記載の高周波信号処理装置において、
前記設定部は、前記第1クロック周波数を選択する際に、さらに、前記禁止範囲に対して所定のマージンを持つ値で、かつ前記基準周波数のN(Nは1以上の整数)倍の値の中から最小の値を選択することを特徴とする高周波信号処理装置。 - 請求項1記載の高周波信号処理装置において、
前記第1クロック周波数は、前記基準周波数のN(Nは1以上の整数)倍の値であることを特徴とする高周波信号処理装置。 - 請求項4記載の高周波信号処理装置において、
前記分周部は、
前記キャリア発振信号を予め定められる複数の第1分周比のいずれかで分周するプリスケーラ回路と、
前記設定部からの第1制御値に基づいて、前記プリスケーラ回路の前記複数の第1分周比を切り替えながら前記プリスケーラ回路の出力信号を第2分周比で分周し、前記帰還発振信号を出力する第1分周回路と、
前記設定部からの第2制御値に基づいて、前記プリスケーラ回路の出力信号を第3分周比で分周し、前記第1クロック信号を出力する第2分周回路とを有することを特徴とする高周波信号処理装置。 - 請求項5記載の高周波信号処理装置において、
前記設定部は、
前記第1クロック周波数の選択を行い、当該選択した第1クロック周波数の情報と前記キャリア周波数の情報を出力する制御ユニットと、
前記制御ユニットから出力される前記第1クロック周波数の情報と前記キャリア周波数の情報を保持する設定レジスタと、
前記設定レジスタの前記キャリア周波数の情報に基づいて、前記第1制御値を時系列上で動的に変更し、前記キャリア周波数と前記基準周波数の比率となる設定分周比として小数点を含めた値を前記第1分周回路に実現させるシグマデルタ変調回路とを有することを特徴とする高周波信号処理装置。 - 請求項6記載の高周波信号処理装置において、
前記第1制御値には、前記第2分周比に該当する第1カウント値が含まれ、
前記第2分周回路は、前記プリスケーラ回路の出力信号を第2カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号に対して、前記プリスケーラ回路の出力信号を前記第2カウント値とは値が1異なる第3カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号を第1頻度で混ぜ合わせることで前記第1クロック信号を生成し、
前記シグマデルタ変調回路は、さらに、前記第1カウント値と、前記設定レジスタの前記第1クロック周波数の情報とに基づいて、前記ハイレベル信号及び前記ロウレベル信号に伴うカウント値の合計が前記第1カウント値に一致するように、前記第2カウント値および前記第1頻度を算出し、当該算出結果を第2制御値として出力することを特徴とする高周波信号処理装置。 - 請求項4記載の高周波信号処理装置において、
前記設定部は、更に、前記ディジタルフィルタ部における所定のカットオフ周波数を前記第1クロック信号が採り得る前記第1クロック周波数の一つで実現する第1フィルタ係数と、前記所定のカットオフ周波数を前記第1クロック周波数の他の一つで実現する第2フィルタ係数とを保持する記憶部を有することを特徴とする高周波信号処理装置。 - 請求項6記載の高周波信号処理装置において、さらに、
ベースバンド帯の送信信号を送信用キャリア信号を用いて所定の送信周波数帯にアップコンバートする送信用ミキサ回路と、
所定の受信周波数帯を持つ受信信号を受信用キャリア信号を用いてベースバンド帯にダウンコンバートする受信用ミキサ回路と、
前記ディジタル位相比較部、前記ディジタルフィルタ部、前記ディジタル制御発振部、前記分周部、前記設定レジスタおよび前記シグマデルタ変調回路を備え、前記キャリア発振信号として前記送信用キャリア信号を生成する送信用PLL回路と、
前記ディジタル位相比較部、前記ディジタルフィルタ部、前記ディジタル制御発振部、前記分周部、前記設定レジスタおよび前記シグマデルタ変調回路を備え、前記キャリア発振信号として前記受信用キャリア信号を生成する受信用PLL回路とを有することを特徴とする高周波信号処理装置。 - ベースバンド帯の送信信号を送信用キャリア信号を用いて所定の送信周波数帯にアップコンバートする送信用ミキサ回路と、
前記送信用キャリア信号を出力する送信用PLL回路と、
前記送信用ミキサ回路の後段に設けられ、送信信号を所定のゲインで増幅する電力増幅回路と、
所定の受信周波数帯を持つ受信信号を受信用キャリア信号を用いてベースバンド帯にダウンコンバートする受信用ミキサ回路と、
前記受信用キャリア信号を出力する受信用PLL回路と、
アンテナと、
前記電力増幅回路の後段と前記アンテナの間、かつ前記受信用ミキサ回路の前段と前記アンテナの間に設けられ、送信信号の中から予め定めた周波数帯を選択して前記アンテナに向けて伝送し、前記アンテナで受信した受信信号の中から予め定めた周波数帯を選択して前記受信用ミキサ回路に向けて伝送するデュプレクサとを備え、
前記送信用PLL回路および前記受信用PLL回路のそれぞれは、
帰還発振信号と所定の基準周波数を持つ基準発振信号とが入力され、前記基準発振信号と前記帰還発振信号の位相差を検出すると共に当該位相差を表す第1ディジタル信号を出力するディジタル位相比較部と、
前記第1ディジタル信号を対象に第1クロック信号に同期して平均化処理を行い、当該処理結果を第2ディジタル信号として出力するディジタルフィルタ部と、
発振ノードに結合されるインダクタ素子および複数の容量素子を含み、前記第2ディジタル信号が表す周波数設定情報に基づいて前記複数の容量素子を選択的に前記発振ノードに結合することで前記発振ノードに前記送信用キャリア信号又は前記受信用キャリア信号となるキャリア発振信号を出力するディジタル制御発振部と、
前記キャリア発振信号を分周することで前記帰還発振信号および前記第1クロック信号を出力する分周部と、
使用する規格上の周波数帯情報に基づいて前記第1クロック信号の第1クロック周波数を複数の選択肢の中から選択し、当該選択した第1クロック周波数と前記規格上の周波数帯の中から設定するキャリア周波数とに基づいて前記分周部で用いる分周比を制御する設定部とを有することを特徴とする無線通信システム。 - 請求項10記載の無線通信システムにおいて、
前記設定部は、前記第1クロック周波数を選択する際に、前記第1クロック周波数を「F」、前記規格上の周波数帯における送信キャリア周波数と受信キャリア周波数との差分値を「D」、送信動作時または受信動作時における信号帯域を「B」とし、「M」を1以上の任意の整数とすると、((D−B)/M)≦F≦((D+B)/M)からなる禁止範囲に含まれない「F」の値を選択することを特徴とする無線通信システム。 - 請求項11記載の無線通信システムにおいて、
前記設定部は、前記第1クロック周波数を選択する際に、さらに、前記禁止範囲に対して所定のマージンを持つ値で、かつ前記基準周波数のN(Nは1以上の整数)倍の値の中から最小の値を選択することを特徴とする無線通信システム。 - 請求項12記載の無線通信システムにおいて、
前記規格上の周波数帯は、W−CDMA規格又はLTE規格で定められる周波数帯であることを特徴とする無線通信システム。 - 請求項10記載の無線通信システムにおいて、
前記第1クロック周波数は、前記基準周波数のN(Nは1以上の整数)倍の値であることを特徴とする無線通信システム。 - 請求項14記載の無線通信システムにおいて、
前記分周部は、
前記キャリア発振信号を予め定められる複数の第1分周比のいずれかで分周するプリスケーラ回路と、
前記設定部からの第1制御値に基づいて、前記プリスケーラ回路の前記複数の第1分周比を切り替えながら前記プリスケーラ回路の出力信号を第2分周比で分周し、前記帰還発振信号を出力する第1分周回路と、
前記設定部からの第2制御値に基づいて、前記プリスケーラ回路の出力信号を第3分周比で分周し、前記第1クロック信号を出力する第2分周回路とを有することを特徴とする無線通信システム。 - 請求項15記載の無線通信システムにおいて、
前記設定部は、
前記第1クロック周波数の選択を行い、当該選択した第1クロック周波数の情報と前記キャリア周波数の情報を出力する制御ユニットと、
前記制御ユニットから出力される前記第1クロック周波数の情報と前記キャリア周波数の情報を保持する設定レジスタと、
前記設定レジスタの前記キャリア周波数の情報に基づいて、前記第1制御値を時系列上で動的に変更し、前記キャリア周波数と前記基準周波数の比率となる設定分周比として小数点を含めた値を前記第1分周回路に実現させるシグマデルタ変調回路とを有することを特徴とする無線通信システム。 - 請求項16記載の無線通信システムにおいて、
前記第1制御値には、前記第2分周比に該当する第1カウント値が含まれ、
前記第2分周回路は、前記プリスケーラ回路の出力信号を第2カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号に対して、前記プリスケーラ回路の出力信号を前記第2カウント値とは値が1異なる第3カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号を第1頻度で混ぜ合わせることで前記第1クロック信号を生成し、
前記シグマデルタ変調回路は、さらに、前記第1カウント値と、前記設定レジスタの前記第1クロック周波数の情報とに基づいて、前記ハイレベル信号及び前記ロウレベル信号に伴うカウント値の合計が前記第1カウント値に一致するように、前記第2カウント値および前記第1頻度を算出し、当該算出結果を第2制御値として出力することを特徴とする無線通信システム。 - 請求項14記載の無線通信システムにおいて、
前記設定部は、更に、前記ディジタルフィルタ部における所定のカットオフ周波数を前記第1クロック信号が採り得る前記第1クロック周波数の一つで実現する第1フィルタ係数と、前記所定のカットオフ周波数を前記第1クロック周波数の他の一つで実現する第2フィルタ係数とを保持する記憶部を有することを特徴とする無線通信システム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011188835A JP5662911B2 (ja) | 2011-08-31 | 2011-08-31 | 高周波信号処理装置および無線通信システム |
US13/560,639 US8929502B2 (en) | 2011-08-31 | 2012-07-27 | High-frequency signal processing device and wireless communication system |
US14/551,518 US9294264B2 (en) | 2011-08-31 | 2014-11-24 | High-frequency signal processing device and wireless communication system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011188835A JP5662911B2 (ja) | 2011-08-31 | 2011-08-31 | 高周波信号処理装置および無線通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013051569A true JP2013051569A (ja) | 2013-03-14 |
JP5662911B2 JP5662911B2 (ja) | 2015-02-04 |
Family
ID=47743645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011188835A Active JP5662911B2 (ja) | 2011-08-31 | 2011-08-31 | 高周波信号処理装置および無線通信システム |
Country Status (2)
Country | Link |
---|---|
US (2) | US8929502B2 (ja) |
JP (1) | JP5662911B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10680625B2 (en) | 2018-01-26 | 2020-06-09 | Kabushiki Kaisha Toshiba | Transmission device and control method |
WO2022215806A1 (ko) * | 2021-04-09 | 2022-10-13 | 한국과학기술원 | 광대역 rf 통신을 구현하기 위한 시스템 및 방법 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10698432B2 (en) * | 2013-03-13 | 2020-06-30 | Intel Corporation | Dual loop digital low drop regulator and current sharing control apparatus for distributable voltage regulators |
KR20140124604A (ko) * | 2013-04-17 | 2014-10-27 | 삼성전자주식회사 | 무선 데이터 수신 방법 및 무선 데이터 수신 장치 |
CN103532544B (zh) * | 2013-09-24 | 2016-06-01 | 南京中科微电子有限公司 | 一种带选通功能的低功耗除二分频器 |
US9391624B1 (en) * | 2014-06-26 | 2016-07-12 | Marvell International Ltd. | Method and apparatus for avoiding dead zone effects in digital phase locked loops |
US10305495B2 (en) * | 2016-10-06 | 2019-05-28 | Analog Devices, Inc. | Phase control of clock signal based on feedback |
JP6615406B2 (ja) * | 2017-03-10 | 2019-12-04 | 三菱電機株式会社 | Iq信号源 |
US10516402B2 (en) | 2018-03-09 | 2019-12-24 | Texas Instruments Incorporated | Corrupted clock detection circuit for a phase-locked loop |
US10516401B2 (en) | 2018-03-09 | 2019-12-24 | Texas Instruments Incorporated | Wobble reduction in an integer mode digital phase locked loop |
US10686456B2 (en) | 2018-03-09 | 2020-06-16 | Texas Instruments Incorporated | Cycle slip detection and correction in phase-locked loop |
US10498344B2 (en) | 2018-03-09 | 2019-12-03 | Texas Instruments Incorporated | Phase cancellation in a phase-locked loop |
US10491222B2 (en) | 2018-03-13 | 2019-11-26 | Texas Instruments Incorporated | Switch between input reference clocks of different frequencies in a phase locked loop (PLL) without phase impact |
US10505555B2 (en) | 2018-03-13 | 2019-12-10 | Texas Instruments Incorporated | Crystal oscillator offset trim in a phase-locked loop |
DE102019203172A1 (de) | 2018-04-10 | 2019-10-10 | Globalfoundries Inc. | Multibandempfänger für Millimeterwellenvorrichtungen |
US10944437B2 (en) * | 2018-04-10 | 2021-03-09 | GlobalFoundries, Inc. | Multiband receivers for millimeter wave devices |
US10496041B2 (en) | 2018-05-04 | 2019-12-03 | Texas Instruments Incorporated | Time-to-digital converter circuit |
US10505554B2 (en) * | 2018-05-14 | 2019-12-10 | Texas Instruments Incorporated | Digital phase-locked loop |
CN109921788B (zh) * | 2019-03-27 | 2023-03-10 | 广州飞达音响股份有限公司 | 一种Dante数字音频处理方法与系统 |
DE102019135800A1 (de) * | 2019-12-27 | 2021-07-01 | Intel Corporation | Ein Konzept für eine digitale gesteuerte Schleife und ein digitales Schleifenfilter |
US10979059B1 (en) * | 2020-10-26 | 2021-04-13 | Ciena Corporation | Successive approximation register analog to digital converter based phase-locked loop with programmable range |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001024538A (ja) * | 1999-07-09 | 2001-01-26 | Nec Shizuoka Ltd | 無線装置 |
WO2009134880A1 (en) * | 2008-04-29 | 2009-11-05 | Qualcomm Incorporated | System and method of controlling power consumption in a digital phase locked loop (dpll) |
JP2010098704A (ja) * | 2008-10-16 | 2010-04-30 | Renesas Technology Corp | Pll回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6323735B1 (en) * | 2000-05-25 | 2001-11-27 | Silicon Laboratories, Inc. | Method and apparatus for synthesizing high-frequency signals utilizing on-package oscillator circuit inductors |
US7324795B2 (en) * | 2003-09-23 | 2008-01-29 | Nokia Corporation | Method of controlling phase locked loop in mobile station, and mobile station |
US20050119025A1 (en) * | 2003-12-02 | 2005-06-02 | Rishi Mohindra | Serial digital interface for wireless network radios and baseband integrated circuits |
US7356106B2 (en) * | 2004-09-07 | 2008-04-08 | Agency For Science, Technology And Research | Clock and data recovery circuit |
EP1813030B1 (en) | 2004-11-15 | 2012-01-18 | Qualcomm Incorporated | Adaptive filter for transmit leakage signal rejection |
JP4992903B2 (ja) * | 2007-03-09 | 2012-08-08 | パナソニック株式会社 | 局部発振器とこれを用いた受信装置及び電子機器 |
US8189720B2 (en) * | 2008-11-21 | 2012-05-29 | Telefonaktiebolaget L M Ericsson (Publ) | Blind frequency-offset estimation for temporally and/or spatially correlated signal |
US8265568B2 (en) * | 2009-03-19 | 2012-09-11 | Qualcomm Incorporated | Frequency divider with synchronized outputs |
US8660057B2 (en) * | 2010-08-26 | 2014-02-25 | Golba, Llc | Method and system for distributed communication |
US20120068745A1 (en) * | 2010-09-22 | 2012-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Injection-locked frequency divider |
-
2011
- 2011-08-31 JP JP2011188835A patent/JP5662911B2/ja active Active
-
2012
- 2012-07-27 US US13/560,639 patent/US8929502B2/en active Active
-
2014
- 2014-11-24 US US14/551,518 patent/US9294264B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001024538A (ja) * | 1999-07-09 | 2001-01-26 | Nec Shizuoka Ltd | 無線装置 |
WO2009134880A1 (en) * | 2008-04-29 | 2009-11-05 | Qualcomm Incorporated | System and method of controlling power consumption in a digital phase locked loop (dpll) |
JP2010098704A (ja) * | 2008-10-16 | 2010-04-30 | Renesas Technology Corp | Pll回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10680625B2 (en) | 2018-01-26 | 2020-06-09 | Kabushiki Kaisha Toshiba | Transmission device and control method |
WO2022215806A1 (ko) * | 2021-04-09 | 2022-10-13 | 한국과학기술원 | 광대역 rf 통신을 구현하기 위한 시스템 및 방법 |
Also Published As
Publication number | Publication date |
---|---|
US8929502B2 (en) | 2015-01-06 |
JP5662911B2 (ja) | 2015-02-04 |
US20150078503A1 (en) | 2015-03-19 |
US20130051290A1 (en) | 2013-02-28 |
US9294264B2 (en) | 2016-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5662911B2 (ja) | 高周波信号処理装置および無線通信システム | |
US9391665B2 (en) | Method and apparatus for time division duplex communication | |
US9356810B2 (en) | Semiconductor integrated circuit and operating method thereof | |
US7996003B2 (en) | Integrated circuit and device for mobile communications | |
US8121573B2 (en) | Method and system for coexistence in a multiband, multistandard communication system utilizing a plurality of phase locked loops | |
US8452241B2 (en) | Enhanced granularity operational parameters adjustment of components and modules in a multi-band, multi-standard communication device | |
CN102959875B (zh) | 半导体器件 | |
US9473157B2 (en) | Frequency synthesizer with injection pulling/pushing suppression/mitigation and related frequency synthesizing method thereof | |
JP4327666B2 (ja) | 無線送信回路及びそれを用いた送受信機 | |
US6564039B1 (en) | Frequency generation circuit and method of operating a tranceiver | |
JP2004343164A (ja) | 通信用半導体集積回路および無線通信システム | |
JP2002050963A (ja) | デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置 | |
US11258451B2 (en) | Apparatus and method for generating an oscillation signal, mobile communication systems and mobile device | |
US20180115328A1 (en) | Method and apparatus for joint equalization and noise shaping in a software defined radio | |
WO2022046339A1 (en) | Phase-locked loop (pll) with multiple error determiners | |
JP2008228038A (ja) | 半導体集積回路およびそのテスト方法 | |
Song et al. | A 0.25-/spl mu/m CMOS quad-band GSM RF transceiver using an efficient LO frequency plan | |
US9197276B2 (en) | Semiconductor device, radio communication terminal, and method for controlling semiconductor device | |
JP2008148274A (ja) | Rf通信用半導体集積回路 | |
Zakia et al. | The impact of PLL loop bandwidth on Frequency Synthesizer'S performances for LTE/LTE-Advanced mobile communications | |
JP2009105959A (ja) | 無線送信回路及びそれを用いた送受信機 | |
Loke et al. | Multi mode wireless terminals-Key technical challenges | |
Jeong et al. | A 0.25-$\mu $ m CMOS 1.9-GHz PHS RF Transceiver With a 150-kHz Low-IF Architecture | |
WO2013105020A1 (en) | Method and apparatus for time division duplex communication | |
Kianush et al. | A system-on-chip for bi-directional point-to-multipoint wireless digital audio applications |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140527 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140919 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141111 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141205 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5662911 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |