JP2013050863A - 処理装置、及び、処理装置の起動方法 - Google Patents

Abstract

【課題】複数のＣＰＵがメモリーを共有する構成を、より単純な回路構成によって実現する。
【解決手段】複数のＣＰＵ１２１、１２２と、これら複数のＣＰＵ１２１、１２２により共有されるＲＯＭ１３０とを備え、少なくともいずれかのＣＰＵがメインＣＰＵとして起動し、メインＣＰＵ用の所定のアドレスに基づいてＲＯＭ１３０から起動プログラムを読み出した後、他のＣＰＵを起動させる制御を行い、メインＣＰＵにより起動されたＣＰＵ１２２は、サブＣＰＵ用の所定のアドレスに従ってＲＯＭ１３０から起動プログラムを読み出す。
【選択図】図２

Description

本発明は、ＣＰＵを備えた処理装置に関する。

従来、複数のＣＰＵを備えたシステムにおいて、回路構成を単純化する目的で一つのメモリーを複数のＣＰＵが共有する構成が提案された（例えば、特許文献１参照。）。特許文献１に記載のシステムは、各ＣＰＵにバスブリッジが接続され、これら各バスブリッジがＲＯＭに接続され、各ＣＰＵがＲＯＭにアクセスする場合にバスブリッジがアドレスの変換等の処理を行う構成となっている。

特開２０００−２４２６１２号公報

特許文献１記載のシステムのように、複数のＣＰＵがメモリーを共有する場合には、各ＣＰＵとは独立して動作するバスブリッジ等の周辺回路を必要とし、回路構成が複雑になってしまうという問題があった。
本発明は、上述した事情に鑑みてなされたものであり、複数のＣＰＵがメモリーを共有する構成を、より単純な回路構成によって実現することを目的とする。

上記課題を解決するため、本発明は、複数のＣＰＵと、これら複数のＣＰＵにより共有されるメモリーとを備え、少なくともいずれかの前記ＣＰＵがメインＣＰＵとして起動し、メインＣＰＵ用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出した後、他のＣＰＵを起動させる制御を行い、前記メインＣＰＵにより起動された他の前記ＣＰＵは、サブＣＰＵ用の所定のアドレスに従って前記メモリーから起動プログラムを読み出すことを特徴とする。
本発明によれば、複数のＣＰＵが競合することなくそれぞれ起動プログラムを読み出して起動シーケンスを実行できる。これにより、各ＣＰＵの動作を調整する高機能な周辺回路等を必要としないシンプルな構成によって、複数のＣＰＵがメモリーを共有する構成を実現できる。

また、本発明は、上記の処理装置において、前記メモリーのデータポートと各々の前記ＣＰＵに接続され、前記メインＣＰＵとして起動した前記ＣＰＵの制御に従って、前記メインＣＰＵと他の前記ＣＰＵとを選択的に切り替えて前記メモリーに接続する選択スイッチを備え、前記メインＣＰＵとして起動した前記ＣＰＵは、前記選択スイッチにより他の前記ＣＰＵを前記メモリーのデータポートに接続させて、この前記ＣＰＵを起動させることを特徴とする。
本発明によれば、選択スイッチを設けた単純な構成によって、複数のＣＰＵが競合することなく、それぞれ起動プログラムを読み出すことができる。

また、本発明は、上記の処理装置において、前記メモリーはＮＡＮＤ型フラッシュメモリーにより構成され、前記選択スイッチを介して前記メモリーのデータポートにアドレスを示すデータが入力され、このアドレスにより指定される記憶領域に格納されたデータが前記選択スイッチを介して出力されることを特徴とする。
本発明によれば、データポートに接続された選択スイッチを切り替えることによって、アドレスの指定とデータの読み出しを行うＣＰＵを切り替えることができる。これにより、単純な回路構成によってメモリーにアクセスするＣＰＵを速やかに切り替えることができる。

また、本発明は、上記の処理装置において、少なくとも複数の前記ＣＰＵは、前記メインＣＰＵとして起動するか否かを示す識別信号が入力される識別信号入力ポートを備え、前記識別信号入力ポートに入力される識別信号に基づいて起動することを特徴とする。
本発明によれば、メインＣＰＵとなるＣＰＵを指定して起動させることができ、起動シーケンスの効率化を図ることができる。

また、本発明は、上記の処理装置において、前記メインＣＰＵ用の所定のアドレス、及び、前記サブＣＰＵ用の所定のアドレスは、前記メモリーの所定のアドレスに、前記ＣＰＵにより読み取り可能に格納されていることを特徴とする。
本発明によれば、メインＣＰＵ用とサブＣＰＵ用のアドレスを予め設定しておく必要がないので、処理の効率化を図ることができる。

また、本発明は、上記の処理装置において、左目用画像と右目用画像とを表示することにより立体画像を表示する表示装置に配置され、前記左目用画像の画像信号と前記右目用画像の画像信号とが入力され、これら入力された画像信号を合成する画像処理を行うことを特徴とする。
本発明によれば、複数のＣＰＵを備えた処理能力の高い処理装置によって、表示装置における立体画像の画像処理を高速に実行することが可能となり、また、処理装置の低コスト化を図ることができる。

また、上記課題を解決するため、本発明は、複数のＣＰＵと、これら複数のＣＰＵにより共有されるメモリーとを備えた処理装置の起動方法であって、少なくともいずれかの前記ＣＰＵがメインＣＰＵとして起動する段階と、前記メインＣＰＵが、メインＣＰＵ用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出す段階と、前記メインＣＰＵが、他の前記ＣＰＵを起動させる段階と、前記メインＣＰＵにより起動された他の前記ＣＰＵが、サブＣＰＵ用の所定のアドレスに従って前記メモリーから起動プログラムを読み出す段階とを備えることを特徴とする。
本発明によれば、処理装置が備える複数のＣＰＵが競合することなくそれぞれ起動プログラムを読み出して起動シーケンスを実行できる。これにより、各ＣＰＵの動作を調整する高機能な周辺回路等を必要としないシンプルな構成を有する処理装置を、複数のＣＰＵが共有するメモリーを利用して速やかに起動させることができる。

本発明によれば、複数のＣＰＵがメモリーを共有する構成を、各ＣＰＵの動作を調整する高機能な周辺回路等を必要としないシンプルな構成によって実現できる。

本発明の実施形態に係る表示システムの概略構成を示す図である。 処理装置の構成及びメインＣＰＵの起動時の動作を詳細に示す図である。 処理装置の構成及びサブＣＰＵの起動時の動作を詳細に示す図である。 処理装置の起動シーケンスを示すフローチャートである。 ＲＯＭのメモリーマップの例を示す。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明を適用した表示システム１０の構成を示すブロック図である。
表示システム１０は、スクリーンＳＣに静止画像または動画像を投射するプロジェクター１１と、プロジェクター１１により投射された画像を観る鑑賞者が装着する立体視装置２とを備えている。プロジェクター１１は、例えば床面、床面に設置された台座あるいは天井に固定され、スクリーンＳＣは、例えばほぼ直立しており、スクリーン面は矩形形状とされている。プロジェクター１１は立体視が可能な視差画像をスクリーンＳＣ上に結像させ、鑑賞者は、立体視装置２を装着してスクリーンＳＣ上の視差画像を観ると、立体視できる。プロジェクター１１は、投射面としてのスクリーンＳＣに画像を投射することにより表示装置として機能する。
立体視装置２は、いわゆるアクティブシャッター方式により立体画像の鑑賞を可能とする眼鏡型の装置であり、眼鏡と同様に鑑賞者の頭部に装着される。立体視装置２は、眼鏡のレンズに相当する部分に、鑑賞者の左目の視野を開閉する左目用シャッター２１と、鑑賞者の右目の視野を開閉する右目用シャッター２２とを備えている。

プロジェクター１１が投射する視差画像は、視差を有する左目用画像と右目用画像とで構成される。プロジェクター１１は、左目用画像と右目用画像とを交互にスクリーンＳＣ上に結像させ、立体視装置２は、プロジェクター１１の左目用画像と右目用画像との切換に同期して、左目用シャッター２１と右目用シャッター２２とを交互に開閉する。これにより、鑑賞者は左目で左目用画像を視認し、右目で右目用画像を視認するので、プロジェクター１１が投射する視差画像を立体視できる。

プロジェクター１１は、左目用シャッター２１と右目用シャッター２２を開閉するタイミングを示す同期信号を立体視装置２に対して送信するエミッター１１１を備えている。エミッター１１１は、赤外ＬＥＤ（Light Emitting Diode）を所定周期で点灯及び消灯させることで、上記の同期信号として赤外線信号を送信する赤外線エミッターである。立体視装置２は、プロジェクター１１から送信される同期信号を受信するレシーバー２６と、左目用シャッター２１及び右目用シャッター２２を開閉させるシャッター駆動部２７と、レシーバー２６が受信した同期信号に従ってシャッター駆動部２７を制御するコントローラー２５とを備えている。図１には１つの立体視装置２のみを図示しているが、プロジェクター１１が備えるエミッター１１１が送信する同期信号を複数の立体視装置２が受信することが可能であり、複数の人がそれぞれ立体視装置２を装着して立体画像を鑑賞できる。また、エミッター１１１は、立体視装置２を装着した鑑賞者に向けて同期信号を送信するよう配置されてもよいし、スクリーンＳＣに向けて同期信号を送信するよう配置されてもよく、この場合はスクリーンＳＣで反射した同期信号を立体視装置２が受信する。

プロジェクター１１は、外部装置から画像が入力されるインターフェース（Ｉ／Ｆ）１０１を備え、このインターフェース１０１には、パーソナルコンピューターや各種画像プレーヤー等の外部の画像供給装置（図示略）が接続される。インターフェース１０１は、例えば、ＵＳＢインターフェース、有線または無線ＬＡＮインターフェース、アナログ映像信号が入力されるＶＧＡ端子、デジタル映像信号が入力されるＤＶＩ（Digital Visual Interface）、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ等のコンポジット映像信号が入力されるＳ映像端子、コンポジット映像信号が入力されるＲＣＡ端子、コンポーネント映像信号が入力されるＤ端子、ＨＤＭＩ（登録商標）規格に準拠したＨＤＭＩコネクター等を備え、上記の端子やコネクターを介して信号を入出力するインターフェース回路を備えていてもよい。インターフェース１０１には、アナログ画像信号とデジタル画像データのどちらが入力される構成としてもよいが、以下の説明ではデジタル画像データが入力されるものとして説明する。

プロジェクター１１は、照明光学系３１、光変調装置３２及び投射光学系３３を備える投射部３を有し、インターフェース１０１に入力された画像データに基づいて、投射部３によって投射画像をスクリーンＳＣに投射する。
照明光学系３１は、キセノンランプ、超高圧水銀ランプ、ＬＥＤ等からなる光源を備えている。また、照明光学系３１は、光源が発した光を光変調装置３２に導くリフレクター及び補助リフレクターを備えていてもよく、投射光の光学特性を高めるためのレンズ群（図示略）、偏光板、或いは光源が発した光の光量を光変調装置３２に至る経路上で低減させる調光素子等を備えたものであってもよい。

また、光変調装置３２は、例えば透過型液晶パネルを備えて構成され、この液晶パネルに画像を形成する。この場合、光変調装置３２は、カラーの投影を行うため、ＲＧＢの三原色に対応した３枚の液晶パネルを備え、照明光学系３１からの光はＲＧＢの３色の色光に分離され、各色光は対応する各液晶パネルに入射する。各液晶パネルを通過して変調された色光はクロスダイクロイックプリズム等の合成光学系によって合成され、投射光学系３３に射出される。なお、光変調装置３２は、３枚の透過型液晶パネルを用いた構成に限らず、例えば３枚の反射型の液晶パネルを用いることも可能であるし、１枚の液晶パネルとカラーホイールを組み合わせた方式、３枚のデジタルミラーデバイス（ＤＭＤ）を用いた方式、１枚のデジタルミラーデバイスとカラーホイールを組み合わせた方式等により構成してもよい。光変調装置３２として１枚のみの液晶パネルまたはＤＭＤを用いる場合には、クロスダイクロイックプリズム等の合成光学系に相当する部材は不要である。また、液晶パネル及びＤＭＤ以外にも、光源が発した光を変調可能な構成であれば問題なく採用できる。

投射光学系３３は、投射する画像の拡大・縮小および焦点の調整を行うズームレンズ、ズームの度合いを調整するズーム調整用モーター、フォーカスの調整を行うフォーカス調整用モーター等を備えている。投射光学系３３は、光変調装置３２で変調された入射光を、ズームレンズを用いてスクリーンＳＣ上に投射し、結像させる。投射部３には、制御部１２０の制御に従って投射光学系３３が備える各モーターを駆動する投射光学系駆動部（図示略）、制御部１２０の制御に従って照明光学系３１の光源に電源を供給し、光源を点灯／消灯させる光源駆動部（図示略）が接続されている。

インターフェース１０１には、レシーバーＩＣ１０２、１０３が接続される。レシーバーＩＣ１０２は、インターフェース１０１にプログレッシブ信号が入力された場合に、入力された画像データをＦＰＧＡ１０４に出力する。これに対し、インターフェース１０１に入力された画像データがインターレース信号であった場合には、レシーバーＩＣ１０３がインターレース-プログレッシブ変更処理を実行し、処理後の画像データがレシーバーＩＣ１０３からＦＰＧＡ１０４に出力される。

レシーバーＩＣ１０２は、レシーバーＩＣ１０３から入力される画像データについて、２Ｄ画像か３Ｄ画像かの判別を行う。ＦＰＧＡ１０４は、２Ｄ画像用の動作と３Ｄ画像用の動作とを制御部からの指示により切り替えて実行することができ、入力された画像データが２Ｄ画像データである場合には２Ｄ画像用の動作を実行し、３Ｄ画像データである場合には３Ｄ画像用の動作を行う。

３Ｄ画像用の動作の実行時、ＦＰＧＡ１０４は、入力された３Ｄ画像データのフォーマット（サイドバイサイド（Side-by-Side）、ラインバイライン（Line-by-Line）、トップアンドボトム（Top and Bottom）、フレームシーケンシャル等）に合わせた処理を行って、左目用のフレームと右目用のフレームとを個別に生成する処理を行い、左目用のフレームの画像データと、右目用のフレームの画像データとを、それぞれ制御部１２０に出力する。

プロジェクター１１は、３Ｄ画像データを表示する場合に、左目用のフレームと右目用のフレームとを交互に表示するフレームシーケンシャル方式で表示する。このため、ＦＰＧＡ１０４は、３Ｄ画像用の動作において、後述するドライバーＩＣ１０６から入力される制御信号Ｓ１に従って、エミッター１１１を点灯及び消灯させる。また、２Ｄ画像用の動作においては、ＦＰＧＡ１０４は、ドライバーＩＣ１０６から左目用と右目用のフレームの切り替えタイミングを示す制御信号Ｓ１が入力されても、エミッター１１１を点灯させない。

制御部１２０は、ＦＰＧＡ１０４から入力される左目用のフレームの画像データと右目用のフレームの画像データとをそれぞれ取得し、左目用のフレームと右目用のフレームとをフレームシーケンシャル方式で交互に表示するための映像信号を生成する。ここで生成される映像信号は、インターフェース１０１に入力された画像データの倍のフレームレートとなる。制御部１２０は、生成した映像信号をドライバーＩＣ１０６に出力し、ドライバーＩＣ１０６により、光変調装置３２が備える液晶パネルに画像を描画させる。
また、制御部１２０は、後述する操作パネル１１２及びリモコン受光部１１３から入力される操作信号によって指定されたカラーモードに合わせて画質を調整する処理、スクリーンＳＣ上の投射画像の台形歪みを補正するキーストーン補正処理、光変調装置３２の液晶パネルの表示解像度に合わせて画像データの解像度を変換する処理等を必要に応じて実行する。

ドライバーＩＣ１０６は、所定の駆動周波数で光変調装置３２の液晶パネルを駆動し、制御部１２０から入力される映像信号に従って液晶パネルに描画を行う。また、ドライバーＩＣ１０６は、液晶パネルの駆動周波数に合わせて左目用のフレームと右目用のフレームの切り替えタイミングを示す制御信号Ｓ１を生成し、ＦＰＧＡ１０４に出力する。

また、制御部１２０には、プロジェクター１１の本体に設けられた操作パネル１１２、及び、鑑賞者が使用するリモコン（図示略）から送信される赤外線信号を受光するリモコン受光部１１３が接続されている。操作パネル４５のスイッチが操作された場合、及び、リモコンの操作に応じてリモコン受光部１１３が赤外線信号を受光した場合に、操作内容を示す操作信号が制御部１２０に入力される。
さらに、制御部１２０は、プロジェクター１１が備える各部の制御を実行し、例えばプロジェクター１１の電源投入時にインターフェース１０１、レシーバーＩＣ１０２、１０３、ＦＰＧＡ１０４、ドライバーＩＣ１０６、エミッター１１１、及びリモコン受光部１１３の初期化処理等を実行し、動作中は操作パネル１１２及びリモコン受光部１１３から入力される操作信号に対応して、プロジェクター１１の動作を制御する。

また、制御部１２０にはＲＯＭ１３０が接続されている。ＲＯＭ１３０は、制御部１２０が実行するプログラム、及び、このプログラムの実行時に参照される設定値等の各種データを不揮発的に記憶し、具体的にはＮＡＮＤフラッシュメモリーで構成される。

図２及び図３は、制御部１２０を構成する処理装置の構成を詳細に示す図であり、図２はメインＣＰＵの起動時の動作を示し、図３はサブＣＰＵの起動時の動作を示す。これら図２及び図３には制御部１２０とともにＲＯＭ１３０を図示する。
図２に示すように、制御部１２０は２つのＣＰＵ１２１、１２２を備えており、これら２つのＣＰＵ１２１、１２２はいずれもＲＯＭ１３０に接続され、ＣＰＵ１２１、１２２及びＲＯＭ１３０が処理装置を構成する。すなわち、本実施形態のプロジェクター１１では、制御部１２０が有する２つのＣＰＵ１２１、１２２が一つのＲＯＭ１３０を共有する構成となっている。

ＣＰＵ１２１は、ＮＡＮＤフラッシュＩ／Ｆ（インターフェース）１２１ａを介してＲＯＭ１３０のＣＳ（Chip Select）ポート１３０ａ及びデータポート１３０ｂに接続されている。ＣＳポート１３０ａは、複数のＲＯＭが実装されている場合に、アクセス対象のＲＯＭを選択するためのポートであるが、図２の構成ではＲＯＭが一つしか実装されていないため、ＣＳポート１３０ａの入力は、常に選択状態を示すLow（或いはHigh）となっている。
ＲＯＭ１３０はＮＡＮＤ型のフラッシュメモリーである。このため、ＣＰＵ１２１は、データライン１２０ａを介してＲＯＭ１３０に対して読出先頭アドレスを送信し、当該アドレスに格納されたデータを、データライン１２０ａを介して受信する。
このデータライン１２０ａにはバススイッチ１２３（選択スイッチ）が接続され、バススイッチ１２３はＣＰＵ１２２につながるデータライン１２０ｃに接続されている。このため、ＣＰＵ１２１がデータライン１２０ａを介してＲＯＭ１３０からデータを読み出すことも、ＣＰＵ１２２がバススイッチ１２３からデータライン１２０ａを介してＲＯＭ１３０を読み出すことも可能な構成となっている。

また、ＣＰＵ１２１のＮＡＮＤフラッシュＩ／Ｆ１２１ａには、セレクター１２４を介してＲＯＭ１３０のＣＭＤポート１３０ｃが接続されている。ＣＳポート１３０ａは、ＲＯＭ１３０がＲＥｎ（リードイネーブル）信号、ＷＥｎ（ライトイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号を受信するポートである。セレクター１２４は、ＣＰＵ１２１とＣＰＵ１２２とのいずれかを選択的にＣＭＤポート１３０ｃに接続する。

ＣＰＵ１２１は、汎用ＩＯポート１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅを備え、汎用ＩＯポート１２１ｃはＲＯＭ１３０のＷＰｎ（Write Protect）ポート１３０ｅに接続されている。Ｒ／Ｂポート１３０ｄはＲＯＭ１３０のビジー状態を通知するポートであるが、ＮＡＮＤフラッシュ内のレジスターアクセスにより同等のステータスが取得できるため、本実施形態の構成ではポート１３０ｅへの制御信号は接続していない。

このように、ＲＯＭ１３０は、ＣＳポート１３０ａ、ＣＭＤポート１３０ｃ、及びＷＰｎポート１３０ｅに、ＣＰＵ１２１からの制御信号が入力される構成となっている。また、ＣＭＤポート１３０ｃにはセレクター１２４を介してＣＰＵ１２２も接続可能となっており、データポート１３０ｂには、ＣＰＵ１２１、１２２の両方につながるデータライン１２０ａが接続されている。

一方、ＣＰＵ１２２のＮＡＮＤフラッシュＩ／Ｆ１２２ａには、本来であれば、ＣＰＵ１２２に対応して設けられるもう一つのＲＯＭ（図示略）のＣＳポート、データポート、ＣＭＤポートが接続されるが、本実施形態ではＣＰＵ１２１、１２２がＲＯＭ１３０を共有しているので、ＣＳポートにつながるラインは不使用状態となっている。ＣＰＵ１２２のデータライン１２０ｃはバススイッチ１２３を介してデータライン１２０ａに接続され、信号ライン１２０ｄはセレクター１２４を介してＲＯＭ１３０のＣＭＤポート１３０ｃに接続されている。また、ＣＰＵ１２２は、汎用ＩＯポート１２２ｂ、１２２ｃ、１２２ｄを備えている。これら汎用ＩＯポート１２２ｂ、１２２ｃも、本実施形態ではＣＰＵ１２１、１２２がＲＯＭ１３０を共有しているので、不使用状態となっている。

そして、ＣＰＵ１２１の汎用ＩＯポート１２１ｄは、バススイッチ１２３及びセレクター１２４に対して切替信号Ｓ１０を出力するポートである。切替信号Ｓ１０は、バススイッチ１２３とセレクター１２４の両方に同時に入力され、バススイッチ１２３とセレクター１２４とをほぼ同時に切り替えさせる。
切替信号Ｓ１０の値が「ｄｉｓａｂｌｅ」の場合、バススイッチ１２３はＣＰＵ１２２に接続せず、セレクター１２４はＣＰＵ１２１につながる信号ライン１２０ｂを選択する。一方、切替信号Ｓ１０の値が「ｅｎａｂｌｅ」の場合、バススイッチ１２３はＣＰＵ１２２に接続し、セレクター１２４はＣＰＵ１２２につながる信号ライン１２０ｄを選択する。
このように、ＣＰＵ１２１が出力する切替信号Ｓ１０によって、バススイッチ１２３とセレクター１２４の選択状態を切り替えて、ＲＯＭ１３０にＣＰＵ１２１を接続する状態と、ＣＰＵ１２２を接続する状態とを切り替えることができる。つまり、共有されるＲＯＭ１３０に、ＣＰＵ１２１がアクセスするか、ＣＰＵ１２２がアクセスするかをＣＰＵ１２１が制御できる。

さらに、ＣＰＵ１２１が備える汎用ＩＯポート１２１ｅ（識別信号入力ポート）には識別信号Ｓ１１が入力され、ＣＰＵ１２２が備える汎用ＩＯポート１２２ｄ（識別信号入力ポート）には識別信号Ｓ１２が入力される。識別信号Ｓ１１、Ｓ１２は、制御部１２０の外部のデバイスや回路から入力される信号であり、各ＣＰＵ１２１、１２２に対してメインＣＰＵとして動作するか、サブＣＰＵとして動作するかを指定する信号である。識別信号Ｓ１１、Ｓ１２がLowであれば、その識別信号Ｓ１１、Ｓ１２が入力されたＣＰＵはメインＣＰＵとして動作し、識別信号Ｓ１１、Ｓ１２がHighであれば、その識別信号Ｓ１１、Ｓ１２が入力されたＣＰＵはサブＣＰＵとして動作する構成となっている。
本実施形態では、ＣＰＵ１２１に入力される識別信号Ｓ１１が常にLowであり、ＣＰＵ１２２に入力される識別信号Ｓ１２が常にHighである。このため、プロジェクター１１の電源が投入されると、ＣＰＵ１２１はメインＣＰＵとして起動し、ＣＰＵ１２２はサブＣＰＵとして起動する。

起動時には、汎用ＩＯポート１２１ｄから出力される切替信号Ｓ１０の値は「ｄｉｓａｂｌｅ」となっている。このため、バススイッチ１２３はデータライン１２０ａとデータライン１２０ｃとを切り離した状態となっており、セレクター１２４は、ＣＰＵ１２１につながる信号ライン１２０ｂを、ＣＭＤポート１３０ｃに接続している。
ここで、制御部１２０の起動に係る一連の動作について、図２〜図３及び図４のフローチャートを参照して説明する。

図４は、制御部１２０の起動シーケンスを示すフローチャートである。
プロジェクター１１の電源が投入され、ＣＰＵ１２１、１２２に識別信号Ｓ１１、Ｓ１２が入力されると（ステップＳＴ１１）、メインＣＰＵのリセットが解除され（ステップＳＴ１２）、ＣＰＵ１２１はメインＣＰＵとして起動する（ステップＳＴ１３）。ここで、メインＣＰＵであるＣＰＵ１２１は、ＣＰＵ１２２のリセット端子（図示略）に対して制御信号を出力しリセット状態を保持する。

ＣＰＵ１２１は、ＲＯＭの先頭アドレスに格納されている、メイン、サブ共通のブートプログラムを実行し、識別信号Ｓ１１がLowであることから、ＲＯＭ１３０内の当該アドレスに格納されているメインＣＰＵ用の読出位置のアドレスを取得する（ステップＳＴ１４）。
ＲＯＭ１３０の先頭アドレスに格納されているメイン、サブ共通のブートプログラムは、識別信号Ｓ１１の端子状態によって、メイン、サブそれぞれのブートプログラムの格納先アドレスを与えるコードとなっているため、ＣＰＵ１２２は、同様に、サブＣＰＵの読み出し位置アドレスを取得することができる。

図５には、ＲＯＭ１３０のメモリーマップの例を示す。
この図５に示すように、ＲＯＭ１３０の記憶領域の先頭アドレス（０ｘ００）にはＣＰＵ１２１とＣＰＵ１２２の共通のブートコードが格納され、この共通ブートコード中に、汎用ＩＯポート１２１ｅ、１２２ｄの入力値毎のジャンプ先のアドレスを含む命令が含まれている。この命令は、汎用ＩＯポート１２１ｅ、１２２ｄの入力値（識別信号Ｓ１１、Ｓ１２）の値がLowであればＣＰＵ１２１用（メインＣＰＵ用）のブートコードが格納されたアドレスにジャンプし、入力値がHighであればＣＰＵ１２２用（サブＣＰＵ用）のブートコードが格納されたアドレスにジャンプする命令である。ＣＰＵ１２１は、図４のステップＳＴ１４でアドレス０ｘ００の共通ブートコードを参照し、汎用ＩＯポート１２１ｅの入力値に対応する共通ブートコードの命令に従って、メインＣＰＵ用のブートコードが格納されたアドレスにジャンプしてブートコードをロードする。

ＣＰＵ１２１は、メインＣＰＵ用のブートコードに従ってブートシーケンスを実行する（ステップＳＴ１５）。これにより、ＣＰＵ１２１が初期化され、上述した制御部１２０の画像処理機能、プロジェクター１１全体の制御機能を実行可能となる。
続いて、ＣＰＵ１２１は、バススイッチ１２３及びセレクター１２４に対して出力する切替信号Ｓ１０の値を「ｅｎａｂｌｅ」に切り替えて、バススイッチ１２３及びセレクター１２４をＣＰＵ１２２側に切り替えさせる（ステップＳＴ１６）。これにより、制御部１２０は、図３に示す状態となる。

図３に示す状態では、データライン１２０ｃがバススイッチ１２３を介してデータライン１２０ａに接続され、ＣＰＵ１２２がＲＯＭ１３０のデータポート１３０ｂに接続されている。また、セレクター１２４は、信号ライン１２０ｄをＣＭＤポート１３０ｃに接続しているので、ＣＰＵ１２２がＲＯＭ１３０に対し、アドレスを指定してプログラムをロード可能になっている。ここで、ＣＳポート１３０ａ、ＷＰｎポート１３０ｅにはＣＰＵ１２１から引き続き信号が入力される。これらのポートへの入力は、制御部１２０の起動シーケンスの実行中において変化させる必要がないからである。

ＣＰＵ１２１は、切替信号Ｓ１０を「ｅｎａｂｌｅ」に切り替えてから、ＣＰＵ１２２のリセット端子に出力する制御信号を切り替えることで、ＣＰＵ１２２のリセットを解除する（ステップＳＴ１７）。これにより、ＣＰＵ１２２が起動し、予め設定されている先頭の読出位置（０ｘ００）にアクセスして共通ブートコード（図５）を参照し、汎用ＩＯポート１２２ｄの入力値に対応する共通ブートコードの命令に従って、サブＣＰＵ用のブートコードが格納されたアドレスにジャンプしてブートコードをロードする（ステップＳＴ１８）。ＣＰＵ１２２は、サブＣＰＵ用のブートコードに従ってブートシーケンスを実行する（ステップＳＴ１９）。これにより、ＣＰＵ１２２が初期化され、上述した制御部１２０の画像処理機能、プロジェクター１１全体の制御機能を実行可能となる。

ＣＰＵ１２２は、起動シーケンスの実行完了後に、ＣＰＵ１２１に対して起動終了信号「ｄｏｎｅ」を出力し（ステップＳＴ２０）、ＣＰＵ１２１は、ＣＰＵ１２２から起動終了信号の入力を検出して、切替信号Ｓ１０を「ｄｉｓａｂｌｅ」に切り替えることでバススイッチ１２３及びセレクター１２４をＣＰＵ１２１側に切り替えさせて（ステップＳＴ２１）、起動シーケンスを終了する。

以上説明したように、本発明を適用した実施形態に係るプロジェクター１１において、制御部１２０は、複数のＣＰＵ１２１、１２２と、これら複数のＣＰＵ１２１、１２２により共有されるＲＯＭ１３０とを備え、少なくともいずれかのＣＰＵ（ここではＣＰＵ１２１）がメインＣＰＵとして起動し、メインＣＰＵ用の所定のアドレスに基づいてＲＯＭ１３０から起動プログラムを読み出した後、他のＣＰＵ（ここではＣＰＵ１２２）を起動させる制御を行い、メインＣＰＵにより起動されたＣＰＵ１２２は、サブＣＰＵ用の所定のアドレスに従ってＲＯＭ１３０からブートプログラムを読み出すので、複数のＣＰＵ１２１、１２２が競合することなくそれぞれブートプログラムを読み出してブートシーケンスを実行できる。これにより、各ＣＰＵの動作を調整する高機能な周辺回路等を必要としないシンプルな構成によって、複数のＣＰＵ１２１、１２２が一つのブート用ＲＯＭ１３０を共有する構成を実現できる。

また、制御部１２０は、ＲＯＭ１３０のデータポート１３０ｂと各々のＣＰＵ１２１、１２２に接続され、メインＣＰＵとして起動したＣＰＵ１２１の制御に従って、メインＣＰＵと他のＣＰＵ１２２とを選択的に切り替えてＲＯＭ１３０に接続するバススイッチ１２３を備え、メインＣＰＵとして起動したＣＰＵ１２１は、バススイッチ１２３により他のＣＰＵ１２２をＲＯＭ１３０のデータポート１３０ｂに接続させて、このＣＰＵを起動させるので、バススイッチ１２３を設けた単純な構成によって、複数のＣＰＵが競合することなく、それぞれ起動プログラムを読み出すことができる。

また、ＲＯＭ１３０はＮＡＮＤ型フラッシュＲＯＭにより構成され、バススイッチ１２３を介してＲＯＭ１３０のデータポート１３０ｂにアドレスを示すデータが入力された場合に、このアドレスにより指定される記憶領域に格納されたブートプログラムがバススイッチ１２３を介して出力されるので、バススイッチ１２３を切り替えることによって、アドレスの指定とプログラムの読み出しを行うＣＰＵを切り替えることができる。これにより、単純な回路構成によってＲＯＭ１３０にアクセスするＣＰＵを速やかに切り替えることができる。

また、ＣＰＵ１２１、１２２は、メインＣＰＵとして起動するか否かを示す識別信号Ｓ１１、Ｓ１２が入力される汎用ＩＯポート１２１ｅ、１２２ｄを備え、この識別信号Ｓ１１、Ｓ１２に基づいて起動するので、バススイッチ１２３、セレクター１２４への制御信号をＣＰＵ１２２とも接続しておけば、外部からの識別信号Ｓ１１、Ｓ１２によってメインＣＰＵとなるＣＰＵを指定して起動させることができ、起動シーケンスの効率化を図ることができる。
さらに、メインＣＰＵ用のブートプログラムが格納された所定のアドレス、及び、サブＣＰＵ用のブートプログラムが格納された所定のアドレスは、ＲＯＭ１３０の先頭アドレスに、ＣＰＵ１２１、１２２により読み取り可能に格納されているので、メインＣＰＵ用とサブＣＰＵ用のアドレスを予め設定しておく必要がなく、処理の効率化を図ることができる。

そして、制御部１２０は、左目用画像と右目用画像とを表示することにより立体画像を表示するプロジェクター１１の画像処理回路に配置され、左目用画像の画像信号と右目用画像の画像信号とが入力された場合に、これら入力された画像信号を合成する画像処理を行うものである。これにより、複数のＣＰＵを備えた処理能力の高い制御部１２０によって、プロジェクター１１における立体画像の画像処理を高速に実行することが可能となり、また、画像処理を行う回路の開発工数の削減を図ることができる。

なお、上述した実施形態は本発明を限定するものではなく、上記実施形態とは異なる態様として本発明を適用することも可能である。例えば、上記実施形態においては２つのＣＰＵ１２１、１２２により一つのＲＯＭ１３０を共有する構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、３つ以上のＣＰＵを備え、このうち一つのＣＰＵがメインＣＰＵとして起動し、残りのＣＰＵがサブＣＰＵとして起動するようにしてもよい。この場合、バススイッチ１２３、セレクター１２４は、３以上のＣＰＵを選択的にＲＯＭに接続する構成であればよく、メインＣＰＵは、複数のサブＣＰＵを順次起動させ、バススイッチ１２３及びセレクター１２４によって複数のサブＣＰＵを順次切り替えてＲＯＭ１３０に接続すればよい。また、ＲＯＭ１３０はＮＡＮＤ型フラッシュメモリーに限定されず、その他の構成からなる不揮発性メモリーであれば本発明を適用可能である。
また、本発明の表示装置は、スクリーンＳＣに画像を投射するプロジェクターに限定されず、液晶表示パネルに画像／画像を表示する液晶モニターまたは液晶テレビ、或いは、ＰＤＰ（プラズマディスプレイパネル）に画像／画像を表示するモニター装置またはテレビ受像機、ＯＬＥＤ（Organic light-emitting diode）、ＯＥＬ（Organic Electro-Luminescence）等と呼ばれる有機ＥＬ表示パネルに画像／画像を表示するモニター装置またはテレビ受像機等の自発光型の表示装置など、各種の表示装置も本発明の画像表示装置に含まれる。また、本実施形態ではプロジェクター１１が立体視装置２に対して同期信号を送信する赤外線エミッターであるエミッター１１１を備えた構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、Bluetooth（登録商標）やその他の無線信号を用いたエミッターにより、プロジェクター１１と立体視装置２との間で同期信号を送受信する構成としてもよい。

また、上記実施形態では、立体視装置２が、スクリーンＳＣに表示される視差画像のうち左目用画像のみを透過する左目用透過部として、液晶シャッター方式の左目用シャッター２１を備え、右目用画像のみを透過する右目用透過部として右目用シャッター２２を備えた構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、立体視装置２が、表示された視差画像から左目用画像および右目用画像をそれぞれ分離する偏光フィルターを備えた構成としても良い。この立体視装置２に組み合わされる表示装置は、スクリーンＳＣ或いは他の表示面に、視差画像として偏向軸方向が異なる左目用画像と右目用画像とを表示する。また、円偏向を利用して、回転方向が逆の左目用画像と右目用画像とを表示し、これらの左目用画像および右目用画像を立体視装置２のフィルターで分離してもよい。

また、図１に示した立体視装置２及びプロジェクター１１の各機能部は機能的構成を示すものであって、具体的な実装形態は特に制限されない。つまり、必ずしも各機能部に個別に対応する数のハードウェアが実装される必要はなく、少なくとも一部の構成については、一つのプロセッサーがプログラムを実行することで複数の機能部の機能を実現する構成とすることも勿論可能である。また、上記実施形態においてソフトウェアで実現されている機能の一部をハードウェアで実現してもよく、あるいは、ハードウェアで実現されている機能の一部をソフトウェアで実現してもよい。その他、表示システム１０の具体的な細部構成について、本発明の趣旨を逸脱しない範囲で任意に変更可能である。

２…立体視装置、３…投射部、１０…表示システム、１１…プロジェクター（表示装置）、３２…光変調装置、３３…投射光学系、４５…操作パネル、Ｓ１０…切替信号、Ｓ１１…識別信号、Ｓ１２…識別信号、１０１…インターフェース、１０２…レシーバーＩＣ、１０３…レシーバーＩＣ、１０４…ＦＰＧＡ、１０６…ドライバーＩＣ、１１１…エミッター、１２０…制御部、１２１、１２２…ＣＰＵ、１２１ｅ、１２２ｄ…汎用ＩＯポート（識別信号入力ポート）、１２３…バススイッチ（選択スイッチ）、１２４…セレクター、１３０…ＲＯＭ、Ｓ１０…切替信号、Ｓ１１、Ｓ１２…識別信号、ＳＣ…スクリーン。

Claims (7)

1. 複数のＣＰＵと、これら複数のＣＰＵにより共有されるメモリーとを備え、
   少なくともいずれかの前記ＣＰＵがメインＣＰＵとして起動し、メインＣＰＵ用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出した後、他のＣＰＵを起動させる制御を行い、
   前記メインＣＰＵにより起動された他の前記ＣＰＵは、サブＣＰＵ用の所定のアドレスに従って前記メモリーから起動プログラムを読み出すこと
   を特徴とする処理装置。
2. 前記メモリーのデータポートと各々の前記ＣＰＵに接続され、前記メインＣＰＵとして起動した前記ＣＰＵの制御に従って、前記メインＣＰＵと他の前記ＣＰＵとを選択的に切り替えて前記メモリーに接続する選択スイッチを備え、
   前記メインＣＰＵとして起動した前記ＣＰＵは、前記選択スイッチにより他の前記ＣＰＵを前記メモリーのデータポートに接続させて、この前記ＣＰＵを起動させることを特徴とする請求項１記載の処理装置。
3. 前記メモリーはＮＡＮＤ型フラッシュメモリーにより構成され、前記選択スイッチを介して前記メモリーのデータポートにアドレスを示すデータが入力され、このアドレスにより指定される記憶領域に格納されたデータが前記選択スイッチを介して出力されることを特徴とする請求項２記載の処理装置。
4. 少なくとも複数の前記ＣＰＵは、前記メインＣＰＵとして起動するか否かを示す識別信号が入力される識別信号入力ポートを備え、前記識別信号入力ポートに入力される識別信号に基づいて起動することを特徴とする請求項１から３のいずれかに記載の処理装置。
5. 前記メインＣＰＵ用の所定のアドレス、及び、前記サブＣＰＵ用の所定のアドレスは、前記メモリーの所定のアドレスに、前記ＣＰＵにより読み取り可能に格納されていることを特徴とする請求項１から４のいずれかに記載の処理装置。
6. 左目用画像と右目用画像とを表示することにより立体画像を表示する表示装置に配置され、
   前記左目用画像の画像信号と前記右目用画像の画像信号とが入力され、これら入力された画像信号を合成する画像処理を行うことを特徴とする請求項１から５のいずれかに記載の処理装置。
7. 複数のＣＰＵと、これら複数のＣＰＵにより共有されるメモリーとを備えた処理装置の起動方法であって、
   少なくともいずれかの前記ＣＰＵがメインＣＰＵとして起動する段階と、
   前記メインＣＰＵが、メインＣＰＵ用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出す段階と、
   前記メインＣＰＵが、他の前記ＣＰＵを起動させる段階と、
   前記メインＣＰＵにより起動された他の前記ＣＰＵが、サブＣＰＵ用の所定のアドレスに従って前記メモリーから起動プログラムを読み出す段階と、
   を備えることを特徴とする処理装置の起動方法。

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