JP2013042106A - 光電集積回路基板及びその製造方法 - Google Patents
光電集積回路基板及びその製造方法 Download PDFInfo
- Publication number
- JP2013042106A JP2013042106A JP2012023730A JP2012023730A JP2013042106A JP 2013042106 A JP2013042106 A JP 2013042106A JP 2012023730 A JP2012023730 A JP 2012023730A JP 2012023730 A JP2012023730 A JP 2012023730A JP 2013042106 A JP2013042106 A JP 2013042106A
- Authority
- JP
- Japan
- Prior art keywords
- region
- thickness
- integrated circuit
- insulating layer
- buried insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 230000003287 optical effect Effects 0.000 claims abstract description 84
- 239000001301 oxygen Substances 0.000 claims abstract description 33
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 33
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052754 neon Inorganic materials 0.000 claims abstract description 8
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 136
- 238000005468 ion implantation Methods 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 54
- 229910052710 silicon Inorganic materials 0.000 claims description 54
- 239000010703 silicon Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 23
- -1 oxygen ions Chemical class 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 7
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims description 7
- 229920001940 conductive polymer Polymers 0.000 claims description 7
- 230000005693 optoelectronics Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 238000004891 communication Methods 0.000 description 12
- 238000002513 implantation Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 239000013307 optical fiber Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
- H01L21/786—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being other than a semiconductor body, e.g. insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Optical Integrated Circuits (AREA)
- Element Separation (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
【課題】光電集積回路基板及びその製造方法を提供する。
【解決手段】互いに異なる厚さを持つ埋込み絶縁層を含む光学素子領域と電子素子領域とを備える光電集積回路基板を提供する。光学素子領域の埋込み絶縁層は、電子素子領域の埋込み絶縁層より深く、そして厚く形成される。埋込み絶縁層のない領域にはMEMS構造が形成される。前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。また、前記第1領域の埋込み絶縁層と前記第2領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
【選択図】図1
【解決手段】互いに異なる厚さを持つ埋込み絶縁層を含む光学素子領域と電子素子領域とを備える光電集積回路基板を提供する。光学素子領域の埋込み絶縁層は、電子素子領域の埋込み絶縁層より深く、そして厚く形成される。埋込み絶縁層のない領域にはMEMS構造が形成される。前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。また、前記第1領域の埋込み絶縁層と前記第2領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
【選択図】図1
Description
光学素子と電子素子とMEMS(micro−electromechanical system)構造とを共に具現するのに適した基板及びその製造方法に関する。
半導体集積回路は、データを電気的に送受信する電気的通信を利用してきた。半導体集積回路は、印刷回路基板に集積され、配線を通じて互いに電気的通信を行う。半導体集積回路間の電気的抵抗を低減させるのには限界がある。また、電気的通信は、外部電磁波に影響される。これらの理由で、半導体集積回路間の通信速度を高め難い。
最近、半導体集積回路間の通信速度を向上させるために、光配線または光通信が採用されている。光通信は、情報を保存した光信号を送信及び/または受信する。光通信は、電気的通信に比べて外部電磁波による干渉が少なく、高速通信を可能にする。
半導体集積回路間の光通信のためには、光学素子を半導体集積回路に共に具現せねばならない。また、光通信のための光ファイバを配置する領域及びMEMS構造を形成するMEMS領域も必要である。
光学素子と電子素子とを共に基板上に具現するために、SOI(silicon on insulator)基板を使用できる。SOI基板は、基板の表面から所定深さに所定厚さを持つ埋込み酸化物層とその上のエピ層とを持つ。
しかし、電子素子及び光学素子に好適なエピ層の厚さと埋込み酸化物層の厚さとが相異なり、また、MEMS構造を必要とする領域は、埋込み酸化物層のない領域であることが望ましい。これらの光電集積回路を具現するのに適した基板が要求される。
本発明の一実施形態による光電集積回路基板は、互いに異なる深さで、互いに異なる厚さを持つ埋込み酸化物層が形成された領域を持つ基板を提供する。
本発明の他の実施形態による光電集積回路基板の製造方法は、前記基板を製造する方法を提供する。
本発明の一実施形態による光電集積回路基板は、互いに異なる厚さを持つ埋込み絶縁層を含む第1領域及び第2領域を備える。
前記埋込み絶縁層のない第3領域をさらに備える。
前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成される。
前記第1領域の埋込み絶縁層と前記第2領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる。
前記第1領域の埋込み絶縁層が前記第2領域の埋込み絶縁層より厚く、前記第1領域には光学素子が形成され、前記第2領域には電子素子が形成される。
前記第1領域の埋込み絶縁層の上部が、前記第2領域の埋込み絶縁層の上部より深く配置される。
前記第1領域の埋込み絶縁層は、前記基板の表面から100nm〜500nmの深さに0.5μm〜3μmの厚さを持ち、前記第2領域の埋込み絶縁層は、前記基板の表面から1nm〜100nmの深さに5nm〜300nmの厚さを持つ。
前記第1領域は、第1深さに前記埋込み絶縁層が形成された第4領域と、前記第1深さより深い第2深さに前記埋込み絶縁層が形成された第5領域と、を備える。
前記第4領域の埋込み絶縁層の位置は、前記基板の表面から100nm〜200nmであり、前記第5領域の埋込み絶縁層の位置は、前記基板の表面から300nm〜500nmである。
前記基板は、シリコン、ガリウム砒素、InPから選択された一つの半導体または導電性ポリマーで形成される。
本発明の他の実施形態による光電集積回路基板の製造方法は、基板上に、光学素子及び電子素子を形成する光学素子領域及び電子素子領域を限定する段階と、前記光学素子領域において前記基板の上面から第1深さにイオンを注入して、第1厚さを持つ第1イオン注入層を形成する段階と、前記電子素子領域において前記シリコン基板の上面から第2深さに酸素イオンを注入して、第2厚さを持つ第2イオン注入層を形成する段階と、前記基板を熱処理して、前記第1イオン注入層と前記第2イオン注入層とをそれぞれ第1埋込み絶縁層と第2埋込み絶縁層とに変換する段階と、を含み、前記第1厚さが前記第2厚さより大きい。
前記基板は、前記イオンが注入されず、その上にMEMS構造が形成されるMEMS領域を備える。
前記第1イオン注入層を形成する段階は、前記光学素子領域において第3深さにイオンを注入して、第3厚さを持つ第3イオン注入層を形成する段階と、前記光学素子領域において第4深さに前記イオンを注入して、第4厚さを持つ第4イオン注入層を形成する段階と、を含み、前記変換段階は、前記第3イオン注入層と前記第4イオン注入層とを、それぞれ第3埋込み絶縁層と第4埋込み絶縁層とに変換する段階である。
本発明の実施形態による光電集積回路基板は、光学素子及び電子素子にそれぞれ最適な基板を提供でき、さらに、MEMS領域に埋込み酸化物層を形成しないため、MEMS素子形成が容易になる。
また、多様な光学素子に合わせて埋込み酸化物層が形成された基板を提供する。
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。明細書において実質的に同じ構成要素には同じ参照番号を付け、詳細な説明は省略する。
図1は、本発明の一実施形態による光電集積回路基板100を概括的に示す断面図である。
図1を参照すれば、光電集積回路基板100は、光学素子領域R1、電子素子領域R2及びMEMS(micro−electromechanical systems)領域R3を備える。図1に図示された光電集積回路基板100は、ウェーハ上でダイシングされた一つのチップ領域の基板でありうる。
光電集積回路基板100は、シリコン、ガリウム砒素、リン化インジウム(indium phosphide:InP)または導電性ポリマーで形成される。以下では、シリコン基板について説明する。
光学素子領域R1上には光学素子が配置され、電子素子領域R2上には電子素子が配置され、MEMS領域R3上にはMEMS構造が配置される。光学素子、電子素子及びMEMS構造は、それぞれ基板100上に半導体工程を利用して形成されるか、または別途の回路チップを基板100上に配置して形成されてもよい。
光学素子領域R1及び電子素子領域R2には埋込み酸化物層が形成されており、MEMS領域R3には埋込み酸化物層が形成されていない。光学素子領域R1と電子素子領域R2とにおける埋込み酸化物層の深さ及び厚さは互いに異なって形成される。
光学素子領域R1には、基板100の表面から第1厚さT1で第1シリコンエピ層122が形成されており、第1シリコンエピ層122の下部には、第1シリコン埋込み酸化物層124が基板100の表面から第1深さZ1に、第2厚さT2で形成されている。第1埋込み酸化物層124は、酸素インプランテーションで形成できる。第1厚さT1は約100nm〜500nmである。第1厚さT1が100nmより小さければ、光ガイドを限定し難く、光漏れが発生しうる。第1厚さT1が500nmより大きければ、光ガイドの体積が大きくなって光学素子のサイズが大きくなる。光学素子は、レーザー、発光ダイオード、光変調器、光分波/重畳器(an optical multiplexer/demultiplexer)、フォトダイオード、光導波路などを備える。
第2厚さT2は、約0.5μm〜3μmでありうる。第2厚さT2が1μmより小さければ、光漏れが生じて光が限定されず、伝搬損失が大きくなる。第2厚さT2が3μmより大きければ、光学素子が大きくなる。
電子素子領域R2には、基板100の表面から第3厚さT3で第2シリコンエピ層132が形成されており、第2シリコンエピ層132の下部には、第2シリコン埋込み酸化物層134が基板100の表面から第2深さZ2に第4厚さT4で形成されている。第2埋込み酸化物層134は、酸素インプランテーションで形成される。第3厚さT3は、約1nm〜100nmの厚さに形成される。この厚さは、電子素子のデザインやトランジスタのチャンネル長によって変わる。第3厚さT3が1nmより小さければ、電子のチャンネル通路の形成が難しくなる。第3厚さT3が100nmより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が難しくなる。電子素子はトランジスタ、ダイオードなどを含む。
第4厚さT4は、約5nm〜150nmである。第4厚さT4が5nmより小さければ、電荷漏れが発生し、したがって、電子回路の高速動作が困難になる。第4厚さT4が150nmより大きければ、電子回路からの熱放出効率が低減し、寄生キャパシタンスが増大し、これにより電子素子の高速動作が困難になる。
MEMS領域R3には埋込み酸化物層が形成されない。MEMS領域R3は部分的にエッチングされ、エッチングされた領域に、例えば、光ファイバが配置される。また、MEMS領域R3はカンチレバー構造及び加速センサーなどが形成される領域であって、エッチング工程が行われる。したがってエッチング工程に有利になるように、埋込み酸化物層が形成されないことが望ましい。
本発明の実施形態による光電集積回路基板100は、光学素子と電子素子とにそれぞれ最適なSOI基板を提供でき、さらに、MEMS領域R3に埋込み酸化物層を形成しないことでMEMS素子の形成が容易になる。
前記実施形態では、埋込み酸化物層を形成するために酸素イオンを使用したが、本発明はこれに限定されるものではない。例えば、窒素、ネオンを使用して基板に埋込み絶縁層を形成してもよい。
図2は、本発明の他の実施形態による光電集積回路基板200の概略的な断面図である。図1の構成要素と実質的に同じ構成要素には同じ参照番号を付け、その詳細な説明は省略する。
図2を参照すれば、光電集積回路基板200は、光学素子領域R1、R4、電子素子領域R2及びMEMS領域R3を備える。図2に図示された光電集積回路基板200は、ウェーハ上でダイシングされた一つのチップ領域の基板でありうる。
光電集積回路基板200は、シリコン、ガリウム砒素、InPまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
光学素子領域R1、R4上には光学素子が配置され、電子素子領域R2上には電子素子が配置され、MEMS領域R3上にはMEMS構造が配置される。光学素子、電子素子及びMEMS構造は、それぞれ基板200上に半導体工程を利用して形成されるか、または別途の回路チップを基板200上に配置して形成されてもよい。
光学素子領域R1、R4及び電子素子領域R2には埋込み酸化物層が形成されており、MEMS領域R3には埋込み酸化物層が形成されていない。光学素子領域R1、R4と電子素子領域R2とにおける埋込み酸化物層の深さ及び厚さは、互いに異なって形成される。
光学素子領域R1には、基板200の表面から第1厚さT1で第1シリコンエピ層222が形成されており、第1シリコンエピ層222の下部には、第1シリコン埋込み酸化物層224が基板200の表面から第1深さZ1に第2厚さT2で形成されている。第1埋込み酸化物層224は、酸素インプランテーションで形成される。第1厚さT1は、約100nm〜200nmである。第1厚さT1が100nmより小さければ、光ガイドを限定し難く、光漏れが発生しうる。光学素子領域R1には、比較的小さなサイズの横光学モード(optical transverse mode)を有する光学素子が形成される。第2厚さT2は、約0.5μm〜3μmである。
光学素子領域R4には、基板200の表面から第3厚さT3で第2シリコンエピ層242が形成されており、第2シリコンエピ層242の下部には、第2シリコン埋込み酸化物層244が基板200の表面から第2深さZ2に第4厚さT4で形成されている。第2埋込み酸化物層244は、酸素インプランテーションで形成される。第3厚さT3は、約300nm〜500nmである。第3厚さT3が500nmより大きければ、光ガイド体積が大きくなって光学素子のサイズが大きくなる。光学素子は、レーザー、発光ダイオード、光変調器、光分波/重畳器、フォトダイオード、光導波路などを備える。
第4厚さT4は、約0.5μm〜3μmである。第4厚さT4が0.5μmより小さければ、光漏れが生じて光が限定されなくなる。第4厚さT4が3μmより大きければ、光学素子が大きくなる。電子素子領域R2には、基板200の表面から第5厚さT5で第3シリコンエピ層232が形成されており、第3シリコンエピ層232の下部には、第3シリコン埋込み酸化物層234が第3深さZ3に第6厚さT6で形成されている。第3深さZ3は、第6厚さT6の垂直位置の略中央に位置する。第3埋込み酸化物層234は、酸素インプランテーションで形成される。第5厚さT5は、約1nm〜100nmの厚さに形成される。第5厚さT5が1nmより小さければ、電子のチャンネル通路形成が難しくなり得る。第5厚さT5が100nmより大きければ寄生キャパシタンスが増大して電子素子の高速動作が困難になる。電子素子は、トランジスタ、抵抗器(resistor)、インダクター、蓄電器(capacitor)、ダイオードなどを備える。
第6厚さT6は、約5nm〜300nmである。第6厚さT6が5nmより小さければ、電荷漏れが発生し、したがって、電子回路の高速動作が困難になる。第6厚さT6が300nmより大きければ、電子回路からの熱放出効率が低減し、寄生キャパシタンスが増大し、これにより、電子素子の高速動作が困難になる。この厚さは、電子素子のデザインやトランジスタのチャンネル長によって変わる。MEMS領域R3には埋込み酸化物層が形成されない。MEMS領域R3はエッチングされ、エッチングされた領域に、例えば、光ファイバが配置される。また、MEMS領域R3は、カンチレバー構造及び加速センサーなどが形成される領域であって、エッチング工程が行われる。したがってエッチング工程に有利になるように、埋込み酸化物層が形成されないことが望ましい。
図2では、光学素子の形成のための2個の光学素子領域R1、R4を図示したが、本発明は必ずしもこれに限定されるものではない。すなわち、酸化埋込み層の位置が互いに異なる複数の光学素子領域を持つ光電集積回路基板を備えることができる。
本発明の実施形態による光電集積回路基板200は、光学素子と電子素子とにそれぞれ最適なSOI基板を提供できる。特に、多様な光学素子に合わせて2個の光学素子領域を提供する。さらに、MEMS領域R3に埋込み酸化物層を形成しないことで、MEMS素子の形成が容易になる。
前記実施形態では、埋込み酸化物層を形成するために酸素イオンを使用したが、本発明はこれに限定されるものではない。例えば、窒素、ネオンを使用して基板に埋込み絶縁層を形成してもよい。
図3Aないし図3Dは、本発明のさらに他の実施形態による光電集積回路基板300の製造方法を段階別に説明する図面である。
図3Aを参照すれば、ウェーハを用意する。ウェーハは複数のチップ領域を備える。図3Aないし図3Dでは、一つのチップ領域に含まれる領域を概括的に示し、以下では、基板310と称する。
基板310は、シリコン、ガリウム砒素、InPまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
まず、シリコン基板310で、光学素子が形成される領域である光学素子領域R1と、電子素子が形成される領域である電子素子領域R2と、MEMS構造が形成されるMEMS領域R3と、を限定する。
次いで、シリコン基板310上に、約1μm〜20μmの厚さの第1フォトレジスト層325を形成する。第1フォトレジスト層325の厚さは、フォトレジスト物質によって変わる。第1フォトレジスト層325の厚さは、後述するインプランテーション工程で、イオンの第1フォトレジスト層325への通過を完全に遮断する厚さである。
前記イオンとしては、例えば、酸素、窒素、ネオンを使用できる。以下では、酸素イオンを使用する実施形態について説明する。
図3Bを参照すれば、第1フォトレジスト層325に通例的な写真エッチング工程を行って、第1パターン326を形成する。第1パターン326は、光学素子領域R1を露出させるように形成される。
第1パターン326上に、イオン注入器を利用して酸素イオンインプランテーションを行う。イオン注入工程条件は、エネルギー値が30〜3000KeV、酸素イオン濃度が1×1017〜1×1019cm−2の範囲でありうる。シリコン基板310の第1パターン326が形成されていない領域において、シリコン基板310の表面から第1深さZ1に第1イオン注入層321が形成される。第1イオン注入層321上に光学素子が形成される。
光学素子領域R1には、基板310の表面から第1厚さT1でシリコンエピ層322が形成され、次いで、第1深さZ1に第2厚さT2で第1イオン注入層321が形成される。第1厚さT1は、約100nm〜500nmである。第1厚さT1が100nmより小さければ、光ガイドを形成し難く、光漏れが発生する恐れがある。第1厚さT1が500nmより大きければ、光ガイド体積が大きくなって光電素子のサイズが大きくなる。
第2厚さT2は、約0.5μm〜3μmである。第2厚さT2が、イオン注入時にイオンが深さ方向から広がる長さより厚い場合、イオン注入エネルギーを変化させて数回イオン注入工程を行って所望の厚さを作ることができる。
図3Cを参照すれば、第1パターン326を除去した後、シリコン基板310上に約1μm〜20μmの厚さの第2フォトレジスト層(図示せず)を形成する。第2フォトレジスト層の厚さは、フォトレジスト物質によって変わる。第2フォトレジスト層の厚さは、後述する酸素インプランテーションで酸素イオンが通過することを完全に遮断する厚さに形成される。
第2フォトレジスト層に通例的な写真エッチング工程を行って、第2パターン336を形成する。第2パターン336は、電子素子領域R2を露出させるように、また光学素子領域R1とMEMS領域R3とを覆うように形成される。
第2パターン336上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板310の第2パターン336が形成されていない領域において、シリコン基板310の表面から第2深さZ2に第2イオン注入層331を形成する。この時、イオン注入工程条件は、エネルギー値が1〜100KeV、酸素イオン濃度が1×1017〜1x1019cm−2の範囲でありうる。
電子素子領域R2には、基板310の表面から第3厚さT3で第2シリコンエピ層332が形成され、基板310の表面から第2深さZ2に第4厚さT4で第2イオン注入層331が形成される。第3厚さT3は、約1nm〜100nmの厚さに形成される。第3厚さT3が1nmより小さければ、電子のチャンネル通路の形成が困難になる。第3厚さが100nmより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が困難になる。第4厚さT4は、約5nm〜300nmである。
図3Dを参照すれば、第2パターン336を除去した後、基板310を熱処理する。熱処理は、1200〜1500℃で約10分〜5時間行われる。熱処理工程で、第1イオン注入層321と第2イオン注入層331とは、それぞれ第1酸化シリコン膜324と第2酸化シリコン膜334とになる。酸化シリコン膜324、334は、図1の埋込み酸化物層124、134に対応する膜である。
イオン注入されていない領域には埋込み酸化物層が形成されず、MEMS領域R3になる。
製造された光電集積回路基板300は、光学素子の形成に最適に形成された光学素子領域R1と、電子素子の形成に最適に形成された電子素子領域R2と、MEMS構造の形成時のエッチングの障害になる埋込み酸化層のないMEMS領域R3と、を提供する。
前述した製造方法では、第1イオン注入層321の形成後に第2イオン注入層331を形成する工程を記述したが、本発明はこれに限定されるものではない。例えば、第2イオン注入層331の形成工程を、第1イオン注入層321の形成以前に行ってもよい。
図4Aないし図4Eは、本発明のさらに他の実施形態による光電集積回路基板400の製造方法を段階別に説明する図面である。
図4Aを参照すれば、ウェーハを用意する。ウェーハは複数のチップ領域を備える。図4Aないし図4Dでは、一つのチップ領域に含まれる領域を概括的に示し、以下では、基板410と称する。
基板410は、シリコン、ガリウム砒素、InPまたは導電性ポリマーで形成される。以下では、シリコン基板について説明する。
シリコン基板410上に、約1μm〜20μmの厚さの第1フォトレジスト層425を形成する。第1フォトレジスト層425の厚さは、フォトレジスト物質によって変わる。第1フォトレジスト層425の厚さは、後述するインプランテーション工程でイオンが第1フォトレジスト層425を通過することを完全に遮断する厚さである。
前記イオンとしては、例えば、酸素、窒素、ネオンを使用できる。以下では、酸素イオンを使用する実施形態について説明する。
図4Bを参照すれば、第1フォトレジスト層425に通例的な写真エッチング工程を行って第1パターン426を形成する。第1パターン426は、第1光学素子領域R1を露出させるように形成される。
第1パターン426上に、イオン注入器を利用して酸素イオンインプランテーションを行う。イオン注入工程条件は、エネルギー値が30〜3000KeV、酸素イオン濃度が1×1017〜1x1019cm−2の範囲でありうる。シリコン基板410の第1パターン426が形成されていない領域において、シリコン基板410の表面から第1深さZ1に第1イオン注入層421が形成される。第1イオン注入層421上に第1光学素子が形成される。
第1光学素子領域R1には、基板410の表面から第1厚さT1でシリコンエピ層422が形成され、次いで、第1深さZ1に第2厚さT2で第1イオン注入層421が形成される。第1厚さT1は、約100nm〜200nmである。第1厚さT1が100nmより小さければ、光ガイドを形成し難く、光漏れが発生する。第2厚さT2は、約0.5μm〜3μmである。
図4Cを参照すれば、第1パターン426を除去した後、シリコン基板410上に約1μm〜20μmの厚さの第2フォトレジスト層(図示せず)を形成する。第2フォトレジスト層の厚さは、フォトレジスト物質によって変わる。第2フォトレジスト層の厚さは、後述する酸素インプランテーションで酸素イオンが通過することを完全に遮断する厚さに形成される。
第2フォトレジスト層に通例的な写真エッチング工程を行って、第2パターン446を形成する。第2パターン446は、第2光学素子領域R4を露出させるように、また第1光学素子領域R1と電子素子領域R2とMEMS領域R3とを覆うように形成される。
第2パターン446上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板410の第2パターン446が形成されていない領域において、シリコン基板410の表面から第2深さZ2に第2イオン注入層441を形成する。この時、イオン注入工程条件は、エネルギー値が30〜3000KeV、酸素イオン濃度が1×1017〜1x1019cm−2の範囲でありうる。
第2光学素子領域R4には、基板410の表面から第3厚さT3で第2シリコンエピ層442が形成され、基板410の表面から第2深さZ2に第4厚さT4で第2イオン注入層441が形成される。第3厚さT3は、約300nm〜500nmの厚さに形成される。第3厚さT3が500nmより大きければ、光ガイド体積が大きくなって光電素子のサイズが大きくなる。第4厚さT4は、約0.5μm〜3μmである。
図4Dを参照すれば、第2パターン446を除去した後、シリコン基板410上に、約1μm〜20μmの厚さの第3フォトレジスト層(図示せず)を形成する。第3フォトレジスト層の厚さはフォトレジスト物質によって変わる。第3フォトレジスト層の厚さは、後述する酸素インプランテーションでの酸素イオンの通過を完全に遮断する厚さに形成される。
第3フォトレジスト層に通例的な写真エッチング工程を行って、第3パターン436を形成する。第3パターン436は、電子素子領域R2を露出させるように、また光学素子領域R1、R4とMEMS領域R3とを覆うように形成される。
第3パターン436上に、イオン注入器を利用して酸素イオンインプランテーションを行う。シリコン基板410の第3パターン436が形成されていない領域において、シリコン基板410の表面から第3深さZ3に第3イオン注入層431を形成する。この時、イオン注入工程条件は、エネルギー値が1〜100KeV、酸素イオン濃度が1×1017〜1x1019cm−2の範囲でありうる。
電子素子領域R2には、基板410の表面から第5厚さT5で第3シリコンエピ層432が形成され、基板410の表面から第3深さZ3に第6厚さT6で第3イオン注入層431が形成される。第5厚さT5は、約1nm〜100nmの厚さに形成される。第5厚さT5が1nmより小さければ、電子のチャンネル通路の形成が困難になる。第3厚さT5が100nmより大きければ、寄生キャパシタンスが増大して電子素子の高速動作が困難になる。第6厚さT6は、約5nm〜300nmである。
図4Eを参照すれば、第2パターン436を除去した後、基板410を熱処理する。熱処理は、1200〜1500℃で約10分〜5時間行われる。熱処理工程で、第1イオン注入層421、第2イオン注入層441及び第3イオン注入層431は、それぞれ第1酸化シリコン膜424、第2酸化シリコン膜444及び第3酸化シリコン膜434に形成される。酸化シリコン膜424、434、444は、図2の埋込み酸化物層224、234、244と対応する膜である。
イオン注入されていない領域には埋込み酸化物層が形成されず、MEMS領域R3になる。
前述した製造方法では、第1イオン注入層421、第2イオン注入層441、第3イオン注入層431の順に形成する工程を記述したが、本発明はこれに限定されるものではない。例えば、第2イオン注入層441または第3イオン注入層431を、第1イオン注入層421以前に形成してもよい。
製造された光電集積回路基板400は、光学素子の形成に最適に形成された光学素子領域R1、R4と、電子素子の形成に最適に形成された電子素子領域R2と、MEMS構造の形成時のエッチングの障害になる埋込み酸化層のないMEMS領域R3と、を提供する。
以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲のみにより定められねばならない。
本発明は、光電集積回路基板関連の技術分野に好適に用いられる。
100 光電集積回路基板
122 第1シリコンエピ層
124 第1シリコン埋込み酸化物層
132 第2シリコンエピ層
134 第2シリコン埋込み酸化物層
R1 光学素子領域
R2 電子素子領域
R3 MEMS領域
T1 第1厚さ
T2 第2厚さ
T3 第3厚さ
T4 第4厚さ
Z1 第1深さ
Z2 第2深さ
122 第1シリコンエピ層
124 第1シリコン埋込み酸化物層
132 第2シリコンエピ層
134 第2シリコン埋込み酸化物層
R1 光学素子領域
R2 電子素子領域
R3 MEMS領域
T1 第1厚さ
T2 第2厚さ
T3 第3厚さ
T4 第4厚さ
Z1 第1深さ
Z2 第2深さ
Claims (23)
- 互いに異なる厚さを持つ埋込み絶縁層を含む第1領域及び第2領域を備える光電集積回路基板。
- 前記埋込み絶縁層のない第3領域をさらに備える請求項1に記載の光電集積回路基板。
- 前記第3領域にはMEMS構造が形成される請求項2に記載の光電集積回路基板。
- 前記埋込み絶縁層は、酸素、窒素、ネオンを含む群から選択された少なくとも一つがインプラントされて形成された請求項1に記載の光電集積回路基板。
- 前記第1領域の埋込み絶縁層と前記第2領域の埋込み絶縁層とは、前記光電集積回路基板の表面からの上部位置が互いに異なる請求項1に記載の光電集積回路基板。
- 前記第1領域の埋込み絶縁層が前記第2領域の埋込み絶縁層より厚く、前記第1領域には光学素子が形成され、前記第2領域には電子素子が形成される請求項1に記載の光電集積回路基板。
- 前記第1領域の埋込み絶縁層の上部が、前記第2領域の埋込み絶縁層の上部より深く配置された請求項6に記載の光電集積回路基板。
- 前記第1領域の埋込み絶縁層は、前記基板の表面から100nm〜500nmの深さに0.5μm〜3μmの厚さを持ち、前記第2領域の埋込み絶縁層は、前記基板の表面から1nm〜100nmの深さに5nm〜300nmの厚さを持つ請求項6に記載の光電集積回路基板。
- 前記第1領域は、第1深さに前記埋込み絶縁層が形成された第4領域と、前記第1深さより深い第2深さに前記埋込み絶縁層が形成された第5領域と、を備える請求項8に記載の光電集積回路基板。
- 前記第4領域の埋込み絶縁層の位置は、前記基板の表面から100nm〜200nmであり、前記第5領域の埋込み絶縁層の位置は、前記基板の表面から300nm〜500nmである請求項9に記載の光電集積回路基板。
- 前記基板は、シリコン、ガリウム砒素、InPから選択された一つの半導体または導電性ポリマーで形成された請求項1に記載の光電集積回路基板。
- 基板上に、光学素子及び電子素子を形成する光学素子領域及び電子素子領域を限定する段階と、
前記光学素子領域において前記基板の上面から第1深さにイオンを注入して、第1厚さを持つ第1イオン注入層を形成する段階と、
前記電子素子領域において前記シリコン基板の上面から第2深さに酸素イオンを注入して、第2厚さを持つ第2イオン注入層を形成する段階と、
前記基板を熱処理して、前記第1イオン注入層と前記第2イオン注入層とをそれぞれ第1埋込み絶縁層と第2埋込み絶縁層とに変換する段階と、
を含み、前記第1厚さが前記第2厚さより大きい光電集積回路基板の製造方法。 - 前記第1埋込み絶縁層の上部の前記基板の厚さは、前記第2埋込み絶縁層の上部の前記基板の厚さより大きい請求項12に記載の光電集積回路基板の製造方法。
- 前記基板は、前記イオンが注入されず、その上にMEMS構造が形成されるMEMS領域を備える請求項12に記載の光電集積回路基板の製造方法。
- 前記第1埋込み絶縁層上の前記基板は100nm〜500nmの厚さを持ち、前記第1厚さは0.5μm〜3μmである請求項12に記載の光電集積回路基板の製造方法。
- 前記第2埋込み絶縁層上の前記基板は1nm〜100nmの厚さを持ち、前記第2厚さは5nm〜300nmである請求項12に記載の光電集積回路基板の製造方法。
- 前記基板は、シリコン、ガリウム砒素、InP、導電性ポリマーで形成された群から選択された一つで形成された請求項12に記載の光電集積回路基板の製造方法。
- 前記イオンは、酸素、窒素、ネオンからなる群から選択された一つである請求項12に記載の光電集積回路基板の製造方法。
- 前記第1イオン注入層を形成する段階は、
前記光学素子領域において第3深さにイオンを注入して、第3厚さを持つ第3イオン注入層を形成する段階と、
前記光学素子領域において第4深さに前記イオンを注入して、第4厚さを持つ第4イオン注入層を形成する段階と、を含み、
前記変換段階は、前記第3イオン注入層と前記第4イオン注入層とを、それぞれ第3埋込み絶縁層と第4埋込み絶縁層とに変換する段階である請求項12に記載の光電集積回路基板の製造方法。 - 前記第3深さ及び前記第4深さは前記第2深さより大きく、前記第3厚さ及び前記第4厚さは前記第2厚さより大きい請求項19に記載の光電集積回路基板の製造方法。
- 前記第3埋込み絶縁層上の前記基板は100nm〜200nmの厚さを持ち、前記第4埋込み絶縁層上の前記基板は300nm〜500nmの厚さを持つ請求項20に記載の光電集積回路基板の製造方法。
- 前記第3厚さ及び前記第4厚さは0.5μm〜3μmである請求項20に記載の光電集積回路基板の製造方法。
- 前記基板は、前記イオンが注入されず、その上にMEMS構造が形成されるMEMS領域を含む請求項19に記載の光電集積回路基板の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110080649A KR20130017914A (ko) | 2011-08-12 | 2011-08-12 | 광전 집적회로 기판 및 그 제조방법 |
KR10-2011-0080649 | 2011-08-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013042106A true JP2013042106A (ja) | 2013-02-28 |
Family
ID=45999595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012023730A Pending JP2013042106A (ja) | 2011-08-12 | 2012-02-07 | 光電集積回路基板及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8766397B2 (ja) |
EP (1) | EP2557598A3 (ja) |
JP (1) | JP2013042106A (ja) |
KR (1) | KR20130017914A (ja) |
CN (1) | CN102931146A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102007258B1 (ko) * | 2012-11-21 | 2019-08-05 | 삼성전자주식회사 | 광전 집적회로 기판의 제조방법 |
US11588082B2 (en) * | 2017-12-19 | 2023-02-21 | PlayNitride Inc. | Micro device and micro device display apparatus |
GB2585391B (en) | 2019-08-23 | 2021-10-27 | Rockley Photonics Ltd | Method of fabricating an optoelectronic component |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11329999A (ja) * | 1998-03-24 | 1999-11-30 | Internatl Business Mach Corp <Ibm> | 平坦な分離域を半導体基板に形成する方法 |
JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
US6664146B1 (en) * | 2001-06-01 | 2003-12-16 | Advanced Micro Devices, Inc. | Integration of fully depleted and partially depleted field effect transistors formed in SOI technology |
WO2004044975A1 (en) * | 2002-11-12 | 2004-05-27 | S.O.I. Tec Silicon On Insulator Technologies | Semiconductor structure, and methods for fabricating same |
JP2006310661A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体基板および製造方法 |
JP2010062503A (ja) * | 2008-09-08 | 2010-03-18 | Sumco Corp | Simoxウェーハの結晶欠陥の低減方法及びsimoxウェーハ |
US20100140708A1 (en) * | 2008-12-05 | 2010-06-10 | Bae Systems Information And Electronic Systems Integration Inc. | Multi-Thickness Semiconductor with Fully Depleted Devices and Photonic Integration |
JP2010185966A (ja) * | 2009-02-10 | 2010-08-26 | Nec Corp | 接続路および光通信システムとそれらの製造方法 |
WO2010097294A1 (en) * | 2009-02-24 | 2010-09-02 | S.O.I.Tec Silicon On Insulator Technologies | Method for manufacturing components |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6417078B1 (en) | 2000-05-03 | 2002-07-09 | Ibis Technology Corporation | Implantation process using sub-stoichiometric, oxygen doses at different energies |
KR100366923B1 (ko) | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
US6855436B2 (en) | 2003-05-30 | 2005-02-15 | International Business Machines Corporation | Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal |
JP4790211B2 (ja) | 2003-06-13 | 2011-10-12 | シルトロニック・ジャパン株式会社 | Soi基板と半導体基板及びその製造方法 |
US7384857B2 (en) | 2005-02-25 | 2008-06-10 | Seiko Epson Corporation | Method to fabricate completely isolated silicon regions |
JP2008244042A (ja) | 2007-03-27 | 2008-10-09 | Denso Corp | 半導体基板およびその製造方法 |
US20130114924A1 (en) * | 2010-04-29 | 2013-05-09 | Agency For Science, Technology And Research | Optical Arrangement and a Method of Forming the Same |
-
2011
- 2011-08-12 KR KR1020110080649A patent/KR20130017914A/ko not_active Application Discontinuation
-
2012
- 2012-01-31 US US13/362,144 patent/US8766397B2/en not_active Expired - Fee Related
- 2012-02-07 JP JP2012023730A patent/JP2013042106A/ja active Pending
- 2012-03-09 CN CN2012100604623A patent/CN102931146A/zh active Pending
- 2012-03-22 EP EP12160834.3A patent/EP2557598A3/en not_active Withdrawn
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11329999A (ja) * | 1998-03-24 | 1999-11-30 | Internatl Business Mach Corp <Ibm> | 平坦な分離域を半導体基板に形成する方法 |
JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
US6664146B1 (en) * | 2001-06-01 | 2003-12-16 | Advanced Micro Devices, Inc. | Integration of fully depleted and partially depleted field effect transistors formed in SOI technology |
WO2004044975A1 (en) * | 2002-11-12 | 2004-05-27 | S.O.I. Tec Silicon On Insulator Technologies | Semiconductor structure, and methods for fabricating same |
JP2006310661A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体基板および製造方法 |
JP2010062503A (ja) * | 2008-09-08 | 2010-03-18 | Sumco Corp | Simoxウェーハの結晶欠陥の低減方法及びsimoxウェーハ |
US20100140708A1 (en) * | 2008-12-05 | 2010-06-10 | Bae Systems Information And Electronic Systems Integration Inc. | Multi-Thickness Semiconductor with Fully Depleted Devices and Photonic Integration |
JP2010185966A (ja) * | 2009-02-10 | 2010-08-26 | Nec Corp | 接続路および光通信システムとそれらの製造方法 |
WO2010097294A1 (en) * | 2009-02-24 | 2010-09-02 | S.O.I.Tec Silicon On Insulator Technologies | Method for manufacturing components |
Also Published As
Publication number | Publication date |
---|---|
KR20130017914A (ko) | 2013-02-20 |
EP2557598A3 (en) | 2014-03-19 |
US20130037907A1 (en) | 2013-02-14 |
CN102931146A (zh) | 2013-02-13 |
US8766397B2 (en) | 2014-07-01 |
EP2557598A2 (en) | 2013-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3968071B1 (en) | Optical and thermal interface for photonic integrated circuits | |
KR100723077B1 (ko) | 도파관 구조물 및 그 제조 방법 | |
CN107078091A (zh) | 利用柔顺树脂的半导体接合以及使用氢注入用于转移晶片去除 | |
US8951882B2 (en) | Method of fabricating optoelectronic integrated circuit substrate | |
US8383489B2 (en) | SOI wafer and method for forming the same | |
CN106405970A (zh) | 半导体器件及其制造方法 | |
JP2018077264A (ja) | 半導体装置およびその製造方法 | |
KR100937599B1 (ko) | 반도체 장치 및 그 형성 방법 | |
CN106024689A (zh) | 半导体器件及其制造方法 | |
JP2013042106A (ja) | 光電集積回路基板及びその製造方法 | |
KR100759825B1 (ko) | 실리콘 집적 회로와 실리콘 광소자가 집적된 모놀리식 집적복합 소자 및 그 제조방법 | |
JP2017220581A (ja) | 半導体装置及びその製造方法、光インターコネクトシステム | |
CN101950747A (zh) | 高抗辐照cmos半导体集成电路及制备方法 | |
US9206526B2 (en) | Method for the formation of nano-scale on-chip optical waveguide structures | |
US8847344B2 (en) | Process for fabricating a backside-illuminated imaging device and corresponding device | |
US8993420B2 (en) | Methods of forming epitaxial layers | |
KR100851751B1 (ko) | 이미지 센서 제조 방법 | |
CN111952155B (zh) | 半导体装置及其制造方法和半导体集成电路 | |
KR102549586B1 (ko) | 융합 반도체 장치 및 그 제조 방법 | |
JP2008166704A (ja) | 高電圧シーモス素子及びその製造方法 | |
KR100985790B1 (ko) | 아이솔레이터 및 그 제조 방법 | |
JP6545608B2 (ja) | 半導体装置およびその製造方法 | |
KR101077057B1 (ko) | 바이폴라 접합 트랜지스터의 제조방법 | |
KR20110077498A (ko) | Soi 기판의 제조 방법 | |
KR100236057B1 (ko) | 에스오아이(soi) 웨이퍼 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20141226 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160627 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170612 |