JP2013012108A - リコンフィグ可能な集積回路装置 - Google Patents
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Abstract
【解決手段】コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,任意の演算状態に構築可能な複数のプロセッシングエレメントと,複数のプロセッシングエレメントを任意の状態で接続するプロセッシングエレメント間ネットワークとを有し,プロセッシングエレメントは,入力データ保持レジスタと,入力データ信号を演算する演算処理回路と,演算結果データを保持する出力データ保持レジスタとを有し,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,入力信号がバリッド,インバリッドにかかわらず,入力データ信号を保持し,演算処理回路は保持された入力データ信号について演算処理を行う。
【選択図】図14
Description
それぞれ演算回路を有し,前記コンフィグレーションデータに基づいて,任意の演算状態に構築可能な複数のプロセッシングエレメントと,
前記コンフィグレーションデータに基づいて,前記複数のプロセッシングエレメントを任意の状態で接続するプロセッシングエレメント間ネットワークとを有し,
前記プロセッシングエレメントは,入力バリッド信号と入力データ信号を入力し,出力バリッド信号と出力データ信号を出力し,更に,入力データ保持レジスタと,前記入力データ信号を演算する演算処理回路と,前記演算処理回路の演算結果データを保持する出力データ保持レジスタとを有し,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記入力バリッド信号がバリッド,インバリッドにかかわらず,前記入力データ保持レジスタが当該更新時の入力データ信号を保持し,前記演算処理回路は前記入力データ保持レジスタに保持された入力データ信号について演算処理を行う。
本実施の形態におけるプロセッシングエレメントは,コンフィグレーションデータによりホールドモードに構築可能である。ホールドモードに構築されたプロセッシングエレメントは,バリッドを示す入力バリッド信号が入力されなくても,コンフィグレーションが更新された時の入力データ信号をラッチし,コンフィグレーションされた演算処理回路のレイテンシ後に出力バリッド信号をバリッドにすると共に演算処理された出力データ信号を出力する。
図15のプロセッシングエレメントは,変型例として,セレクタSEL0,SEL1のセレクタ回路S1,S3を設けないで,コンフィグレーション更新時の入力データ信号を入力データ保持レジスタFF0,FF1が保持してそれをセレクタ回路S2,S4を経由して演算処理回路24に入力しても良い。その場合は,演算処理回路24による演算処理の開始が1クロックサイクルだけ遅くなる。
コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,
それぞれ演算回路を有し,前記コンフィグレーションデータに基づいて,任意の演算状態に構築可能な複数のプロセッシングエレメントと,
前記コンフィグレーションデータに基づいて,前記複数のプロセッシングエレメントを任意の状態で接続するプロセッシングエレメント間ネットワークとを有し,
前記プロセッシングエレメントは,入力バリッド信号と入力データ信号を入力し,出力バリッド信号と出力データ信号を出力し,更に,入力データ保持レジスタと,前記入力データ信号を演算する演算処理回路と,前記演算処理回路の演算結果データを保持する出力データ保持レジスタとを有し,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記入力バリッド信号がバリッド,インバリッドにかかわらず,前記入力データ保持レジスタが当該更新時の入力データ信号を保持し,前記演算処理回路は前記入力データ保持レジスタに保持された入力データ信号について演算処理を行うリコンフィグ可能な集積回路装置。
付記1において,
前記プロセッシングエレメントは,前記ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記更新直後にホールドモード信号に応答して,前記入力データ保持レジスタが前記入力データ信号を保持し,前記入力バリッド信号がインバリッドであっても前記ホールドモード信号に応答して,前記演算結果データに対応する出力データ信号の出力に同期して前記出力バリッド信号を出力するリコンフィグ可能な集積回路装置。
付記2において,
前記プロセッシングエレメントは,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,バリッドな入力バリッド信号に応答して,前記演算結果データに対応する出力データ信号の出力に同期して前記出力バリッド信号を出力するリコンフィグ可能な集積回路装置。
付記1または2において,
前記プロセッシングエレメントは,前記入力データ信号を前記演算処理回路に入力するセレクタを有し,
前記ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記セレクタは,前記更新時に入力される入力データ信号を前記入力データ保持レジスタを介さずに前記演算処理回路に入力した後,前記入力データ保持レジスタに保持された入力データ信号を前記演算処理回路に入力し,
前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記セレクタは,前記入力される前記入力データ信号を前記入力データ保持レジスタを介さずに前記演算処理回路に入力し続けるリコンフィグ可能な集積回路装置。
付記2または4において
前記プロセッシングエレメントは,フェッチイネーブル信号に応答して前記コンフィグレーションデータを入力してコンフィグレーションを更新し,ホールドモードか否かにかかわらず,前記フェッチイネーブル信号に応答して,前記更新時に前記出力バリッド信号をインバリッドにするとともに前記出力データ保持レジスタによる出力データ信号の取り込みを不能状態にするリコンフィグ可能な集積回路装置。
付記2または4において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにコンフィグレーションされた第2のプロセッシングエレメントが入力し,前記入力データ保持レジスタが保持する,リコンフィグ可能な集積回路装置。
付記4において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する第1の出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにコンフィグレーションされた第2のプロセッシングエレメントが入力して前記演算処理回路が演算処理を開始し,前記更新時の前記第1の出力データ信号を入力データ信号として前記入力データ保持レジスタに保持し,前記入力データ保持レジスタに保持された入力データ信号を前記演算処理回路に入力する,リコンフィグ可能な集積回路装置。
付記6または7において,
前記第2のコンテキストでは,前記第1のプロセッシングエレメントの出力端子が,前記第2のプロセッシングエレメントの入力端子に接続されるとともに,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションされた第3のプロセッシングエレメントの入力端子にも接続される,リコンフィグ可能な集積回路装置。
コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,
それぞれ演算回路を有し,前記コンフィグレーションデータに基づいて,任意の演算状態に構築可能な複数のプロセッシングエレメントと,
前記コンフィグレーションデータに基づいて,前記複数のプロセッシングエレメントを任意の状態で接続するプロセッシングエレメント間ネットワークとを有し,
前記プロセッシングエレメントは,入力バリッド信号と入力データ信号を入力し,出力バリッド信号と出力データ信号を出力し,更に,前記入力データ信号を演算する演算処理回路と,前記演算処理回路の演算結果データを保持する出力データ保持レジスタと,前記出力バリッド信号を生成する出力バリッド信号生成回路とを有し,
前記プロセッシングエレメントにおいて,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,当該更新時の入力データ信号を前記演算処理回路が演算し,前記出力バリッド信号生成回路が,前記入力バリッド信号のバリッド,インバリッドにかかわらずホールドモード信号に応答して,前記更新時の入力データ信号に対応する前記出力データ信号の出力に同期して前記出力バリッド信号を出力し,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記出力バリッド信号生成回路が,バリッドな入力バリッド信号に応答して,前記バリッドな入力バリッド信号時の入力データ信号に対応する出力データ信号の出力に同期して前記出力バリッド信号を出力するリコンフィグ可能な集積回路装置。
付記9において,
前記プロセッシングエレメントは,更に入力データ保持レジスタを有し,
前記プロセッシングエレメントにおいて,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,当該更新時の入力データ信号を前記入力データ保持レジスタが保持して前記演算処理回路に出力し,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記更新後に入力される入力データ信号を前記入力データ保持レジスタを介することなく前記演算処理回路が入力して演算処理するリコンフィグ可能な集積回路装置。
付記9または10において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにコンフィグレーションされた第2のプロセッシングエレメントが入力し前記演算処理回路が演算処理をする,リコンフィグ可能な集積回路装置。
付記10において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する第1の出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにリコンフィグレーションされた第2のプロセッシングエレメントが入力して前記演算処理回路が演算処理を開始し,前記更新時の前記第1の出力データ信号を入力データ信号として前記入力データ保持レジスタに保持し,前記入力データ保持レジスタに保持された入力データ信号を前記演算処理回路に入力する,リコンフィグ可能な集積回路装置。
20:コンフィグレーション制御回路 22:バリッド信号制御回路
27:入力ホールド制御回路 24:演算処理回路
FF0,FF1:入力データ保持レジスタ FF2:出力バリッド保持レジスタ
FF3:出力データ保持レジスタ DI0,DI1:入力データ信号
VI0,VI1:入力バリッド信号 DO:出力データ信号
VO:出力バリッド信号
Claims (10)
- コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,
それぞれ演算回路を有し,前記コンフィグレーションデータに基づいて,任意の演算状態に構築可能な複数のプロセッシングエレメントと,
前記コンフィグレーションデータに基づいて,前記複数のプロセッシングエレメントを任意の状態で接続するプロセッシングエレメント間ネットワークとを有し,
前記プロセッシングエレメントは,入力バリッド信号と入力データ信号を入力し,出力バリッド信号と出力データ信号を出力し,更に,入力データ保持レジスタと,前記入力データ信号を演算する演算処理回路と,前記演算処理回路の演算結果データを保持する出力データ保持レジスタとを有し,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記入力バリッド信号がバリッド,インバリッドにかかわらず,前記入力データ保持レジスタが当該更新時の入力データ信号を保持し,前記演算処理回路は前記入力データ保持レジスタに保持された入力データ信号について演算処理を行うリコンフィグ可能な集積回路装置。 - 請求項1において,
前記プロセッシングエレメントは,前記ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記更新直後にホールドモード信号に応答して,前記入力データ保持レジスタが前記入力データ信号を保持し,前記入力バリッド信号がインバリッドであっても前記ホールドモード信号に応答して,前記演算結果データに対応する出力データ信号の出力に同期して前記出力バリッド信号を出力するリコンフィグ可能な集積回路装置。 - 請求項2において,
前記プロセッシングエレメントは,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,バリッドな入力バリッド信号に応答して,前記演算結果データに対応する出力データ信号の出力に同期して前記出力バリッド信号を出力するリコンフィグ可能な集積回路装置。 - 請求項1または2において,
前記プロセッシングエレメントは,前記入力データ信号を前記演算処理回路に入力するセレクタを有し,
前記ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記セレクタは,前記更新時に入力される入力データ信号を前記入力データ保持レジスタを介さずに前記演算処理回路に入力した後,前記入力データ保持レジスタに保持された入力データ信号を前記演算処理回路に入力し,
前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記セレクタは,前記入力される前記入力データ信号を前記入力データ保持レジスタを介さずに前記演算処理回路に入力し続けるリコンフィグ可能な集積回路装置。 - 請求項2または4において
前記プロセッシングエレメントは,フェッチイネーブル信号に応答して前記コンフィグレーションデータを入力してコンフィグレーションを更新し,ホールドモードか否かにかかわらず,前記フェッチイネーブル信号に応答して,前記更新時に前記出力バリッド信号をインバリッドにするとともに前記出力データ保持レジスタによる出力データ信号の取り込みを不能状態にするリコンフィグ可能な集積回路装置。 - 請求項2または4において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにコンフィグレーションされた第2のプロセッシングエレメントが入力し,前記入力データ保持レジスタが保持する,リコンフィグ可能な集積回路装置。 - 請求項4において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する第1の出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにコンフィグレーションされた第2のプロセッシングエレメントが入力して前記演算処理回路が演算処理を開始し,前記更新時の前記第1の出力データ信号を入力データ信号として前記入力データ保持レジスタに保持し,前記入力データ保持レジスタに保持された入力データ信号を前記演算処理回路に入力する,リコンフィグ可能な集積回路装置。 - コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,
それぞれ演算回路を有し,前記コンフィグレーションデータに基づいて,任意の演算状態に構築可能な複数のプロセッシングエレメントと,
前記コンフィグレーションデータに基づいて,前記複数のプロセッシングエレメントを任意の状態で接続するプロセッシングエレメント間ネットワークとを有し,
前記プロセッシングエレメントは,入力バリッド信号と入力データ信号を入力し,出力バリッド信号と出力データ信号を出力し,更に,前記入力データ信号を演算する演算処理回路と,前記演算処理回路の演算結果データを保持する出力データ保持レジスタと,前記出力バリッド信号を生成する出力バリッド信号生成回路とを有し,
前記プロセッシングエレメントにおいて,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,当該更新時の入力データ信号を前記演算処理回路が演算し,前記出力バリッド信号生成回路が,前記入力バリッド信号のバリッド,インバリッドにかかわらずホールドモード信号に応答して,前記更新時の入力データ信号に対応する前記出力データ信号の出力に同期して前記出力バリッド信号を出力し,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記出力バリッド信号生成回路が,バリッドな入力バリッド信号に応答して,前記バリッドな入力バリッド信号時の入力データ信号に対応する出力データ信号の出力に同期して前記出力バリッド信号を出力するリコンフィグ可能な集積回路装置。 - 請求項8において,
前記プロセッシングエレメントは,更に入力データ保持レジスタを有し,
前記プロセッシングエレメントにおいて,ホールドモードを有効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,当該更新時の入力データ信号を前記入力データ保持レジスタが保持して前記演算処理回路に出力し,前記ホールドモードを無効とするコンフィグレーションデータでコンフィグレーションが更新された場合は,前記更新後に入力される入力データ信号を前記入力データ保持レジスタを介することなく前記演算処理回路が入力して演算処理するリコンフィグ可能な集積回路装置。 - 請求項8または9において,
第1のコンフィグレーションデータでコンフィグレーションされる回路を有する第1のコンテキストと,前記第1のコンテキストに後続し第2のコンフィグレーションデータでコンフィグレーションされる回路を有する第2のコンテキストとの間において,前記第1のコンテキストに含まれる第1のプロセッシングエレメントの出力データ保持レジスタが保持する出力データ信号を,前記第2のコンテキストへの更新時に,前記第2のコンテキストに含まれ前記ホールドモードにコンフィグレーションされた第2のプロセッシングエレメントが入力し前記演算処理回路が演算処理をする,リコンフィグ可能な集積回路装置。
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