JP2012507233A - Ｉｃｉ雑音推定を伴う受信機 - Google Patents

Abstract

本発明は、伝送チャネルから受信した入力信号を復調する受信回路に関し、受信回路は、少なくとも前のシンボルに対して決定されたチャネル推定値と、次のシンボルに対して決定されたチャネル推定値と、デマッピングブロック（３１４）を備えるフィードバックパスにより供給される、現在のシンボルに対するシンボルデータの前の推定値に基づいてキャリア間干渉（ＩＣＩ）雑音の推定値を提供するためのキャリア間干渉推定ブロック（３２４）と、入力信号から減じられるＩＣＩ雑音の推定値に基づいて原データ信号の推定値を決定する訂正回路とを含む判定帰還等化器（２２８）を備える。

Description

本発明は、例えばＯＦＤＭ（直交周波数分割多重）変調に従って変調され、複数のキャリアにより送信された信号を受信するための受信器に関し、特に、キャリア間干渉（ＩＣＩ）に対処する受信器に関する。

キャリア間干渉（ＩＣＩ）は、移動通信システムにおいて、一般的な課題である。受信器が携帯電話であるとき、干渉は、時間領域において受信される複数の反射を引き起こすマルチパス環境に起因するだけでなく、これらの反射と原信号とに独立に影響する周波数シフトにもまた起因する。そのような周波数シフトはドップラー周波数シフトとして知られており、無線チャネル周波数と受信器の速度に直接的に比例する。

ドップラー周波数シフトｆ_dは、
ｆ_d＝（ｖ・ｆ_c）／Ｃ
のように推定でき、ｖは受信器の速度、ｆ_cはキャリア周波数であり、Ｃは、３×１０⁸ｍ／ｓと仮定できる波の速度である。このように、１４０ｋｍ／ｈの速度ｖ、及び８００ＭＨｚ帯の中心キャリア周波数を仮定すると、約１００Ｈｚのドップラー周波数シフトが引き起こされる。密集した複数キャリアの通信システムでは、これにより信号がうまく受信されることを妨害するキャリア間干渉が引き起こされる。

ＯＦＤＭ（直交周波数分割多重）変調は、周波数分割多重化手法であり、それによれば、データのパケットは多くの密集して直交するサブキャリア上で変調される。各サブキャリアは、ＱＡＭ（直交振幅変調）やＰＳＫ（位相偏移変調）のような従来の変調方式で変調される。データは各サブキャリアごとに複数の並列のストリームに分割され、全ての変調されたサブキャリアを含むシンボルの中で送信される。

ＤＶＢ−Ｔ（digital video broadcasting of terrestrial television）やＤＶＢ−Ｈ（digital video broadcasting to handheld devices）のようなディジタルビデオ放送の標準はＯＦＤＭ変調の使用を提案しており、有線又は無線の信号伝送チャネルや、ディジタルテレビや音声放送、無線ネットワークの構築やブロードバンドのインターネットのような様々なアプリケーションへ適用することができる。

ＯＦＤＭ変調の利点は、周波数選択性フェージングのような深刻な伝送路の状態に対処するその能力である。しかしながら、密集したキャリアに起因して、特に、受信器および／または送信器が比較的速い速度で移動しているときに、ＯＦＤＭシステムにおいてキャリア間干渉に適切に対処するという課題がある。

本発明の実施形態は少なくとも部分的に従来技術の１つ以上の課題を解消することを目的とする。

本発明の１つの態様によれば、伝送チャネルから受信した、原データ信号により変調される複数のデータサブキャリアと、少なくともあるシンボルにおいて、参照信号により変調される複数のパイロットサブキャリアとを含む、Ｎ個のサブキャリアを有するシンボルを備えた入力信号を復調する受信回路であって、受信回路は、少なくとも前のシンボルに対して決定されたチャネル推定値と、次のシンボルに対して決定されたチャネル推定値と、デマッピングブロックを備えるフィードバック（帰還）パスにより供給される、現在のシンボルに対するシンボルデータの前の推定値とに基づいて、キャリア間干渉雑音の推定値を供給するキャリア間干渉推定ブロックを含み、現在のシンボルにより変調された原データ信号の推定値を生成するために当該現在のシンボルに対する入力信号を繰り返し処理する判定帰還等化器と、入力信号から差し引かれるＩＣＩ雑音の推定値に基づいて、原データの推定値を決定する訂正回路とを備える受信回路が提供される。

本発明の１つの実施形態によれば、フィードバックパスはさらにチャネル復号器を備える。

本発明のもう１つの実施形態によれば、訂正回路は、デマップされたデータ信号を生成するために、現在のシンボルに対するシンボルデータの推定値上でデマッピングを実行し、上述の原データ信号の推定値はそのデマップされたデータ信号に基づく、デマッピングブロックと、デマップされたデータ信号に基づいて、上述の現在のシンボルに対するシンボルデータの前の推定値を供給するマッピングブロックとを備える。

本発明のもう１つの実施形態によれば、訂正回路は、原データ信号の上述の推定値を生成するためにデマップされたデータ信号を復号するチャネル復号器と、チャネル復号器の出力と連結され、上述のデマップされたデータ信号を上述のマッピングブロックへ供給するために、原データストリームの上述の推定値を符号化するチャネル符号化器とを、さらに備える。

本発明のもう１つの実施形態によれば、キャリア間干渉推定ブロックは、現在のシンボルに対する判定帰還等化器の最初の繰返しの後に、前の繰返しにより決定された現在のシンボルに対する原データ信号の推定値に基づく雑音推定を提供する。

本発明のもう１つの実施形態によれば、訂正回路は、ＩＣＩ雑音推定値を入力信号から減算した結果を現在のシンボルに対するチャネル推定値によって割ることにより決定された、現在のシンボルに対するシンボルデータの推定値に基づいて、原データ信号の推定値を決定する。

本発明のもう１つの実施形態によれば、ＩＣＩ推定ブロックは、ＩＣＩ雑音推定値を

のように決定し、Ｃは参照行列、

は前の繰返しにおいて決定されたシンボルデータの推定値、

は次のシンボルのためのチャネル推定値、

は前のシンボルのためのチャネル推定値、Ｎは入力信号のデータ部分に関するサンプルの数、Ｇはガードインターバルに関するサンプルの数である。

本発明のまたさらなる実施形態によれば、ＩＣＩ推定ブロックは、

に等しいＮ×Ｎ行列

を決定し、行列

の対角成分はゼロからなり、行列の各行における３から２００の間の全幅を有する要素は、対角成分を除き、ゼロでない。

本発明のさらなる実施形態によれば、受信回路は、判定帰還等化器により処理されるシンボルに対する入力信号を受信し、判定帰還等化器により処理されたシンボルに対する原データ信号の推定値を受信する、バッファメモリを備える。

本発明のさらなる実施形態によれば、受信回路は、さらに、バッファメモリと判定帰還等化器の間に結合されるさらなるメモリを備え、さらなるメモリは判定帰還等化器により処理される次のシンボルに対する入力信号を保持する。

本発明のさらなる実施形態によれば、バッファメモリは複数のメモリバンクを備え、複数のメモリバンクの各々は、判定帰還等化器により処理されるシンボルに対する入力信号か、判定帰還等化器により処理されたシンボルに対する原データ信号の推定値を保持する。

本発明のさらなる実施形態によれば、受信回路は、メモリバンクの各々が入力信号を保持するか、原データ信号の推定値を保持するかを制御するための制御ブロックをさらに備える。

本発明のさらなる実施形態によれば、制御ブロックは、判定帰還等化器により処理されている現在のシンボルに対して、原データ信号の推定値の中のエラーの数を推定し、検出されたエラーの数に基づいて、次のシンボルに対する入力信号を判定帰還等化器にロードするようにバッファメモリを制御する。

本発明のさらなる実施形態によれば、制御ブロックは、チャネル復号より前の原データシンボルの推定値とチャネル復号及び再符号化後の原データシンボルの推定値とを比較することにより、エラーの数を推定する。

本発明のさらなる実施形態によれば、第１のクロック信号に基づいて、入力信号がバッファメモリ構造に入力され、そして原データ信号の推定値がバッファメモリ構造から出力され、第１のクロック信号の周波数の少なくとも２倍の周波数を有する第２のクロック信号に基づいて判定帰還等化器は繰返しを実行する。

本発明のさらなる態様によれば、入力信号を受信する入力と、入力信号を周波数領域に変換するフーリエ変換ブロックと、上述の受信回路とを備える移動装置が提供される。

本発明のまたさらなる態様によれば、入力信号を受信する入力と、入力信号を周波数領域に変換するフーリエ変換ブロックと、上述の受信回路とを備える基地局が提供される。 本発明のまたさらなる態様によれば、伝送チャネルから受信した、原データ信号により変調される複数のデータサブキャリアと、少なくともあるシンボルにおいて、参照信号により変調される複数のパイロットサブキャリアとを含む、Ｎ個のサブキャリアを有するシンボルを備えた入力信号を復調する方法であって、当該方法は、少なくとも前のシンボルに対して決定されたチャネル推定値と、次のシンボルに対して決定されたチャネル推定値と、デマッピングブロックを備える帰還パスにより供給される、現在のシンボルに対するシンボルデータの前の推定値とに基づいて、キャリア間干渉雑音を推定するステップを含む反復処理を、現在のシンボルにより変調された原データ信号の推定値を生成するために当該現在のシンボルに対する入力信号に実行するステップと、入力信号から減じられるＩＣＩ雑音の推定値に基づいて、原データの推定値を決定するステップとを含む方法が提供される。

本発明のもう１つの実施形態によれば、反復処理は、さらに、デマップされたデータ信号を生成するために、現在のシンボルの推定値上でデマッピングを実行し、原データストリームの上述の推定値は上述のデマップされたデータ信号に基づくステップを含み、デマップされたデータ信号に基づき、上述の現在のシンボルの前の推定値を供給するためにマッピングを実行するステップを含む。

本発明のもう１つの実施形態によれば、反復処理は、さらに、原データストリームの上述の推定値を生成するために、デマップされたデータ信号を復号するステップと、上述のデマップされたデータ信号を供給するために原データストリームの上述の推定値を符号化するステップとを含む。

本発明の前述のそして他の目的、特徴、態様及び利点は、添付の図面を参照して、説明と非限定を通じて与えられる以下の実施形態の詳細な説明からはっきりと理解されるであろう。

本発明の実施形態に係る受信回路を備える移動通信装置と基地局を含む通信システムを示す図。 本発明の実施形態に係る受信回路を備える移動通信装置と基地局を含む通信システムを示す図。 本発明の実施形態に係る送信器を示す図。 本発明の実施形態に係る受信器を示す図。 本発明の実施形態に係る、図２Ａの送信器のＯＦＤＭ変調ブロックをより詳細に説明する図。 本発明の実施形態に係る、図２Ｂの受信器の判定帰還等化器をより詳細に説明する図。 本発明の実施形態に係る、図３Ｂのキャリア間干渉推定ブロックをより詳細に説明する図。 本発明の実施形態により決定される行列を示す図。 本発明の実施形態に係るバッファメモリを示す図。 本発明の実施形態に係る電子回路を示す図。

図１Ａは、それぞれ基地局１０６、１０８及び移動通信ネットワーク１１０を介して通信を行う、第１の移動装置１０２と第２の移動装置１０４とを含む通信システム１００を示す。図に示されるように、移動装置１０２および／または移動装置１０４は移動している。移動装置１０２、１０４と基地局１０６、１０８の各々は、例えばＯＦＤＭ変調に基づいて変調された信号を受信するための受信回路を備える。

移動装置１０２、１０４は、互いに通信をしていてもよく、その場合、ディジタル信号は例えば、ディジタルオーディオ又はビデオ信号を含む。代わりに、移動装置１０２、１０４の各々又は両方は、リモートサーバから通信ネットワーク１１０を介して放送を受信してもよく、それは例えばディジタルテレビ放送でありうる。移動装置１０２、１０４および／または基地局１０６、１０８の受信回路で見られるドップラー周波数シフトの大きさは装置１０２、１０４の速度に依存するであろう。

図１Ｂは、急速に移動している車両１２４に通信装置１２２が設置される通信システムの一部を図解している。通信装置１２２は基地局１２６と通信している。この場合もやはり、通信装置１２２と基地局１２６は例えばＯＦＤＭ変調に基づき変調された信号を受信するための受信回路を備える。ディジタル信号は、例えば、ディジタルオーディオやビデオ信号を含み、例えば基地局１２６から通信装置１２２へのディジタルテレビ放送である。受信回路で見られるドップラー周波数シフトの大きさは、車両の速度に依存するであろう。

図２Ａは、データストリームＸを変調し、例えば、図１Ａの移動装置１０２、１０４又は基地局１０６、１０８、又は図１Ｂの通信装置１２２又は基地局１２６の受信回路へ送信する、送信Ｔｘ回路２００の一例を示す。データストリームＸは入力配線２０２に供給される。配線２０２は、例えば無線リンク制御（ＲＬＣ）やメディアアクセス制御（ＭＡＣ）を実行するレイヤ２の回路を有するブロックＬ２ ２０４へつながれる。ブロック２０４の出力はレイヤ１回路２０６へ、特に、例えばインターリービングを実行し、例えば畳込ＤＶＢ−Ｈ符号化器を備える前方誤り訂正（ＦＥＣ）ブロック２０８へ供給される。ＦＥＣ２０８の出力は、ＯＦＤＭ変調を実行するＯＦＤＭ変調ブロック２１０へつながれる。ＯＦＤＭ変調ブロックの出力は、例えばディジタル−アナログ変換器を備えるＲＦブロック２１２へ順につながれる。ＲＦ回路２１２は例えば、周波数アップコンバータ、フィルタ、電力増幅器をさらに備える。ＲＦブロック２１２の出力は、伝送チャネル上に変調されたＯＦＤＭ信号を送信するためのアンテナへつながれる。

図２Ｂは、送信器２００により送信された信号を受信する受信回路２２０の一例を示す。受信回路２２０は伝送チャネルから、この例ではアンテナ２２２を介して、ｒ_n（ｔ）を受信し、原データストリームＸを再生するために信号を復調する。

アンテナ２２２は、例えば直列並列変換器を含むＲＦ回路２２４へつながれる。ＲＦ回路２２４の出力は、受信信号を周波数領域に変換する高速フーリエ変換ブロック２２６につながれる。ＦＦＴ２２６の出力は、チャネル推定と訂正（ＣＥＣ）、及びキャリア間干渉（ＩＣＩ）除去を実行するＣＥＣ＋ＩＣＩブロック２３０を含む、判定帰還等化器（ＤＦＥ）２２８へつながれる。ＤＦＥ２２８はまた、ＣＥＣ＋ＩＣＩブロックの出力とつながれ、デマッピングとその後のチャネル復号とを実行する、デマッピング及び復号ブロック２３２を含む。チャネル復号は例えば、送信器のＦＥＣブロックが畳込符号化器である場合は、ビタビ復号器を用いて実行される。図２Ｂには示されていないが、例えば送信回路においてチャネル符号化の後にインターリーバが続く場合、デインターリービング処理がデマッピングとチャネル復号処理との間に実行されてもよい。ブロック２３２の出力は、別の実施形態ではこれらのステップは他の場所で実行されても全く実行されなくてもよいが、例えばデインターリービングブロック２３４によるインターリービングの除去、及びＤＲＳブロック２３６によるリード―ソロモン（ＲＳ）符号の復号に先だって、原データストリームＸの推定値

を供給する。デマッピング及び復号ブロック２３２の出力

は、また、フィードバック（帰還）信号としてＣＥＣ＋ＩＣＩブロック２３０へ供給される。

図３Ａは、送信器のＯＦＤＭ変調ブロック２１０をより詳細に図解している。図解するように、ＯＦＤＭ変調を実行するために、ブロック２１０は、入力配線２４２からパイロットシンボルの受信も行う、変調及びマッピングブロック２４０を備える。このブロックは、例えばＰＳＫ（位相偏移変調）、ＱＰＳＫ（直交位相偏移変調）、又はＱＡＭ（直交振幅変調）に従って、データ及びパイロット信号のサブキャリア周波数上で変調を実行する。図３Ａには示されていないが、ＯＦＤＭ変調の後に直接的に、例えばガードインターバルが挿入され、具体的には、シンボルの終端部分がシンボルの先頭部分で反復される。結果として生じる並列データストリームＳ（ｎ）は出力配線２４４へ供給される。

配線２４４は、周波数信号を時間領域へ変換する逆高速フーリエ変換ブロック（ｉＦＦＴ）２４６へつながれる。ｉＦＦＴ２４６の出力信号は、分離した配線上で通信される実部と虚部を一般的に有する複素信号である直列信号へ変換される。ＲＦ回路へ出力される前に、並列直列変換が並列直列変換器２４８により実行される。

図３Ｂは、図２のＤＦＥ２２８をより詳細に図解している。ＦＦＴブロック２２６により供給された周波数信号Ｒ（ｎ）は、ＤＦＥ２２８へ、配線３０２上に供給される。ＤＦＥ２２８は、チャネル推定（ＣＥ）ブロック３０６、遅延モジュール３０８を備え、これらの各々は、周波数信号Ｒ（ｎ）を受信する。遅延モジュール３０８は、１シンボル期間だけ信号Ｒ（ｎ）を遅らせる。遅延モジュール３０８の出力は、キャリア間干渉雑音の推定値Ｒ_ICI（ｎ）を減じる加算器３１０へ供給される。加算器３１０の出力は、信号Ｒ（ｎ）−Ｒ_ICI（ｎ）に基づいてチャネルの静的な部分のチャネル推定値

を計算する、チャネル推定及び訂正ブロック３１２へ供給される。ＣＥＣブロック３１２は、また、原データストリームＳ（ｎ）に対応するシンボルデータの推定値

を供給する。ここで、「ｉ」は、以下で詳細に説明するように、シンボルｎに対する推定値の反復を示す。原データストリームＳ（ｎ）は図３Ａの変調及びマッピングブロック２４０により供給される信号である。推定値

は、デマッピングを実行し、特にシンボルデータの既知のアルファベットに基づいて原データの推定値を決定する、デマッピングブロック３１４へ供給される。デマッピングブロック３１４の出力は、データに取り入れられた前方誤り訂正符号化に基づいて、他の受信されたデータの推定値に基づき推定値を訂正する、チャネル復号器３１６へつながれる。チャネル復号器３１６の出力は、出力配線３１８上に、原データ信号の推定値

を供給する。チャネル復号器３１６は例えばビタビ復号器である。

配線３１８上のチャネル復号器３１６の出力は、例えばビタビアルゴリズムに従って、データ信号を再度符号化するチャネル符号化器３２０、及び、前の繰返しにおいて生成されたデータストリームの推定値

を、ＩＣＩ推定ブロック３２４へ供給するためにデータ信号を再度マッピングするマッピングブロック３２２へのフィードバックパスにも供給される。

推定値

と同様に、ＩＣＩ推定ブロック３２４は、チャネル推定ブロック３０６からの次のシンボルのための静的チャネルの推定値

と、遅延ブロック３２６により提供される１シンボル期間の遅延の後の、チャネル推定及び訂正ブロック３１２からの前のシンボルのための静的チャネルの推定値

とを受信する。これらの値と（以下で詳細に説明する）固定行列Ｃに基づいて、ＩＣＩ推定ブロック３２４により、チャネルのキャリア間干渉雑音Ｒ_ICI（ｎ）の推定値が決定され、入力信号Ｒ（ｎ）から減じられるために加算器３１４へ供給される。

図３Ｂにおいて、破線３２８により示されるように、ＩＣＩ推定ブロック３２４へのフィードバックパスは、ビタビ符号化器３２０を介して供給されるのでなく、フィードバックパスがデマッピングブロック３１４からマッピングブロック３２２の入力へ配線３２８を介して直接的に供給されてもよい。

ここで、図３のブロックによる原シンボルデータの推定値

の生成について説明する。

周波数領域において、受信器により受信された信号Ｒ（ｎ）は
Ｒ（ｎ）＝Ｈ・Ｓ＋Ｗ
に等しいものとする。ここで、Ｈはチャネル行列を表し、２つの成分Ｈ_STAT＋Ｈ_VARからなり、Ｈ_STATはチャネル行列Ｈの対角成分を含む行列であり、この対角成分はチャネルの静的伝搬に対応し、Ｈ_VARは行列Ｈの対角成分を除く要素を含み、これらの要素は、チャネルの動的伝搬に対応する。Ｓは原信号であり、Ｗはチャネルの雑音を表す。その結果として、
Ｒ（ｎ）＝Ｈ_STAT・Ｓ（ｎ）＋Ｈ_VAR・Ｓ（ｎ）＋Ｗ
ということとなる。

送信された信号の推定値

は、以下のように決定される。

ただし、Ｒ_ICI（ｎ）は、

のように決定されるキャリア間干渉雑音である。図３では、ＩＣＩ推定ブロック３２４はＲ_ICI（ｎ）を決定し、Ｒ_ICI（ｎ）は加算器３１０によりＲ（ｎ）から減じられ、この結果はＣＥＣブロック３１２において送信された信号の推定値

を生成するために

により割られる。

ここで、ＩＣＩ推定ブロック３２４によるＲ_ICI（ｎ）の生成について図４を参照して説明する。

図４は、図３ＢのＩＣＩ推定ブロック３２４をより詳細に図解している。ブロック３２４は、チャネル推定ブロック３０６から次のシンボルのためのチャネル推定値

を受信するための入力４０２と、遅延ブロック３２６から前のシンボルのためのチャネル推定値

を受信するための入力４０４と、現在のシンボルｎに対するＤＦＥ２２８の前の繰返しがすでに実行されている場合、マッピングブロック３２２からの、入力配線４０６上における原信号の推定値

とを備える。

加算器４０８は、配線４０２と４０４上で受信される次のそして前のチャネル推定値の減算を実行し、結果のベクトルを、ベクトルをそのベクトルの値を対角線に沿った位置に有する行列

に拡張するブロック４０９へ供給する。

は、これに２（Ｎ＋Ｇ）で割られた参照行列Ｃ_m、nを乗じる乗算器４１０へ供給される。ここで、Ｎは各シンボルの情報を表すサンプルの数で、Ｇは各シンボルのガードインターバルを表すサンプルの数であり、したがって、Ｎ＋Ｇは１つのＯＦＤＭシンボルのサンプルにおける全長である。行列Ｃ_m、nについて、以下、より詳細に説明する。乗算器４１０の出力は、乗算器４１０で実行された乗算の結果と、ベクトルである推定値

とを乗算する、さらなる乗算器４１２へ供給される。乗算器４１２の出力のベクトルは、出力配線４１４上へ供給される信号Ｒ_ICI（ｎ）である。

別の方法として、最初に

にＣ_m、n／２（Ｎ＋Ｇ）を乗じて、結果のベクトルの各要素にベクトル

の対応する要素を独立的に乗じることにより、数学的に等価な形式で計算が実行されてもよい。

このように、

行列は、折れ線近似を用いて近似される。具体的には、

の推定値は、

のように決定される。参照行列Ｃ_m、n／２（Ｎ＋Ｇ）は、例えば、受信器のメモリに保持される。ＣはＣ_n、m＝Ｂ_n-m／Ｎのように定義される行列であり、Ｂ_n-mは、

のように定義することができる。ここで、Ｔ_Sはサンプリング間隔である。

行列

と、ベクトル

を図５に示す。図解されるように、行列

は、ゼロの対角成分と対角成分のどちらの側にもいくつかの値にわたる他の要素Ｈとを有する。本発明の発明者は、

行列の要素の全てを使うことなく良好な性能を達成可能であることを発見した。行列はＮ×Ｎ行列であり、Ｎはサブキャリア周波数の数である。Ｎが数千に等しくてもよいことを考えれば、行列の要素の全ての数を扱うためにはプロセッサのリソースの要求が厳しくなるであろう。上に述べたように、各行に最大ｗ個のゼロでない値が存在し、残りの値はゼロである。ｗは例えば少なくとも２であり、具体的にはＮ＝８１９２のＤＶＢ−ＴやＤＶＢ−Ｈでは６０の値が特によく機能する。

次の、そして前のシンボルに対するチャネルの静的部分の推定値

は、図３Ｂのチャネル推定ブロック３０６及びチャネル推定及び訂正ブロック３１２により決定されるように、パイロットサブキャリア信号に基づいて実行されてもよい。パイロットサブキャリアは例えば３キャリア周波数ごとに存在する。具体的には、パイロットキャリア周波数に基づいてチャネルの推定値を提供するように、例えば最初に線形補間を実行することによって補間が実行される。第２に、全体のチャネル推定値

を完成するために、例えば１以上のＦＩＲフィルタを用いる周波数補間が実行される。次のシンボルに対する

は、除去されるＩＣＩ雑音なしで生成されるところ、前のシンボルに対する、

は、除去されるＩＣＩ雑音Ｒ_ICIを有する信号に基づいて、ＣＥＣ３１２により計算されることに注意すべきである。

図３Ｂを再度参照すると、ＤＦＥ２２８はシンボルが受信されるレートより高いレートで動作する。これは、各シンボルに対して１より多くのループの繰返しを実行することができることを意味する。

一般に、各シンボルに対して、ＤＦＥ２２８により少なくとも２回の繰返しが実行される。最初の繰返しでは、シンボルｎに対するデータ信号の推定値

がまだない。ＤＦＥ２２８のいくつかの実施形態によれば、繰返しのループはシンボルの到着の速度より３倍速い速度で達成され、これは各シンボルに対して３回の繰返しが実行されることを意味する。しかしながら、発明者は、エラーが極めて少ない、又は全くない原データを提供することができる繰返しの数は６回ほどであるかもしれないことを発見した。各シンボルに対して実行される繰返しの数に柔軟性を許すために、以下で説明するように、好ましくは適応的なバッファメモリが使用される。

図６はＤＦＥ２２８とつながれるバッファメモリ６００を示す。メモリ６００は、この例では、ＤＦＥ２２８による処理に先だって、バッファ入力ＢＵＦＦ＿ＩＮ上で受信されたＲ（ｎ）データを保持するため、そして、ＤＦＥ２２８からの、バッファ出力ＢＵＦＦ＿ＯＵＴ上へ出力される前の推定値

を保持するための、入力および／または出力バッファとして用いられる４つのメモリバンク６０２から６０８を備える。言い換えれば、バッファメモリはＤＦＥ２２８の入力と出力につながれる。メモリ６０９は、処理される次のシンボルに関するＲ（ｎ）データを一時的に保持するためにメモリ６００とＤＦＥ２２８の間に用意される。

メモリ構造の入力／出力クロック信号ＣＬＫ＿Ｓは、シンボルに対応するデータがＢＵＦＦ＿ＩＮ入力配線上で入力バッファに入力され、ＢＵＦＦ＿ＯＵＴ出力配線上で出力バッファから出力される時を制御する。クロック信号ＣＬＫ＿Ｓの周波数はシンボルが到着する頻度と同じである。一方、ＤＦＥ２２８は、この例ではＣＬＫ＿Ｓより３倍高い周波数を有する、クロック信号ＣＬＫ＿ＤＦＥによりクロックされる。別の実施形態では、クロック信号ＣＬＫ＿ＤＦＥの周波数は異なる周波数であってよく、例えば、クロック信号ＣＬＫ＿Ｓの周波数の２から１０倍であってよい。

図６に、メモリバンク６０４と６０６の間に、入力と出力バッファとの間の境界線を指し示すポインタ６１０を表す。このポインタは、ここで説明するように、位置６１２、６１４、６１６、又は６１８へ、要求される入力／出力バッファの数に応じて移動してもよい。

制御回路ＣＴＲＬ６２０は、ＤＦＥ２２８の出力を受信し、復調されたデータ信号

におけるエラーの残りの数が特定のシンボルに対するＤＦＥ２２８の繰返しをするに値するか、または、すぐにデータはＤＦＥからバッファ６００へ出力されることができるかを判定する。具体的には、データ信号中の誤り訂正符号は、復号前のデータ中に存在する誤りの数を推定することを可能とする。符号化器は、例えばＤＥＭＡＰブロック３１４の出力における、受信された符号化データと、復号とそれに続く符号化の後に得られる、言い換えれば、チャネル符号化器３２０の出力における、データとを比較する。それに応じて、制御ブロック６２０は、バッファブロック６００を制御するための制御信号を生成する。具体的には、制御信号は、ＤＦＥの出力が出力バッファ６００に保持され、次のシンボルに対するデータがＤＦＥにロードされるべきであること、又はポインタが位置を変えるべきことを示す。

通常の処理では、２つの左側のメモリバンク６０２、６０４は入力バッファとして指定され、２つの右側のメモリバンク６０６、６０８は、出力バッファとして指定される。

好ましくは、所与のシンボルに対する繰り返しの最大数Ｍはシステム内で定められる。Ｍは例えば、少なくとも２に設定され、例えば、２から１０の間である。本発明の発明者は、ＤＶＢ−ＴおよびＤＶＢ−Ｈへの適用においては、ＤＦＥ２２８の６回目の繰返し以降は、大抵全てのエラーが訂正され、そして、そのため、繰り返しの最大数Ｍは、例えばそのようなアプリケーションでは、６として定められることを発見した。

最初は、ポインタ６１０はメモリバンク６０４と６０６の間の位置であるとする。制御ブロック６２０が、現在のシンボルに対するＤＦＥ２２８のただ２回の繰返しの後に、データをすぐに出力できることを示すと、メモリバンク６０６と６０８がまだ空になっておらず、このため、ポインタは新しい出力バッファを作り出すために位置６１２へ移動する。同時に、メモリバンク６０４の内容は処理される準備のメモリ６０９にロードされ、ＤＦＥ２２８の出力はメモリバンク６０４へロードされる。メモリ６０９中の次のシンボルに対するデータの処理がその後開始される。もしこの次のシンボルが３回より少ない繰返しを用いると、その後、再度ポインタを、メモリバンク６０２をさらなる出力バッファに変える、位置６１４へ移動してもよい。ポインタが位置６１４にある間は、出力バッファはこれ以上拡張できないため、３回より少ない繰返しを要求するいかなるシンボルも３回繰り返されるであろう。

一方、ポインタが位置６１４にあるとき、もし、制御ブロック６２０が、現在処理されているシンボルに対するデータに３回より多くの繰返しを適用してエラーレートを向上させるべきと決定した場合、より多くの入力バッファを作り出すことができる。具体的には、３回目の繰返しの後に、制御ブロックは、ポインタをポジション６１２に移動することにより、メモリバンク６０２を入力バッファに変える。必要であれば、続くシンボルに対するデータの処理の間、より多くの入力バッファを用意するために、ポインタを６１０、６１６、６１８のそれぞれの位置に逐次的に移動してもよい。しかしながら、一度ポインタが位置６１８に到達すると、それ以上の入力バッファを作り出すことはできず、このため、さらなる繰り返しによってエラーレートを削減できたとしても、出力バッファが再度解放されない限り、シンボルは最大３回繰り返される。

図７は複数のキャリア周波数上の変調された信号を受信するアンテナ７０２を備える電子装置７００を示す。アンテナ７０２は、受信回路７０４につながれる。受信回路７０４の出力は、さらに装置のメインプロセッサ７０８とつながるディジタル信号処理（ＤＳＰ）ブロック７０６へつながれる。上述の図３Ａの受信回路、そして特にＤＦＥ２２８は、例えばハードウェアの中の受信回路７０４の中にある装置であり、代わりに、ＤＳＰ７０６により実行されるソフトウェアにより、又はハードウェアとソフトウェアの組み合わせにより、実装されてもよい。プロセッサ７０８は、例えばアンテナ７０２を介して受信されたデータを保持するメモリ７１０につながれる。図７には示していないが、プロセッサ７０８は例えばディスプレイ部や入力／出力装置などのような１以上の他の要素につながれてもよい。

装置７００は、例えば、電話を含む移動装置、ラップトップコンピュータ、ＰＤＡ（パーソナル・ディジタル・アシスタンツ）、携帯ゲーム機等のような、例えばＯＦＤＭ信号といった変調された信号を復調するための回路を含むあらゆる電子装置である。装置７００はＰＣやセットトップボックスのような装置であってもよい。装置７００は、例えばＤＶＢ−ＴやＤＶＢ−Ｈ標準に従ったビデオやテレビのような信号を受信するように、例えば構成される。装置７００はまた、基地局内において、例えば移動装置から受信した、変調された信号を受信し復調するために提供される装置であってもよい。

ここで説明した受信回路の利点は、デマッピングブロック３１４とマッピングブロック３２２を介したフィードバックパスを提供することにより、シンボルデータに対する判定がシンボルデータが属するアルファベットの知識に基づいて行われることである。これは、フィードバックパスの精度を向上させる。ひいては、もしフィードバックパスにおいてデマッピングが実行されなければ、熱雑音が再度システム内に入れられ、さらなる誤りを引き起こすであろう。いくつかの実施形態において、フィードバックパスはまた、チャネル復号器３１６とチャネル符号化器３２０とを含み、これは、デマッピングの間に得られるシンボルデータ上の判定における、少なくともいくつかの誤りを訂正するというさらなる利点を提供する。

ここで説明した受信回路のさらなる利点は、ＤＦＥ２２８がマルチキャリア信号からキャリア間干渉を除去する簡単で効果的な方法を提供することである。具体的には、本発明の発明者は、前に知られたＯＦＤＭ受信器では、８０Ｈｚより大きいドップラー周波数シフトは正しいデータ伝送を妨げるキャリア間干渉を引き起こすところ、ここで説明した受信器は１８０Ｈｚほどのドップラー周波数シフトに対処することができることを発見した。８００ＭＨｚの中心キャリア周波数を仮定したときに、これは、受信回路の最大速度を１０８ｋｍ／ｈから２４３ｋｍ／ｈへ増加することができること、言い換えると、１３５ｋｍ／ｈの速度増加を意味する。

ここで説明した受信回路のさらなる利点は、受信された信号の品質に応じて、より多くの又はより少ない繰返しが実行されてもよいということである。各シンボルに対する処理遅延の変動を補償するために、順応性のあるバッファが有利に提供される。

本発明のいくつかの特定の実施形態が説明されたが、当業者には様々な変形や別の方法が適用されてもよいことは明らかであろう。

例えば、ビタビ復号のような具体的な復調のステップを含む実施形態が説明されたが、当業者にとって、追加および／または別のステップを適用してもよいことは明らかであろう。

さらに、メモリバッファ構造が図６に関して４つのメモリバンクを備えるように説明されたが、別の実施形態では、より多くの又は少ないメモリバンクが準備されてもよい。

Claims (15)

1. Ｎ個のサブキャリアを有する複数のシンボルを備えた、伝送チャネルから受信された入力信号（Ｒ（ｎ））を復調する受信回路であって、前記Ｎ個のサブキャリアには、原データ信号により変調される複数のデータサブキャリアと、少なくともあるシンボルにおいて、参照信号により変調される複数のパイロットサブキャリアとが含まれ、
   前記受信回路は、現在のシンボルにより変調された前記原データ信号の推定値
   

   

   を生成するために、前記現在のシンボルに対する前記入力信号を繰返し処理する判定帰還等化器（２２８）を備え、
   前記判定帰還等化器は、
   前のシンボルに対して決定されたチャネル推定値
   

   

   と、次のシンボルに対して決定されたチャネル推定値
   

   

   と、デマッピングブロック（３１４）を備えるフィードバックパスにより供給される、前記現在のシンボルに対するシンボルデータの前の推定値
   

   

   と、に少なくとも基づいて、キャリア間干渉（ＩＣＩ）雑音の推定値（Ｒ_ICI（ｎ））を供給するキャリア間干渉推定ブロック（３２４）と、
   前記入力信号から減じられるＩＣＩ雑音の前記推定値に基づいて前記原データ信号の前記推定値を決定する訂正回路（３１０、３１２、３１４、３１６）と、
   を備えることを特徴とする受信回路。
2. 前記フィードバックパスは、チャネル復号器（３１６）をさらに備えることを特徴とする請求項１に記載の受信回路。
3. 前記訂正回路は、
   デマップされたデータ信号を生成するために、前記現在のシンボルに対するシンボルデータの推定値
   

   

   上で、デマッピングを実行するデマッピングブロック（３１４）と、
   前記デマップされたデータ信号に基づいて、現在のシンボルに対するシンボルデータの前記前の推定値
   

   

   を供給するマッピングブロック（３２２）と、を備え、
   前記原データ信号の前記推定値
   

   

   は、前記デマップされたデータ信号に基づく、
   ことを特徴とする請求項１又は２に記載の受信回路。
4. 前記訂正回路は、
   前記原データ信号の前記推定値
   

   

   を生成するために前記デマップされたデータ信号を復号するチャネル復号器（３１６）と、
   前記チャネル復号器の出力と接続され、前記デマップされた信号を前記マッピングブロック（３２２）へ供給するために、原データストリームの前記推定値を符号化するチャネル符号化器（３２０）と、
   をさらに備えることを特徴とする請求項３に記載の受信回路。
5. 前記訂正回路（３１０、３１２）は、ＩＣＩ雑音推定値を前記入力信号から減じた結果を前記現在のシンボルに対するチャネル推定値によって割ることにより決定される、前記現在のシンボルに対するシンボルデータの推定値
   

   

   に基づいて、前記原データの推定値
   

   

   を決定することを特徴とする、請求項１から４のいずれか１項に記載の受信回路。
6. 前記ＩＣＩ推定ブロック（３２４）は、ＩＣＩ雑音推定値（Ｒ_ICI（ｎ））を、
   

   

   のように決定し、Ｃは参照行列、
   

   

   は、シンボルｎに対する前記判定帰還等化器の前の繰返しに対して決定された前記現在のシンボルに対するシンボルデータの推定値、
   

   

   は、次のシンボルに対するチャネル推定値、
   

   

   は、前のシンボルに対するチャネル推定値、Ｎは前記入力信号のデータ部分に関するサンプル数、そしてＧはガードインターバルに関するサンプル数であることを特徴とする請求項１から５のいずれか１項に記載の受信回路。
7. 行列Ｃは、Ｃ_n、m＝Ｂ_n-m／Ｎのように定義され、Ｂ_n-mは、
   

   

   のように定義でき、Ｔ_Sはサンプリング間隔であることを特徴とする請求項６に記載の受信回路。
8. 前記ＩＣＩ推定ブロック（３２４）は、
   

   

   に等しく、対角成分がゼロからなり、行列の各行において対角成分を除く全幅が３から２００の要素がゼロでない、Ｎ×Ｎ行列
   

   

   を決定することを特徴とする請求項６又は７に記載の受信回路。
9. 前記受信回路は、前記判定帰還等化器により処理されるシンボルに対する前記入力信号を受信し、前記判定帰還等化器により処理されたシンボルに対する前記原データ信号の前記推定値を受信する、バッファメモリ（６００）を備え、
   前記バッファメモリは、複数のメモリバンク（６０２−６０８）を備え、前記メモリバンクの各々における、前記判定帰還等化器により処理されるシンボルに対する前記入力信号の記憶、又は、前記判定帰還等化器により処理されたシンボルに対する前記原データ信号の推定値の記憶は、制御ブロック（６２０）により制御されることを特徴とする請求項１から８のいずれか１項に記載の受信回路。
10. 前記制御ブロック（６２０）は、前記判定帰還等化器により処理されている現在のシンボルに対して、前記原データ信号の前記推定値の中の誤りの数を推定し、
    検出されたエラーの数に基づいて、次のシンボルに対する前記入力信号を前記判定帰還等化器にロードするように前記バッファメモリを制御することを特徴とする請求項９に記載の受信回路。
11. 前記制御ブロックは、チャネル復号の前の原データシンボルの推定値と、チャネル復号及び再符号化の後の原データシンボルの推定値とを比較することにより前記誤りの数を推定することを特徴とする請求項１０に記載の受信回路。
12. 第１のクロック信号（ＣＬＫ＿Ｓ）に基づいて、入力信号が前記バッファメモリ構造に入力され、
    前記原データ信号の前記推定値が前記バッファメモリ構造から出力され、
    前記第１のクロックの周波数の少なくとも２倍の周波数を有する第２のクロック信号（ＣＬＫ＿ＤＦＥ）に基づいて、前記判定帰還等化器は繰返しを実行する
    ことを特徴とする請求項９から１１のいずれか１項に記載の受信回路。
13. 前記入力信号を受信する入力（２２２、７０２）と、前記入力信号を周波数領域に変換するフーリエ変換ブロック（２２６）と、請求項１から１２のいずれか１項に記載の受信回路と、を備える移動装置。
14. 前記入力信号を受信する入力（２２２、７０２）と、前記入力信号を周波数領域に変換するフーリエ変換ブロック（２２６）と、請求項１から１２のいずれか１項に記載の受信回路とを備える基地局。
15. Ｎ個のサブキャリアを有する複数のシンボルを備えた、伝送チャネルから受信された入力信号（Ｒ（ｎ））を復調するための方法であって、前記Ｎ個のサブキャリアには、原データ信号により変調される複数のデータサブキャリアと、少なくともあるシンボルにおいて、参照信号により変調される複数のパイロットサブキャリアとが含まれ、
    前記方法は、現在のシンボルにより変調された前記原データ信号の推定値
    

    

    を生成するために、前記現在のシンボルに対する前記入力信号への繰返し処理を実行するステップを備え、
    前記繰返し処理は、
    前のシンボルに対して決定されたチャネル推定値
    

    

    と、次のシンボルに対して決定されたチャネル推定値
    

    

    と、デマッピングブロック（３１４）を備えるフィードバックパスにより供給される、前記現在のシンボルに対するシンボルデータの前の推定値
    

    

    と、に少なくとも基づいて、キャリア間干渉（ＩＣＩ）雑音（Ｒ_ICI（ｎ））を推定するステップと、
    前記入力信号から減じられるＩＣＩ雑音の前記推定値に基づいて、前記原データ信号の前記推定値を決定するステップと、
    を備えることを特徴とする方法。

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