JP2012249423A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】負荷急変時において、ＤＣ−ＤＣコンバータの電流のバランスがとれ、かつ、高速応答可能なＤＣ−ＤＣコンバータを提供する。
【解決手段】スイッチング素子と、スイッチング素子を駆動する駆動回路と、入出力電圧をデジタル値に変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータからの出力を入力し、スイッチング動作時間を表すスイッチングパルスのパルス幅を演算する演算処理回路と、演算処理回路から演算されたスイッチングパルスのパルス幅を入力し、該パルス幅のデューティ・サイクルを可変させて駆動回路に付与するＰＷＭ回路と、を備え、演算処理回路では、入出力電圧及び所定の負荷電流の各値を使用して、スイッチングパルスのパルス幅を演算するＤＣ−ＤＣコンバータ。
【選択図】図１

Description

本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。

ＤＣ−ＤＣコンバータは、ＭＰＵに代表されるような大電流、負荷変動が急峻なＤＣ−ＤＣコンバータとして利用されている。例えば、米国Linear Technology社の電源制御ＩＣ（例えば、型名ＬＴＣ３８２９）のようなマルチフェーズＤＣ−ＤＣコンバータは、複数のコンバータを並列に接続し、ＤＣ−ＤＣコンバータ１つ当たりの負荷電流の低減、及び、入力リップル電流の低減等の利点がある。

ＤＣ−ＤＣコンバータにおいて負荷電流が急峻に変動した場合、位相すなわち時間がずれているため、各ＤＣ−ＤＣコンバータのパルス幅が異なってしまい、ＤＣ−ＤＣコンバータに流れる電流がアンバランスとなる。それにより、１つのコンバータが過負荷となり、最悪故障してしまう。それを防ぐために、パルス幅を全て同じにすると、応答は１周期分遅れることとなり、応答が悪化し、出力電圧の安定性が悪化する。

特開２０１０−２７３４８３号公報

本発明が解決しようとする課題は、負荷急変時において、ＤＣ−ＤＣコンバータの電流のバランスがとれ、かつ、高速応答可能なＤＣ−ＤＣコンバータを提供することにある。

実施形態のＤＣ−ＤＣコンバータは、スイッチング素子と、前記スイッチング素子を駆動する駆動回路と、入出力電圧をデジタル値に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータからの出力を入力し、スイッチング動作時間を表すスイッチングパルスのパルス幅を演算する演算処理回路と、前記演算処理回路から演算されたスイッチングパルスのパルス幅を入力し、該パルス幅のデューティ・サイクルを可変させて前記駆動回路に付与するＰＷＭ回路と、を備え、前記演算処理回路では、入出力電圧及び所定の負荷電流の各値を使用して、前記スイッチングパルスのパルス幅を演算する。

本発明の実施形態に係るＤＣ−ＤＣコンバータの構成を示す図である。 ＤＣ−ＤＣコンバータの主要部における波形の変化を示す図である。 演算処理回路における処理の流れを示すフローチャートである。

以下、本発明の一実施の形態について、図面を参照して説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。

図１は、本発明の実施形態に係るＤＣ−ＤＣコンバータの構成を示す図である。実施形態のＤＣ−ＤＣコンバータは、２フェーズの同期整流方式の降圧型コンバータである。図１に示すものは、パワーMOSFETスイッチを内蔵した同期整流方式ＰＷＭ（Pulse Width Modulation）コンバータで、これは、効率を上げ、 外付け部品点数を削減するのに好適である。実施形態は一例であって、これに限定されるものではない。例えば、シングルフェーズであっても、２フェーズ以上のフェーズ数でもかまわない。また、実施形態では、制御方式はデシタル制御方式で行う。

図１に示すＤＣ−ＤＣコンバータ１００は、入力源１から所定の電圧が供給され、負荷２に任意の出力電圧を出力する。入力源１のプラス側と、高電圧側のハイサイドＦＥＴ１０a及びハイサイドＦＥＴ１０bのドレイン側が接続されている。ハイサイドＦＥＴ１０a及びハイサイドＦＥＴ１０bのソース側は、それぞれ低電圧側のローサイドＦＥＴ１１a及びローサイドＦＥＴ１１bのドレイン側に接続されている。さらに、ハイサイドＦＥＴ１０a及びハイサイドＦＥＴ１０bのソース側は、ダイオード１２a及びダイオード１２bのカソード側、チョークコイル１３a及びチョークコイル１３bに接続されている。ハイサイドＦＥＴ１０a及びハイサイドＦＥＴ１０bのゲート側は、それぞれＦＥＴの駆動回路である駆動回路２２a及び駆動回路２２bの出力に接続されている。

尚、図１では、ハイサイドＦＥＴ１０a及びハイサイドＦＥＴ１０bはＮチャンネルＦＥＴとして表記しているが、ＰチャンネルＦＥＴとしても構わない。ただし、この場合はドレインとソースの接続が逆となる。

入力源１のマイナス側、ローサイドＦＥＴ１１a及びローサイドＦＥＴ１１bのソース側、及びダイオード１２a及びダイオード１２bのアノード側は、グランドに接続されている。ローサイドＦＥＴ１１a及びローサイドＦＥＴ１１bのゲート側は、それぞれＦＥＴの駆動回路である駆動回路２３a及び駆動回路２３bの出力に接続されている。

尚、ダイオード１２a及びダイオード１２bは、それぞれローサイドＦＥＴ１１a及びローサイドＦＥＴ１１b内のボディダイオードを使用しても構わない。

チョークコイル１３a及びチョークコイル１３ｂの他端側は、出力を平滑するためのコンデンサ１４、規定のＡ／Ｄコンバータの入力電圧に変換するための分圧抵抗１５、負荷抵抗２に接続されている。分圧抵抗１５の他端側は、分圧抵抗１６と出力電圧をデジタル値に変換するＡ／Ｄコンバータ１７に接続されている。コンデンサ１４の他端側、分圧抵抗１６の他端側及び負荷抵抗２の他端側は、グランドに接続されている。

入力源１のプラス側は分圧抵抗１８に接続され、分圧抵抗１８の他端側は分圧抵抗１９及び入力電圧をデジタル値に変換するＡ／Ｄコンバータ２０に接続されている。分圧抵抗１９の他端側及び入力源１のマイナス側はグランドに接続されている。

Ａ／Ｄコンバータ１７及びＡ／Ｄコンバータ２０によって入力電圧及び出力電圧はデジタル変換され、それらの出力は、演算処理回路２１に入力される。

演算処理回路２１では、所定の演算により、スイッチングパルス幅の計算を行う。演算処理回路２１での演算結果は、ＰＷＭ回路２４a及びＰＷＭ回路２４bに出力される。ＰＷＭ回路２４a及びＰＷＭ回路２４bでは、スイッチングパルスの出力タイミングは一定で、スイッチングパルス幅を可変とする。

ＰＷＭ回路２４a及びＰＷＭ回路２４bへのスイッチングパルスの出力タイミングは、スイッチング周期をＴ_ｓとすると、Ｔ_ｓ／２ずらして出力される。本実施形態は２フェーズのＤＣ−ＤＣコンバータのためである。したがって、３フェーズの場合には、出力タイミングのずれはＴ_ｓ／３となり、４フェーズの場合には、出力タイミングのずれはＴ_ｓ／４となる。

ＰＷＭ回路２４a及びＰＷＭ回路２４bで所定のスイッチングパルス幅に変換された信号は、それぞれ駆動回路２２a、駆動回路２３a及び駆動回路２２b、駆動回路２３bに出力される。駆動回路２２a、駆動回路２３a及び駆動回路２２b、駆動回路２３bは、それぞれ、２つの出力トランジスタを持ち、出力信号の「H」、「L」に応じて、２つの出力トランジスタが交互に「ON」、「OFF」の動作を行うコンプリメンタリ出力となっている。また、駆動回路２２ａ、２３ａ（駆動回路２２ｂ、２３ｂも同様）をＰＷＭ信号で正逆運転する場合に、駆動回路２２ａ、２３ａの遅れ時間により短絡電流が流れるおそれがある（駆動回路２２ｂ、２３ｂも同様である）ので、両導通を避けるために例えばＰＷＭ周期の５％程度のデッドタイム（不感時間）を設定するのが好適である。

ＤＣ−ＤＣコンバータに対して負荷変動を事前に通知する割り込み信号発生器２５は、演算処理回路２１に入力される。

（作用）
以上のように構成したＤＣ−ＤＣコンバータの動作を説明する。図２は、ＤＣ−ＤＣコンバータの主要部における波形の変化を示す。図２に示す波形は、負荷が無負荷から全負荷に変動したときの主要部の波形を示している。例えば、レーダ装置等のある種の装置に用いられるＤＣ−ＤＣコンバータでは、負荷変動は、無負荷か全負荷である。

負荷変動が発生したとき、コンバータからの出力電圧は低下する。出力電圧の低下を抑えるために、駆動回路２２a、駆動回路２３a、駆動回路２２b、及び駆動回路２３bからの信号を受けて、ハイサイドＦＥＴ１０a、ローサイドＦＥＴ１１a、ハイサイドＦＥＴ１０b、及びローサイドＦＥＴ１１bは、それぞれ動作を開始する。

図２に示すように、負荷変動により出力電圧が下がると、Ｔ_ｏｎ１、Ｔ_ｏｎ２のスイッチング２回動作後に、定常のスイッチングパルス幅に復帰するように制御されている。最大負荷変動の大きさが把握できているので、Ｔ_ｏｎ１の大きなパルスに続くＴ_ｏｎ２の小さなパルスを付与することで、電圧降下分を収束させるものである。インダクタンスの値が小さいと、スイッチング２回動作後に定常のスイッチングパルス幅に復帰できるし、インダクタンスの値が大きいと、スイッチング数回後に定常のスイッチングパルス幅に復帰する。

また、駆動回路２２a、駆動回路２３aと駆動回路２２b、駆動回路２３bのスイッチングオン幅、スイッチングオフ幅を等しくすれば、チョークコイル１３a及びチョークコイル１３ｂを流れるインダクタンス電流は同じ波形で立ち上がるため、負荷変動時もバランスが良くなる。

ここで、スイッチング２回動作後と定常時の電流波形の境界点はｔ３となり、下の式が成立する。

ここで、Ｉ_ｏｕｔは出力電流、ΔＩはチョークコイルを流れるインダクタンス電流の変動分、Ｖ_ｉｎは入力電圧、Ｖ_ｏｕｔは出力電圧、Ｔ_ｏｎ１は１回目のハイサイドＦＥＴのスイッチングオン時間、Ｌはチョークコイルのインダクタンス、Ｔ_ｓはスイッチング周期、Ｔ_ｏｎ２は２回目のハイサイドＦＥＴのスイッチングオン時間である。

ここで、ΔＩは下式により求められる。

ここで、Ｔ_ｏｆｆは定常時のスイッチングオフ時間である。（２）式を（１）式に代入し、Ｔ_ｏｎ１＋Ｔ_ｏｎ２を求めると、

が得られる。

上式から明らかなように、スイッチング２回動作時間であるＴ_ｏｎ１＋Ｔ_ｏｎ２は、いずれも既知の値である、Ｌ、Ｉ_ｏｕｔ、Ｔ_ｏｆｆ、Ｔ_ｓと、Ａ／Ｄコンバータから得られる値であるＶ_ｉｎ、Ｖ_ｏｕｔによって演算により求めることができる。

図３は、演算処理回路における処理の流れを示すフローチャートである。図３に示すように、演算処理回路２１では、まず、入力電圧のデータを読み込む（ステップＳ３１）。次いで、出力電圧のデータを読み込む（ステップＳ３２）。次いで、上記した（３）式によって、スイッチング２回動作時間であるＴ_ｏｎ１＋Ｔ_ｏｎ２を演算する（ステップＳ３３）。次いで、ＰＷＭ回路２４ａ、２４ｂに対して、Ｔ_ｏｎ１を出力する（ステップＳ３４）。次いで、ＰＷＭ回路２４ａ、２４ｂに対して、Ｔ_ｏｎ２を出力する（ステップＳ３５）。

以上説明したように、本実施形態によれば、急峻な負荷変動でも電流をバランス良く、しかも、高速に電圧を安定化することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…ＤＣ−ＤＣコンバータ
１…入力源
２…負荷抵抗
１０ａ、１０ｂ、１１ａ、１１ｂ…ＦＥＴ
１２ａ、１２ｂ…ダイオード
１３ａ、１３ｂ…チョークコイル
１７、２０…Ａ／Ｄコンバータ
２１…演算処理回路
２２ａ、２２ｂ、２３ａ、２３ｂ…駆動回路
２４ａ、２４ｂ…ＰＷＭ回路
２５…割り込み信号発生器

Claims (6)

1. スイッチング素子と、
   前記スイッチング素子を駆動する駆動回路と、
   入出力電圧をデジタル値に変換するＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータからの出力を入力し、スイッチング動作時間を表すスイッチングパルスのパルス幅を演算する演算処理回路と、
   前記演算処理回路から演算されたスイッチングパルスのパルス幅を入力し、該パルス幅のデューティ・サイクルを可変させて前記駆動回路に付与するＰＷＭ回路と、を備え、
   前記演算処理回路では、入出力電圧及び所定の負荷電流の各値を使用して、前記スイッチングパルスのパルス幅を演算するＤＣ−ＤＣコンバータ。
2. 出力回路にインダクタとコンデンサを有し、前記所定の負荷電流は、出力電流、スイッチング周期、インダクタンス、及び定常時のスイッチングオフ時間の各値を使用して予め決定する請求項１記載のＤＣ−ＤＣコンバータ。
3. 負荷変動の際、２回のスイッチング動作後に定常のパルス幅に復帰するように制御され、
   １回目の前記スイッチング素子のスイッチングオン時間をＴ_ｏｎ１、２回目の前記スイッチング素子のスイッチングオン時間をＴ_ｏｎ２としたとき、前記演算処理回路で演算するスイッチング動作時間Ｔ_ｏｎ１＋Ｔ_ｏｎ２は、次式で表される請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
   

   

   ここで、Ｉ_ｏｕｔ：出力電流、Ｖ_ｉｎ：入力電圧、Ｖ_ｏｕｔ：出力電圧、Ｌ：チョークコイルのインダクタンス、Ｔ_ｓ：スイッチング周期、Ｔ_ｏｆｆ：定常時のスイッチングオフ時間
4. 前記スイッチング素子を複数備えるマルチフェーズである請求項１乃至請求項３のいずれか１項に記載のＤＣ−ＤＣコンバータ。
5. 前記スイッチング素子は、直流電源に接続されたハイサイドＭＯＳＦＥＴと、グランド端子に接続されたローサイドＭＯＳＦＥＴである請求項４記載のＤＣ−ＤＣコンバータ。
6. 降圧型コンバータである請求項１乃至請求項５のいずれか１項に記載のＤＣ−ＤＣコンバータ。

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