JP2012238850A - 半導体装置 - Google Patents

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Abstract

【課題】短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供する。
【解決手段】溝部および該溝部を挟んで形成された一対の低抵抗領域を有する半導体基板と、半導体基板上の第１のゲート絶縁膜と、第１のゲート絶縁膜を介し、溝部と重畳するゲート電極と、ゲート電極を覆って設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上の、溝部を挟んで設けられた一対の電極と、一対の電極と接する半導体膜と、を有し、一対の低抵抗領域の一方と、一対の電極の一方が電気的に接続されている積層されたトランジスタを形成し、一方はｎ型半導体からなるトランジスタであり、他方はｐ型半導体からなるトランジスタにより形成させることによって、相補型ＭＯＳ回路を形成する。
【選択図】図１

Description

トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、トランジスタを用いて形成されたレジスタを有する中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔともいう。）、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示装置に代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
近年、情報化社会がますます発展し、例えばパーソナルコンピュータまたは携帯電話などに対し、高速化、大容量化、小型化、または軽量化などの要求が高まっている。このため、大規模集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎともいう。）や中央演算処理装置などの半導体装置において、高集積化、動作速度の高速化、低消費電力化が求められている。
半導体装置の消費電力は、動作状態の場合に生じる消費電力と、停止状態の場合に生じる消費電力（以下、待機電力と呼ぶ。）の和におおよそ等しい。
待機電力は、静的な待機電力と、動的な待機電力に分類できる。静的な待機電力は、例えば半導体装置におけるトランジスタの電極間に電圧が印加されていない状態、すなわち、ゲートとソースの間の電位差がほぼ０Ｖの状態において、ソースとドレインの間、ゲートとソースの間、ゲートとドレインの間にリーク電流が生じることで消費される電力である。また、動的な待機電力は、待機状態の回路にクロック信号などの各種信号の電圧や、電源電圧が供給され続けることにより消費される電力である。
また、半導体装置の動作速度を高速化させるために、微細加工技術が開発されている。しかし、トランジスタなど半導体装置の微細加工が進むと、トランジスタのチャネル長は短く、ゲート絶縁層などに代表される各種の絶縁層は薄くなる。そのため、トランジスタのリーク電流は増えつつあり、動的な待機電力は増加の傾向にある。
また、スケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー現象によるリーク電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることがある。パンチスルー電流を防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソースと基板間またはドレインと基板間に接合リーク電流が流れやすくなってしまう問題がある。
このような問題に対して、半導体装置を構成するトランジスタを三次元の形状に形成し、平面における一つのトランジスタが占める面積を縮小しつつ、トランジスタの実効上のチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝部を形成し、その溝部の壁面に沿ってゲート絶縁膜を形成し、さらにその溝部にゲート電極を埋め込んだ構造である（非特許文献１参照。）。
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるため実効上のチャネル長が長くなっている。このため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
また、大規模のデジタル回路を含むＭＯＳ集積回路において、消費電力を抑えるためにｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴを用い、相補型ＭＯＳ（ＣＭＯＳともいう。）回路を構成するのが一般的である。
Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
上記のように、ＣＭＯＳ回路を構成するには、ｐ型およびｎ型のトランジスタを作製する必要があり、二つのトランジスタを並べて形成するために、占有面積が大きくなってしまう。
本発明の一態様では、短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供することを課題の一つとし、特に、ＣＭＯＳ回路を提供することを課題の一とする。
本発明は、立体的な形状のチャネル領域を有するトランジスタを形成することにより、上面から見た一対の低抵抗領域間または一対の電極間の距離からなる見かけ上のチャネル長に対して、実効上のチャネル長を長くすることができる。さらに、該トランジスタは重畳して積層されて形成されているため、上面から見て一つのトランジスタに必要な領域において、二つのトランジスタが設けられている。
また、本発明は、上記積層されたトランジスタにおいて、一方はｎ型半導体からなるトランジスタであり、他方はｐ型半導体からなるトランジスタにより形成させることによって、相補型ＭＯＳ回路を形成することを技術的思想とする。
本発明の一態様は、重畳する第１のトランジスタおよび第２のトランジスタを有し、第１のトランジスタは、一対の低抵抗領域の間に溝部を有する半導体基板と、溝部に沿って形成される第１のゲート絶縁膜と、第１のゲート絶縁膜を介して溝部に形成されるゲート電極と、を有し、第２のトランジスタは、上記溝部に形成されたゲート電極と、該ゲート電極を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介してゲート電極と重畳する半導体膜と、半導体膜に接して形成される一対の電極と、を有し、一対の低抵抗領域の一方と、一対の電極の一方が接続されている半導体装置である。
本発明の一態様は、溝部および該溝部を挟んで形成された一対の低抵抗領域を有する半導体基板と、半導体基板上の第１のゲート絶縁膜と、第１のゲート絶縁膜を介し、溝部と重畳するゲート電極と、ゲート電極を覆って設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上の、溝部を挟んで設けられた一対の電極と、一対の電極と接する半導体膜と、を有し、一対の低抵抗領域の一方と、一対の電極の一方が接続されている半導体装置である。
本発明の一態様は、上記半導体基板はｎ型半導体であり、一対の低抵抗領域はｐ型半導体である。
また、本発明の一態様は、上記半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む酸化物半導体からなる半導体装置である。酸化物半導体をトランジスタのチャネル領域に用いることにより、低いオフ電流を有するトランジスタを形成することができる。それにより、酸化物半導体を用いたトランジスタを論理回路などに適用することによって、消費電力を低減させることができる。
本発明の一態様により、短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供することができる。
本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す回路図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置を用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様である電子機器の一例を示す斜視図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、本明細書においては、トランジスタのソースとドレインは、一方をドレインと呼ぶとき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの一例について図１および図２を用いて説明する。
図１（Ａ）はトランジスタの上面図を示している。図１（Ａ）に示した一点鎖線Ａ−Ｂにおける断面図を図１（Ｂ）に示す。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタの構成要素の一部を省略している。
以下に、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
図１（Ｂ）に示すトランジスタは、溝部を有する半導体基板１００と、半導体基板１００に設けられた一対の低抵抗領域１０２と、半導体基板１００および低抵抗領域１０２上の第１のゲート絶縁膜１０４と、第１のゲート絶縁膜１０４上の一対の低抵抗領域の間に形成されたゲート電極１０６と、第１のゲート絶縁膜１０４およびゲート電極１０６上の第２のゲート絶縁膜１０８と、第１のゲート絶縁膜１０４および第２のゲート絶縁膜１０８に形成されたコンタクトホールにおいて、一対の低抵抗領域１０２と接続する一対の電極１１０と、一対の電極１１０と接し、第２のゲート絶縁膜１０８を介してゲート電極１０６と重畳する半導体膜１１２と、半導体膜１１２、一対の電極１１０、第２のゲート絶縁膜１０８上の層間絶縁膜１１４と、を有し、一対の低抵抗領域１０２の一方と、一対の電極１１０の一方が電気的に接続されているトランジスタである。さらに、層間絶縁膜１１４を加工してコンタクトホールを形成し、該コンタクトホールにおいて一対の電極１１０と接続する配線を設けてもよい。
上記構造において、半導体基板１００、一対の低抵抗領域１０２、第１のゲート絶縁膜１０４およびゲート電極１０６によってトランジスタ１５０ａが構成される。また、ゲート電極１０６、第２のゲート絶縁膜１０８、一対の電極１１０および半導体膜１１２によってトランジスタ１５０ｂが構成される。
半導体基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することができる。また、半導体特性を示す層が設けられていればよく、上記基板に限られるものではない。
一対の低抵抗領域１０２は、トランジスタ１５０ａのソース領域およびドレイン領域となる領域であり、十分に抵抗を下げることによって配線としても用いることができる。一対の低抵抗領域１０２は、半導体基板１００にｎ型またはｐ型の導電型を付与する不純物を含む。ｎ型またはｐ型の導電型を付与する不純物元素としては、例えばリンまたはボロンなどを用いることができる。
第１のゲート絶縁膜１０４は、ＣＶＤ法およびスパッタリング法などの堆積法によって形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜および酸化ガリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、の単層または積層とすればよい。また、半導体基板１００を熱酸化または熱窒化することにより形成してもよい。さらに、高密度プラズマ装置を用いて、酸素を含むプラズマ処理を行うことによって、ゲート絶縁膜の耐圧を向上させて用いてもよい。
また、第１のゲート絶縁膜１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、および酸化ガリウムのいずれか一以上との積層構造とすることができる。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒素が２０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
ゲート電極１０６は、ｎ型またはｐ型の導電型を付与する不純物を含む多結晶シリコンを用いることができる。さらに、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１０６は、単層構造でも、二層以上の積層構造としてもよい。
また、ゲート電極１０６は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
第２のゲート絶縁膜１０８は、ＣＶＤ法およびスパッタリング法などの堆積法によって形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜および酸化ガリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、の単層または積層とすればよい。さらに、第１のゲート絶縁膜１０４と同様に、ｈｉｇｈ−ｋ材料を用いてもよい。
さらに、トランジスタ１５０ｂの半導体膜１１２として、酸化物半導体を用いる場合は、第２のゲート絶縁膜１０８は加熱により酸素放出される膜を用いることが好ましい。
「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定試料のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記測定試料の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱により酸素放出される膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
このように、第２のゲート絶縁膜１０８に加熱により酸素放出される膜を用いることによって、第２のゲート絶縁膜１０８から半導体膜１１２として用いられている酸化物半導体に酸素が供給され、第２のゲート絶縁膜１０８および半導体膜１１２の界面準位を低減することができる。この結果、トランジスタ１５０ｂの動作などに起因して生じる電荷などが、上述の第２のゲート絶縁膜１０８および半導体膜１１２の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタ１５０ｂを得ることができる。
さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。前述したように、第２のゲート絶縁膜１０８から半導体膜１１２に酸素が十分に放出されることにより、半導体膜１１２に酸化物半導体を用いたトランジスタにおいて、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体の酸素欠損を補うことができる。
一対の電極１１０は、トランジスタ１５０ｂのソース電極およびドレイン電極となる電極である。一対の電極１１０は、導電材料としてアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。なお、一対の電極１１０は配線としても機能する。
半導体膜１１２は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、塗布法、印刷法または蒸着法などを用いて形成すればよい。
半導体膜１１２としては、非晶質シリコン、微結晶シリコン、多結晶シリコン、シリコンゲルマニウム、非晶質ゲルマニウム、多結晶ゲルマニウム、酸化物半導体などを用いることができる。酸化物半導体を用いることにより、低いオフ電流を有するトランジスタを形成することができる。それにより、酸化物半導体を用いたトランジスタを論理回路などに適用することによって、消費電力を低減させることができる。そのため、半導体膜１１２として酸化物半導体を用いることが好ましい。
ここで、半導体膜１１２としてスパッタリング法により酸化物半導体膜を成膜する場合の、スパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが好ましい。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
酸化物半導体膜として、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含有することが好ましい。このような酸化物半導体は、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体に、Ｉｎ、Ｇａ、ＳｎおよびＺｎ以外の元素、例えばＳｉの酸化物であるＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味である。
また、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物に用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどがある。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例として、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン。）、酸素ガス、または希ガスおよび酸素ガスの混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。
酸化物半導体中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とすることが好ましい。
アルカリ金属は酸化物半導体を構成する元素ではないため不純物である。また、アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中にナトリウムイオン（Ｎａ＋）として拡散する。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。よって、酸化物半導体中の不純物となるアルカリ金属の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
以上に示した酸化物半導体を用いることでトランジスタのオフ電流を小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
また、酸化物半導体の成膜時における基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。
さらに、酸化物半導体膜として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。
ＣＡＡＣ−ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（または表面あるいは界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体のことである。
広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む酸化物半導体をいう。
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面やＣＡＡＣ−ＯＳの表面や膜面、界面などに垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面などに垂直な方向）を向いていてもよい。
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣ−ＯＳについて図７乃至図９を用いて詳細に説明する。なお、特に断りがない限り、図７乃至図９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図７（Ａ）に示すサブユニットは電荷が０である。
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（Ｂ）に示すサブユニットは電荷が０である。
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｃ）に示すサブユニットは電荷が０である。
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図７（Ｄ）に示すサブユニットは電荷が＋１となる。
図７（Ｅ）に、２個のＺｎを含むサブユニットを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示すサブユニットは電荷が−１となる。
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
ここで、これらのサブユニット同士結合する規則について説明する。
図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。図８（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図８（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ−Ｏ系の材料を用いた場合も同様である。
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
図９（Ｂ）に３つのグループで構成されるユニットを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図９（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
層間絶縁膜１１４の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウムを単層または積層させて用いることができ、スパッタリング法、ＣＶＤ法などで成膜すればよい。例えば、プラズマＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガスおよび希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を２００℃以上５５０℃以下とすればよい。
また、本実施の形態では、ゲート電極１０６と、一対の低抵抗領域１０２または一対の電極１１０が重畳せず、オフセット領域が形成されている構造としているが、これに限定されるものではない。例えば、ゲート電極１０６と、一対の低抵抗領域１０２または一対の電極１１０が重畳する構造としてもよい。
以上のような構造を有することによって、トランジスタ１５０ａおよびトランジスタ１５０ｂにおいて、トランジスタ１５０ａのチャネル領域となる半導体基板１００およびトランジスタ１５０ｂのチャネル領域となる半導体膜１１２は、ゲート電極１０６を覆って形成されている。つまり、上面図から見た一対の低抵抗領域１０２または一対の電極１１０間の距離である見かけ上のチャネル長に対して、実効上のチャネル長を長くすることができる。また、トランジスタを積層させて形成させることができるため、半導体装置の占有面積を縮小することができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。さらに、コストを低く抑えることができ、歩留まりの高い半導体装置を提供することができる。
さらに、図１（Ｂ）に示すトランジスタ構造において、Ｌ１およびＬ２の長さを調節することによって、トランジスタ１５０ａおよびトランジスタ１５０ｂの実効上のチャネル長を調節することができる。例えばトランジスタ１５０ｂのオン電流を増加させたい場合、Ｌ２の長さを短く形成させることによって、トランジスタ１５０ｂのオン電流を増加させることができる。
このように、Ｌ１およびＬ２の長さを調節することによって、トランジスタ１５０ａおよびトランジスタ１５０ｂのオン電流を調節することができる。インバータ回路動作において、インバータで入出力される矩形波は、立ち上がり時間と立ち下がり時間が等しいものが理想的である。例えばＣＭＯＳインバータにおいて、ｐチャネルトランジスタとｎチャネルトランジスタのオン電流のバランスがとれていないインバータでは、入力された矩形波が理想的なものであっても、出力の際に波形が乱れてしまう。例えば、ｐチャネルトランジスタのオン電流がｎチャネルトランジスタのオン電流の１／２しかない場合は、出力ノードにおいて立ち上がり時間は立ち下がり時間の２倍になってしまう。このような波形の乱れを防ぐため、ｐチャネルトランジスタとｎチャネルトランジスタのオン電流をそろえることが望ましい。
また、図２（Ａ）および図２（Ｂ）に示すようなトランジスタの構造においても、図１に示したトランジスタと同様の効果を奏することができる。図２（Ａ）に示すトランジスタの構造と図１に示した構造との違いは、トランジスタ１５０ｂにおけるゲート電極の形状である。図１（Ｂ）に示したゲート電極１０６は、半導体基板１００に設けられた溝部を完全に埋めた形状となっているが、図２（Ａ）に示したゲート電極１０６ｂは、半導体基板１００に設けられた溝部を完全には埋めていない形状である。このように、溝部を完全に埋め込む必要がなく、溝部に沿ってゲート電極を形成することによっても、本発明の効果を奏することができる。図２（Ｂ）に示すトランジスタの構造と図１に示した構造との違いは、一対の電極と、半導体膜との積層順が異なる点である。つまり、図２（Ｂ）に示すトランジスタ構造では、半導体膜１２２上に一対の電極１２０が形成されている。
さらに、図１または図２に示したトランジスタを用いることによって、図３（Ａ）に示すようなインバータ回路を形成することができる。インバータ回路を形成するためには、ｎチャネルトランジスタおよびｐチャネルトランジスタが必要であり、例えば図１におけるトランジスタ１５０ａをｐチャネルトランジスタ、トランジスタ１５０ｂをｎチャネルトランジスタとすることができる。
図３（Ａ）に示すインバータ回路は、ｎチャネルトランジスタ２００ｂおよびｐチャネルトランジスタ２００ａのゲート電極が接続され、またｎチャネルトランジスタ２００ｂおよびｐチャネルトランジスタ２００ａのソースまたはドレインの一方が接続されている構成となっており、図１および図２に示すトランジスタを適用して形成することができる。例えば、図１におけるトランジスタ１５０ａをｐチャネルトランジスタ２００ａに、トランジスタ１５０ｂをｎチャネルトランジスタ２００ｂに用いることができる。
さらに、図３（Ａ）に示したインバータ回路を組み合わせることによって、図３（Ｂ）に示すＮＡＮＤ回路、図３（Ｃ）に示すＮＯＲ回路を形成することができる。例えば、ゲート電極が接続したｐチャネルトランジスタ３００ａおよびｎチャネルトランジスタ３００ｂと、ゲート電極が接続したｐチャネルトランジスタ４００ａおよびｎチャネルトランジスタ４００ｂを組み合わせることによって、図３（Ｂ）および図３（Ｃ）に示すような回路を構成することができる。さらに、これら論理回路を用いることによって、ＣＰＵなどの半導体集積回路を形成することができる。
＜トランジスタの作製方法の一例＞
次に、図１に示したトランジスタの作製方法の一例について、図４を用いて説明する。
図４（Ａ）に示すように、半導体基板１００表面に不純物を添加して一対の低抵抗領域１０２を形成し、半導体基板１００を加工して溝部を設ける。図４（Ａ）に示す溝部は、凹型の形状を示したが、この形状に限定されず、曲面形状などでも構わない。
次に、熱酸化法を用いて半導体基板１００表面に第１のゲート絶縁膜１０４を形成させる。また、熱酸化法ではなく、スパッタリング法、ＣＶＤ法などの堆積法を用いて絶縁膜を形成させてもよく、熱酸化法および堆積法を組み合わせて絶縁膜を形成させてもよい。
次に、第１のゲート絶縁膜１０４上にゲート電極１０６を形成させる。ゲート電極１０６は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
上記マスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いて形成することができる。また、エッチングはウエットエッチングまたはドライエッチングを適宜用いることができる。
また、図４（Ａ）に示した一対の低抵抗領域１０２は、ゲート電極１０６を形成させた後に、ゲート電極１０６をマスクにして不純物を半導体基板１００に添加することによって形成することもできる。
次に、ゲート電極１０６および第１のゲート絶縁膜１０４上に第２のゲート絶縁膜１０８を形成させる（図４（Ｂ）参照。）。
次に図４（Ｃ）に示すように、第１のゲート絶縁膜１０４および第２のゲート絶縁膜１０８を加工してコンタクトホールを形成し、該コンタクトホールにおいて一対の低抵抗領域１０２と接続する一対の電極１１０を形成させる。一対の電極１１０は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
次に、図４（Ｄ）に示すように、一対の電極１１０と接し、第２のゲート絶縁膜１０８を介してゲート電極１０６と重畳する半導体膜１１２を形成させる。半導体膜１１２は、例えばスパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸化物半導体膜を選択的にエッチングして形成される。
また、酸化物半導体膜成膜後に、半導体基板１００に加熱処理を施して、酸化物半導体膜から水分および水素を放出させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ―ＯＳ膜を形成することができる。
加熱処理の温度は、酸化物半導体膜から水分および水素を放出させる温度が好ましく、代表的には、２００℃以上半導体基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
また加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加熱処理を行うことができる。そのため、ＣＡＡＣ―ＯＳ膜を形成するための時間を短縮することができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気、減圧雰囲気または真空雰囲気で行ってもよい。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
また、上記加熱処理により酸化物半導体膜から水分および水素を放出させた後、酸素雰囲気下で酸化物半導体膜を加熱処理することによって、酸化物半導体膜に酸素を供給し、酸化物半導体膜中においてドナーとなる酸素欠損を低減させてもよい。加熱処理の温度は、２００℃以上半導体基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
あるいは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体膜に酸素を添加することで、ドナーとなる酸素欠損を低減させてもよい。また、周波数２．４５ＧＨｚ程度のマイクロ波でプラズマ化した酸素を酸化物半導体膜に添加してもよい。
次に、半導体膜１１２上に、層間絶縁膜１１４を形成する（図４（Ｄ）参照。）。なお、ここでは図示しないが、層間絶縁膜１１４を加工してコンタクトホールを形成し、該コンタクトホールにおいて、一対の低抵抗領域１０２または一対の電極１１０と接続する配線を形成してもよい。
以上のような工程により、短チャネル効果を抑制させつつ微細化を行い、低消費電力化したトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタを用いて、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成する例について説明する。
図５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図５（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態１に記載されているトランジスタを含む記憶素子を用いることができる。
図５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図５（Ｂ）または図５（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図５（Ｂ）および図５（Ｃ）の回路の説明を行う。
図５（Ｂ）および図５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を用いたトランジスタを含む記憶回路の構成の一例を示す。
図５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図５（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図５（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１乃至実施の形態２を適用した電子機器の例について説明する。
図６（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、特に図示しないが、本体内部にある演算装置、無線回路または記憶装置に用いる論理回路に適用することができる。
図６（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、特に図示しないが、記憶装置またはイメージセンサなどに用いる論理回路に本発明の一態様を適用することもできる。
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 半導体基板
１０２ 低抵抗領域
１０４ 第１のゲート絶縁膜
１０６ ゲート電極
１０８ 第２のゲート絶縁膜
１１０ 一対の電極
１１２ 半導体膜
１１４ 層間絶縁膜
１２０ 一対の電極
１２２ 半導体膜
１０６ｂ ゲート電極
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１５０ａ トランジスタ
１５０ｂ トランジスタ
２００ａ ｐチャネルトランジスタ
２００ｂ ｎチャネルトランジスタ
３００ａ ｐチャネルトランジスタ
３００ｂ ｎチャネルトランジスタ
４００ａ ｐチャネルトランジスタ
４００ｂ ｎチャネルトランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (6)

  1. 重畳する第１のトランジスタおよび第２のトランジスタを有し、
    前記第１のトランジスタは、一対の低抵抗領域の間に溝部を有する半導体基板と、前記溝部に沿って形成される第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記溝部に形成されるゲート電極と、を有し、
    前記第２のトランジスタは、前記ゲート電極と、前記ゲート電極を覆う第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記ゲート電極と重畳する半導体膜と、前記半導体膜に接して形成される一対の電極と、を有し、
    前記一対の低抵抗領域の一方と、前記一対の電極の一方が接続されていることを特徴とする半導体装置。
  2. 溝部および前記溝部を挟んで形成された一対の低抵抗領域を有する半導体基板と、
    前記半導体基板上の第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を介し、前記溝部と重畳するゲート電極と、
    前記ゲート電極を覆って設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上の、前記溝部を挟んで設けられた一対の電極と、
    前記一対の電極と接し、前記第２のゲート絶縁膜を介して前記ゲート電極と重畳する半導体膜と、を有し、
    前記一対の低抵抗領域の一方と、前記一対の電極の一方が接続されていることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記一対の電極は、前記第２のゲート絶縁膜と前記半導体膜との間に形成されていることを特徴とする半導体装置。
  4. 請求項１または請求項２において、
    前記半導体膜は、前記第２のゲート絶縁膜と前記一対の電極との間に形成されていることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記半導体基板はｎ型半導体であり、前記一対の低抵抗領域はｐ型半導体であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む酸化物半導体からなることを特徴とする半導体装置。
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US9490241B2 (en) 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6082912B2 (ja) * 2013-10-03 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板の製造方法
KR102332469B1 (ko) 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US9496415B1 (en) * 2015-12-02 2016-11-15 International Business Machines Corporation Structure and process for overturned thin film device with self-aligned gate and S/D contacts
JP2021044347A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280473A (ja) * 1990-03-28 1991-12-11 Nec Corp 薄膜トランジスタの製造方法およびその構造
JPH04323875A (ja) * 1991-04-23 1992-11-13 Seiko Epson Corp 半導体装置の製造方法
JPH07211786A (ja) * 1994-01-13 1995-08-11 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH09167838A (ja) * 1995-12-14 1997-06-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835584A (en) 1986-11-27 1989-05-30 American Telephone And Telegraph Company, At&T Bell Laboratories Trench transistor
US5468979A (en) 1992-04-30 1995-11-21 Nippon Steel Corporation Semiconductor device having trench type capacitors formed completely within an insulating layer
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW326553B (en) 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7205608B2 (en) * 2005-07-25 2007-04-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7592224B2 (en) * 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5282387B2 (ja) 2007-10-11 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012102182A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280473A (ja) * 1990-03-28 1991-12-11 Nec Corp 薄膜トランジスタの製造方法およびその構造
JPH04323875A (ja) * 1991-04-23 1992-11-13 Seiko Epson Corp 半導体装置の製造方法
JPH07211786A (ja) * 1994-01-13 1995-08-11 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH09167838A (ja) * 1995-12-14 1997-06-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20120273774A1 (en) 2012-11-01
US8785923B2 (en) 2014-07-22
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