JP2012237878A - 駆動回路及び駆動装置 - Google Patents

Abstract

【課題】 簡素な構成の測定機器を用いて容易にテストを行うことができる駆動回路や、当該駆動回路を備える駆動装置を提供する。
【解決手段】駆動装置１は、第１駆動電圧及び第２駆動電圧の一方が選択的に印加される出力パッド９１ａ〜９ｋａと、第１駆動電圧及び第２駆動電圧の他方が選択的に印加される出力パッド９１ｂ〜９ｋｂと、共通出力線ＣＬと、出力パッド９１ａ〜９ｋａ及び共通出力線ＣＬを電気的に接続するか否かを切替制御する接続制御部１０１ａ〜１０ｋａと、出力パッド９１ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続するか否かを切替制御する接続制御部１０１ｂ〜１０ｋｂと、を備える。接続制御部１０１ａ〜１０ｋａ及び接続制御部１０１ｂ〜１０ｋｂを適宜切替制御することで、駆動回路をテスト動作の結果を共通出力線ＣＬに出力することが可能になる。
【選択図】 図１

Description

本発明は、表示装置が備えるマトリクス状に整列した各画素に対して、画素データに応じた駆動電圧を印加し得る駆動回路に関する。また、当該駆動回路を備える駆動装置に関する。

近年、アクティブマトリクス型の液晶表示装置が広く普及している。このような液晶表示装置では、各画素に対して共通に印加される共通電圧と、各画素に対して個別に印加される画素データに応じた駆動電圧との差電圧が、各画素の液晶に印加される。このとき、当該差電圧の符号（以下、極性とする）が同一であると、焼き付きと呼ばれる残像現象が生じ得る。そのため、このような液晶表示装置では、各画素の液晶に印加される電圧の極性を、定期的に反転させる極性反転駆動を採用することが多い。

また、極性反転駆動の中でも、空間方向及び時間方向で極性が反転する（あるフレームにおいて、隣接する画素の液晶に印加される電圧の極性が異なり、ある画素において、連続するフレームで当該画素の液晶に印加される電圧の極性が異なる）ドット反転駆動が採用されることが多い。ドット反転駆動を採用することで、液晶に印加される極性の差異に起因する表示画像のチラツキを、抑制することが可能になる。

例えば、上記のドット反転駆動を行い得る駆動装置（ソースドライバ）が、特許文献１で提案されている。この駆動装置について、図面を参照して説明する。図２０は、ドット反転駆動を行い得る駆動装置の構成の一例を示すブロック図である。

図２０に示すように、駆動装置１００は、書込信号ＥＮＢ１ａ，ＥＮＢ１ｂ〜ＥＮＢｋａ，ＥＮＢｋｂ（ｋは自然数、以下同じ）を順次出力するシフトレジスタ１０１０と、シフトレジスタ１０１０が出力する書込信号ＥＮＢｉａ（ｉはｋ以下の任意の自然数、以下同じ）に同期して画素データを取得するデータラッチ１０２ｉａと、書込信号ＥＮＢｉｂに同期して画素データを取得するデータラッチ１０２ｉｂと、データラッチ１０２ｉａが出力する画素データの出力先を切替制御する入力極性制御部１０３ｉａと、データラッチ１０２ｉｂが出力する画素データの出力先を切替制御する入力極性制御部１０３ｉｂと、入力極性制御部１０３ｉａ，１０３ｉｂの切替制御に応じてデータラッチ１０２ｉａ，１０２ｉｂの一方が出力する画素データを保持するホールドラッチ１０４ｉａと、入力極性制御部１０３ｉａ，１０３ｉｂの切替制御に応じてデータラッチ１０２ｉａ，１０２ｉｂの他方が出力する画素データを保持するホールドラッチ１０４ｉｂと、ホールドラッチ１０４ｉａが出力する画素データのレベルを変換するレベルシフタ１０５ｉａと、ホールドラッチ１０４ｉｂが出力する画素データのレベルを変換するレベルシフタ１０５ｉｂと、供給される正極性電圧を用いてレベルシフタ１０５ｉａが出力する画素データに応じた正極性の駆動電圧を生成するＤＡＣ（Digital to Analog Converter）１０６ｉａと、供給される負極性電圧を用いてレベルシフタ１０５ｉｂが出力する画素データに応じた負極性の駆動電圧を生成するＤＡＣ１０６ｉｂと、ＤＡＣ１０６ｉａが出力する駆動電圧の波形を整形するバッファとして機能するオペアンプ１０７ｉａと、ＤＡＣ１０６ｉｂが出力する駆動電圧の波形を整形するバッファとして機能するオペアンプ１０７ｉｂと、オペアンプ１０７ｉａが出力する駆動電圧の出力先を切替制御する出力極性制御部１０８ｉａと、オペアンプ１０７ｉｂが出力する駆動電圧の出力先を切替制御する出力極性制御部１０８ｉｂと、出力極性制御部１０８ｉａ，１０８ｉｂの切替制御に応じてオペアンプ１０７ｉａ，１０７ｉｂの一方が出力する駆動電圧が印加される出力パッド１０９ｉａと、出力極性制御部１０８ｉａ，１０８ｉｂの切替制御に応じてオペアンプ１０７ｉａ，１０７ｉｂの他方が出力する駆動電圧が印加される出力パッド１０９ｉｂと、ＣＳ線ＣＳＬと出力パッド１０９ｉａとを電気的に接続するか否かを切替制御する接続制御部１１０ｉａと、ＣＳ線ＣＳＬと出力パッド１０９ｉｂとを電気的に接続するか否かを切替制御する接続制御部１１０ｉｂと、を備える。

上記構成の駆動装置１００では、入力極性制御部１０３ｉａ，１０３ｉｂと出力極性制御部１０８ｉａ，１０８ｉｂが適宜切替制御を行う（以下説明する第１通常動作と第２通常動作とを行う）ことで、ドット反転駆動が行われる。

第１通常動作では、データラッチ１０２ｉａが出力する画素データ（以下、第１データとする）がホールドラッチ１０４ｉａに入力され、データラッチ１０２ｉｂが出力する画素データ（以下、第２データとする）がホールドラッチ１０４ｉｂに入力されるように、入力極性制御部１０３ｉａ，１０３ｉｂが切替制御を行う。さらに、オペアンプ１０７ｉａが出力する駆動電圧が出力パッド１０９ｉａに印加され、オペアンプ１０７ｉｂが出力する駆動電圧が出力パッド１０９ｉｂに印加されるように、出力極性制御部１０８ｉａ，１０８ｉｂが切替制御を行う。これにより、第１データに対応する正極性の駆動電圧が出力パッド１０９ｉａに印加され、第２データに対応する負極性の駆動電圧が出力パッド１０９ｉｂに印加される。なお、この間、接続制御部１１０ｉａ，１１０ｉｂは、ＣＳ線ＣＳＬを介して出力パッド１０９ｉａ，１０９ｉｂが電気的に接続（短絡）しないように、切替制御する。

第２通常動作では、データラッチ１０２ｉａが出力する第１データがホールドラッチ１０４ｉｂに入力され、データラッチ１０２ｉｂが出力する第２データがホールドラッチ１０４ｉａに入力されるように、入力極性制御部１０３ｉａ，１０３ｉｂが切替制御を行う。さらに、オペアンプ１０７ｉａが出力する駆動電圧が出力パッド１０９ｉｂに印加され、オペアンプ１０７ｉｂが出力する駆動電圧が出力パッド１０９ｉａに印加されるように、出力極性制御部１０８ｉａ，１０８ｉｂが切替制御を行う。これにより、第１データに対応する負極性の駆動電圧が出力パッド１０９ｉａに印加され、第２データに対応する正極性の駆動電圧が出力パッド１０９ｉｂに印加される。なお、この間、接続制御部１１０ｉａ，１１０ｉｂは、ＣＳ線ＣＳＬを介して出力パッド１０９ｉａ，１０９ｉｂが電気的に接続（短絡）しないように、切替制御する。

上述のように、駆動装置１００では、正極性の駆動電圧を出力するための出力回路部１０４ｉａ〜１０７ｉａと、負極性の駆動電圧を出力するための出力回路部１０４ｉｂ〜１０７ｉｂと、を複数の画素データ（第１データ及び第２データ）で共用することができる。そのため、複数の画素データのそれぞれに対して、上記の２種類の出力回路部を備えるよりも、回路規模を小さくすることができるため、好ましい。

ただし、駆動装置１００では、第１通常動作と第２通常動作とを切り替える際に、出力パッド１０９ｉａ，１０９ｉｂに印加する駆動電圧の極性を反転する必要がある。したがって、出力パッド１０９ｉａ，１０９ｉｂにソースラインを介して電気的に接続する画素回路（図２０では不図示）のそれぞれに対して、これまでとは逆の極性の電荷を充電することになり、当該画素回路に所望の電圧が印加されるまで、多大な電流を流すことが必要になる。

そこで、駆動装置１００では、第１通常動作と第２通常動作とを切り替える際に、ＣＳ線ＣＳＬを介して出力パッド１０９ｉａ，１０９ｉｂが電気的に接続（短絡）するように、接続制御部１１０ｉａ，１１０ｉｂが切替制御を行う。これにより、出力パッド１０９ｉａ，１０９ｉｂに接続するそれぞれの画素回路に充電されている、異なる極性の電荷が相殺（チャージシェア）されるため、当該画素回路に所望の電圧を印加するために駆動装置１００が供給する電流を、低減することが可能になる。

ところで、上記のような駆動装置１００や表示装置は、通常、出荷前に不良を検出するべく所定のテストが行われる。そして、例えば特許文献２で提案されているように、駆動装置や表示装置に何らかの欠陥（当該文献では、表示装置におけるソースラインの欠陥）が発見されると、修復可能なものについては修復（当該文献では、欠陥が生じた配線と予備バッファを有する迂回用の配線との接続）を行い、出荷する。

また、上述の駆動装置１００に対しては、画素データに応じた適正な駆動電圧が生成されることを確認するためのテストが、行われ得る。当該テストは、具体的に例えば、駆動装置１００の出力パッド１０９ｉａ，１０９ｉｂのそれぞれに測定機器のプローブを電気的に接続（接触）した状態で、出力パッド１０９ｉａ，１０９ｉｂに印加される駆動電圧を当該測定機器が測定することにより、行われる。これにより、駆動装置１００が適正な駆動電圧を生成可能であることを、確認することができる。

上記のテストでは、測定機器のプローブを、出力パッド１０９ｉａ，１０９ｉｂのそれぞれに対して電気的に接続（接触）させる必要がある。このとき、有限である測定機器を用いてテストを迅速に行うためには、測定機器のプローブの数を、出力パッド１０９ｉａ，１０９ｉｂの数に対応させると、好ましい。ただし、昨今の表示装置は解像度が高いため、当該表示装置に適用される駆動装置の出力パッド１０９ｉａ，１０９ｉｂの数は、膨大である。そのため、膨大な数のプローブを有する測定機器が必要になり、問題となる。

この問題について、出力回路部及び出力パッドの接続を切り替え可能なスイッチを駆動装置内に備えることで、測定機器のプローブを電気的に接続（接触）させるべき出力パッドを、その半数まで減少させた集積回路が、特許文献３で提案されている。この集積回路に対しては、例えば出力パッドの半数のプローブを有する測定機器を用いて、テストを行うことができる。

特開２０１１−２５１３号公報 特開平８−１７１０８１号公報 特開２００７−２０５７６１号公報

しかしながら、上記の集積回路では、必要となる測定機器のプローブの数を、出力パッドの半数までしか減少させることができないため、問題となる。また、上記の駆動装置において、１つのスイッチが切替可能な出力回路部及び出力パッドの数を３つ以上に増やせば、測定機器のプローブの数をさらに減少させることも可能である。しかし、スイッチが切替可能な出力回路部及び出力パッドの数を増やすほど、回路の構成や制御方法が複雑化するため、問題となる。

本発明は、上記の問題点に鑑み、簡素な構成の測定機器を用いて容易にテストを行うことができる駆動回路や、当該駆動回路を備える駆動装置を提供することを目的とする。

上記目的を達成するため、本発明は、第１データ及び第２データの一方が選択的に入力され、入力されたデータに応じた第１駆動電圧を生成する第１出力回路部と、
前記第１データ及び前記第２データの他方が選択的に入力され、入力されたデータに応じた第２駆動電圧を生成する第２出力回路部と、
前記第１駆動電圧及び前記第２駆動電圧の一方が選択的に印加される第１出力部と、
前記第１駆動電圧及び前記第２駆動電圧の他方が選択的に印加される第２出力部と、
前記第１出力回路部に前記第１データが入力されるとともに前記第２出力回路部に前記第２データが入力される入力非反転状態と、前記第１出力回路部に前記第２データが入力されるとともに前記第２出力回路部に前記第１データが入力される入力反転状態と、を切替制御する入力極性制御部と、
前記第１出力部に前記第１駆動電圧が印加されるとともに前記第２出力部に前記第２駆動電圧が印加される出力非反転状態と、前記第１出力部に前記第２駆動電圧が印加されるとともに前記第２出力部に前記第１駆動電圧が印加される出力反転状態と、を切替制御する出力極性制御部と、
共通出力線と、
前記第１出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第１接続制御部と、
前記第２出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第２接続制御部と、
前記第２出力回路部に入力されるデータの状態に応じて前記第１接続制御部が切替制御するとともに前記第１出力回路部に入力されるデータの状態に応じて前記第２接続制御部が切替制御するテスト動作状態と、それ以外の動作状態と、を切替制御する動作状態制御部と、
を備えることを特徴とする駆動回路を提供する。

さらに、上記特徴の駆動回路は、前記動作状態制御部が前記テスト動作状態を成し、前記第１データがテスト用データであるとき、前記共通出力線に前記第１データに応じた前記第１駆動電圧または前記第２駆動電圧が印加され、
前記動作状態制御部が前記テスト動作状態を成し、前記第２データがテスト用データであるとき、前記共通出力線に前記第２データに応じた前記第１駆動電圧または前記第２駆動電圧が印加されると、好ましい。

さらに、上記特徴の駆動回路は、前記第１出力回路部は、非出力状態であるときに、前記第１駆動電圧を前記第１出力部及び前記第２出力部に印加しないものであり、
前記第２出力回路部は、非出力状態であるときに、前記第２駆動電圧を前記第１出力部及び前記第２出力部に印加しないものであり、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第１データが前記第１出力回路部に入力され、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第２出力回路部に入力され、前記第２出力回路部が非出力状態になることで、前記共通出力線に前記第１データに応じた前記第１駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第１データが前記第２出力回路部に入力され、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第１出力回路部に入力され、前記第１出力回路部が非出力状態になることで、前記共通出力線に前記第１データに応じた前記第２駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第１出力回路部に入力され、テスト用データである前記第２データが前記第２出力回路部に入力され、前記第１出力回路部が非出力状態になることで、前記共通出力線に前記第２データに応じた前記第２駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第２出力回路部に入力され、テスト用データである前記第２データが前記第１出力回路部に入力され、前記第２出力回路部が非出力状態になることで、前記共通出力線に前記第２データに応じた前記第１駆動電圧が印加される状態と、
の少なくとも１つの状態を成すと、好ましい。

さらに、上記特徴の駆動回路は、前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第１出力回路部に入力され、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第１駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第２出力回路部に入力され、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第２駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第１出力回路部に入力され、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第２駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第２出力回路部に入力され、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第１駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第１出力回路部に入力され、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第１駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第２出力回路部に入力され、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第２駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第１出力回路部に入力され、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第２駆動電圧が印加される状態と、
前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第２出力回路部に入力され、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第１駆動電圧が印加される状態と、
の少なくとも１つの状態を成すと、好ましい。

さらに、上記特徴の駆動回路は、前記第１データ及び前記第２データがｎビット（ｎは自然数）のデータであり、前記動作状態制御部が前記テスト動作状態を成すとき、
前記第１接続制御部が、前記第２出力回路部に入力される前記第１データまたは前記第２データの最下位ビットの状態に応じて、前記第１出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第２接続制御部が、前記第１出力回路部に入力される前記第１データまたは前記第２データの最下位ビットの状態に応じて、前記第２出力部及び前記共通出力線を電気的に接続するか否かを切替制御する、
または、
前記第１接続制御部が、前記第２出力回路部に入力される前記第１データまたは前記第２データの最上位ビットの状態に応じて、前記第１出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第２接続制御部が、前記第１出力回路部に入力される前記第１データまたは前記第２データの最上位ビットの状態に応じて、前記第２出力部及び前記共通出力線を電気的に接続するか否かを切替制御すると、好ましい。

さらに、上記特徴の駆動回路は、前記動作状態制御部が、前記テスト動作状態と、共通の制御信号に応じて前記第１接続制御部及び前記第２接続制御部のそれぞれが切替制御する通常動作状態と、を切替制御するものであり、
前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続せずかつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第１接続制御部及び前記第２接続制御部のそれぞれに入力されることで、前記第１出力部が前記第１データに応じた前記第１駆動電圧を出力し、前記第２出力部が前記第２データに応じた前記第２駆動電圧を出力する状態と、
前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続せずかつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第１接続制御部及び前記第２接続制御部のそれぞれに入力されることで、前記第１出力部が前記第１データに応じた前記第２駆動電圧を出力し、前記第２出力部が前記第２データに応じた前記第１駆動電圧を出力する状態と、
当該２つの状態の一方から他方へ切り替わるとき、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しかつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するための前記制御信号が、前記第１接続制御部及び前記第２接続制御部のそれぞれに入力される状態と、を成すと好ましい。

また、本発明は、上記特徴の駆動回路を複数備え、
前記駆動回路の前記共通出力線が共通するとともに、前記入力極性制御部、前記出力極性制御部及び前記動作状態制御部がそれぞれ同じ状態を成し、
それぞれの前記動作状態制御部が前記テスト動作状態を成すとき、いずれか１つの前記駆動回路の前記第１データ及び前記第２データの一方が、テスト用データであり、
他の前記駆動回路の前記第１データ及び前記第２データが、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータまたは前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータであることを特徴とする駆動装置を提供する。

さらに、上記特徴の駆動装置は、前記テスト用データに応じた参照電圧を印加するための第１入力端子と、
前記共通出力線に印加される電圧を印加するための第２入力端子と、
前記第１入力端子及び前記第２入力端子に印加されるそれぞれの電圧の大小を比較して比較結果を示す電圧を出力する出力端子と、
を備える比較部をさらに備えると、好ましい。

さらに、上記特徴の駆動装置は、前記共通出力線に印加される電圧を前記第２入力端子に印加する第１比較部状態と、前記出力端子が出力する電圧を前記第２入力端子に印加する第２比較部状態と、を切替制御する比較部状態制御部を、さらに備え、
前記動作状態制御部が前記テスト動作状態を成すとき、前記比較部状態制御部が前記第１比較部状態を成し、
前記動作状態制御部が前記テスト動作状態以外の動作状態を成すとき、前記比較部状態制御部が前記第２比較部状態を成すと、好ましい。

さらに、上記特徴の駆動装置は、複数の前記駆動回路の前記第１出力回路部及び前記第２出力回路部が並んで配置され、その両端の少なくとも一方に前記比較部が配置されると、好ましい。

上記特徴の駆動回路では、動作状態制御部がテスト動作状態を成すことで、駆動回路の動作結果を示す種々の駆動電圧を、共通出力線に印加することができる。そのため、駆動回路に所定の画素データを入力するとともに、共通出力線に印加される駆動電圧を測定するだけで、容易に駆動回路のテストを行うことができる。したがって、当該駆動回路は、簡素な構成の測定機器を用いて容易にテストを行うことが可能である。

本発明の第１〜第３実施形態に係る駆動装置の基本構成の一例を示すブロック図 本発明の第１実施形態に係る駆動装置の第１テスト動作を示すブロック図 本発明の第１実施形態に係る駆動装置の第２テスト動作を示すブロック図 本発明の第１実施形態に係る駆動装置の第３テスト動作を示すブロック図 本発明の第１実施形態に係る駆動装置の第４テスト動作を示すブロック図 本発明の第２実施形態に係る駆動装置の第１テスト動作を示すブロック図 本発明の第２実施形態に係る駆動装置の第２テスト動作を示すブロック図 本発明の第２実施形態に係る駆動装置の第３テスト動作を示すブロック図 本発明の第２実施形態に係る駆動装置の第４テスト動作を示すブロック図 本発明の第３実施形態に係る駆動装置の第１テスト動作を示すブロック図 本発明の第３実施形態に係る駆動装置の第２テスト動作を示すブロック図 本発明の第３実施形態に係る駆動装置の第３テスト動作を示すブロック図 本発明の第３実施形態に係る駆動装置の第４テスト動作を示すブロック図 本発明の第２実施形態及び第３実施形態に係る駆動装置の別テスト動作の一例を示すブロック図 画素回路及び予備バッファの一例を示すブロック図 予備バッファをテスト動作において利用する場合の構成の一例を示すブロック図 駆動装置内の回路配置及びパッド配置の第１例を示す模式図 駆動装置内の回路配置及びパッド配置の第２例を示す模式図 駆動装置内の回路配置及びパッド配置の第３例を示す模式図 ドット反転駆動を行い得る駆動装置の構成の一例を示すブロック図である。

以下、本発明の第１〜第３実施形態に係る駆動装置について、図面を参照して説明する。なお、以下では説明の具体化のために、本発明の実施形態に係る駆動装置が、ドット反転駆動を行うアクティブマトリクス型の液晶表示装置に適用され得る駆動装置（ソースドライバ）である場合を、例示する。

＜＜基本構成＞＞
最初に、本発明の第１〜第３実施形態に係る駆動装置に共通する基本構成の一例について、図面を参照して説明する。図１は、本発明の第１〜第３実施形態に係る駆動装置の基本構成の一例を示すブロック図である。

図１に示すように、駆動装置１は、書込信号ＥＮＢ１ａ，ＥＮＢ１ｂ〜ＥＮＢｋａ，ＥＮＢｋｂを順次出力するシフトレジスタ１０と、シフトレジスタ１０が出力する書込信号ＥＮＢｉａに同期して画素データを取得するデータラッチ２ｉａと、書込信号ＥＮＢｉｂに同期して画素データを取得するデータラッチ２ｉｂと、データラッチ２ｉａが出力する画素データの出力先を切替制御する入力極性制御部３ｉａと、データラッチ２ｉｂが出力する画素データの出力先を切替制御する入力極性制御部３ｉｂと、入力極性制御部３ｉａ，３ｉｂの切替制御に応じてデータラッチ２ｉａ，２ｉｂの一方が出力する画素データを保持するホールドラッチ４ｉａと、入力極性制御部３ｉａ，３ｉｂの切替制御に応じてデータラッチ２ｉａ，２ｉｂの他方が出力する画素データを保持するホールドラッチ４ｉｂと、ホールドラッチ４ｉａが出力する画素データのレベルを変換するレベルシフタ５ｉａと、ホールドラッチ４ｉｂが出力する画素データのレベルを変換するレベルシフタ５ｉｂと、供給される正極性電圧を用いてレベルシフタ５ｉａが出力する画素データに応じた正極性の駆動電圧を生成するＤＡＣ６ｉａと、供給される負極性電圧を用いてレベルシフタ５ｉｂが出力する画素データに応じた負極性の駆動電圧を生成するＤＡＣ６ｉｂと、ＤＡＣ６ｉａが出力する駆動電圧の波形を整形するバッファとして機能するオペアンプ７ｉａと、ＤＡＣ６ｉｂが出力する駆動電圧の波形を整形するバッファとして機能するオペアンプ７ｉｂと、オペアンプ７ｉａが出力する駆動電圧の出力先を切替制御する出力極性制御部８ｉａと、オペアンプ７ｉｂが出力する駆動電圧の出力先を切替制御する出力極性制御部８ｉｂと、出力極性制御部８ｉａ，８ｉｂの切替制御に応じてオペアンプ７ｉａ，７ｉｂの一方が出力する駆動電圧が印加される出力パッド９ｉａと、出力極性制御部８ｉａ，８ｉｂの切替制御に応じてオペアンプ７ｉａ，７ｉｂの他方が出力する駆動電圧が印加される出力パッド９ｉｂと、共通出力線ＣＬと、出力パッド９ｉａと共通出力線ＣＬとを電気的に接続するか否かを切替制御する接続制御部１０ｉａと、出力パッド９ｉｂと共通出力線ＣＬとを電気的に接続するか否かを切替制御する接続制御部１０ｉｂと、ＣＳ信号に応じて接続制御部１０ｉａが切替制御を行うか負極性の駆動電圧を生成する出力回路部４ｉｂ〜７ｉｂに入力される画素データに応じて接続制御部１０ｉａが切替制御を行うかを切替制御する動作状態制御部１１ｉａと、ＣＳ信号に応じて接続制御部１０ｉｂが切替制御を行うか正極性の駆動電圧を生成する出力回路部４ｉａ〜７ｉａに入力される画素データに応じて接続制御部１０ｉｂが切替制御を行うかを切替制御する動作状態制御部１１ｉｂと、を備える。

入力極性制御部３ｉａ，３ｉｂ、出力極性制御部８ｉａ，８ｉｂ、接続制御部１０ｉａ，１０ｉｂ（ＣＳ信号に応じて切替制御を行う場合）、動作状態制御部１１ｉａ，１１ｉｂは、例えば制御回路（図１では不図示）から入力されるそれぞれの信号に応じて、切替制御を行う。また、当該制御部は、駆動装置１の各部の動作タイミングを、必要に応じて制御し得る。

シフトレジスタ１０は、パルス信号である書込信号ＥＮＢｉを順次作成し、対応するデータラッチ２１ｉａまたはデータラッチ２１ｉｂに出力する。データラッチ２１ｉａまたはデータラッチ２１ｉｂは、書込信号ＥＮＢｉの入力に同期して、バス等を介して供給されている画素データを取得する。なお、画素データはどのようなものであっても良いが、以下では説明の具体化のために、画素データが８ビット（例えば、１０進法で０〜２５５、１６進法で００〜ＦＦ）のデータである場合を、例示する。

入力極性制御部３ｉａは、データラッチ２ｉａが出力する画素データを、ホールドラッチ４ｉａ，４ｉｂの一方に選択的に出力する。同様に、入力極性制御部３ｉｂは、データラッチ２１ｉｂが出力する画素データを、ホールドラッチ４ｉａ，４ｉｂの他方に選択的に出力する。即ち、入力極性制御部３ｉａ，３ｉｂは、データラッチ２ｉａが出力する画素データをホールドラッチ４ｉａに入力しデータラッチ２ｉｂが出力する画素データをホールドラッチ４ｉｂに入力する状態（以下、入力非反転状態とする）と、データラッチ２ｉａが出力する画素データをホールドラッチ４ｉｂに入力しデータラッチ２ｉｂが出力する画素データをホールドラッチ４ｉａに入力する状態（以下、入力反転状態とする）と、を成す。

ホールドラッチ４ｉａは、データラッチ２ｉａまたはデータラッチ２ｉｂが出力する画素データを保持する。同様に、ホールドラッチ４ｉａは、データラッチ２ｉａまたはデータラッチ２ｉｂが出力する画素データを保持する。なお、ホールドラッチ４ｉａ，４ｉｂが同時期に保持する画素データは、同一行の画素回路に対応するものである。

レベルシフタ５ｉａは、ホールドラッチ４ｉａが出力する画素データのレベルを変換して、ＤＡＣ６ｉａと動作状態制御部１１ｉｂとに出力する。同様に、レベルシフタ５ｉｂは、ホールドラッチ４ｉｂが出力する画素データのレベルを変換して、ＤＡＣ６ｉｂと動作状態制御部１１ｉａとに出力する。

ＤＡＣ６ｉａは、供給される正極性電圧を用いて、ホールドラッチ４ｉａが出力する画素データに応じた正極性の駆動電圧を生成して出力する。同様に、ＤＡＣ６ｉｂは、供給される負極性電圧を用いて、ホールドラッチ４ｉｂが出力する画素データに応じた負極性の駆動電圧を生成して出力する。

オペアンプ７ｉａは、ＤＡＣ６ｉａが出力する正極性の駆動電圧が非反転入力端子に入力され、出力端子が反転入力端子に接続される構成（ボルテージフォロワ）であり、非反転入力端子に入力される正極性の駆動電圧の波形を整形して出力する。同様に、オペアンプ７ｉｂは、ＤＡＣ６ｉｂが出力する負極性の駆動電圧が非反転入力端子に入力され、出力端子が反転入力端子に接続される構成（ボルテージフォロワ）であり、非反転入力端子に入力される負極性の駆動電圧の波形を整形して出力する。

出力極性制御部８ｉａは、オペアンプ７ｉａが出力する正極性の駆動電圧を、出力パッド９ｉａ，９ｉｂの一方に選択的に印加する。同様に、出力極性制御部８ｉｂは、オペアンプ７ｉｂが出力する負極性の駆動電圧を、出力パッド９ｉａ，９ｉｂの他方に選択的に印加する。即ち、出力極性制御部８ｉａ，８ｉｂは、オペアンプ７ｉａが出力する正極性の駆動電圧を出力パッド９ｉａに印加しオペアンプ７ｉｂが出力する負極性の駆動電圧を出力パッド９ｉｂに印加する状態（以下、出力非反転状態とする）と、オペアンプ７ｉａが出力する正極性の駆動電圧を出力パッド９ｉｂに印加しオペアンプ７ｉｂが出力する負極性の駆動電圧を出力パッド９ｉａに印加する状態（以下、出力反転状態とする）と、を成す。

出力パッド９ｉａには、複数の画素回路が接続された配線（例えば、ソースライン）が接続され、出力パッド９ｉａに印加される駆動電圧が当該画素回路に印加される。同様に、出力パッド９ｉｂには、複数の画素回路が接続された配線（例えば、ソースライン）が接続され、出力パッド９ｉｂに印加される駆動電圧が当該画素回路に印加される。そして、別の駆動装置であるゲートドライバが、ある行に整列する画素回路に所定の電圧を印加すると、出力パッド９ｉａ，９ｉｂに印加される駆動電圧が、当該行に整列する画素回路が有する液晶に印加される。

接続制御部１０ｉａは、ＣＳ信号及びレベルシフタ５ｉｂが出力する画素データ（換言すると、出力回路部４ｉｂ〜７ｉｂに入力される画素データ）のいずれか一方に応じて、出力パッド９ｉａ及び共通出力線ＣＬを電気的に接続するか否かを切替制御する。同様に、接続制御部１０ｉｂは、ＣＳ信号及びレベルシフタ５ｉａが出力する画素データ（換言すると、出力回路部４ｉａ〜７ｉａに入力される画素データ）のいずれか一方に応じて、出力パッド９ｉｂ及び共通出力線ＣＬを電気的に接続するか否かを切替制御する。接続制御部１０ｉａ，１０ｉｂの切替制御により、共通出力線ＣＬに複数の出力パッドが電気的に接続されると、複数の当該出力パッドは共通出力線ＣＬを介して短絡する。一方、接続制御部１０ｉａ，１０ｉｂの切替制御により、共通出力線ＣＬに１つの出力パッドが電気的に接続されると、当該出力パッドに印加される電圧が共通出力線ＣＬに印加される。

動作状態制御部１１ｉａ，１１ｉｂは、ＣＳ信号に応じて接続制御部１０ｉａ，１０ｉｂが切替制御を行う状態（以下、通常動作状態とする）と、レベルシフタ５ｉｂが出力する画素データに応じて接続制御部１０ｉａが切替制御を行うとともにレベルシフタ５ｉａが出力する画素データに応じて接続制御部１０ｉｂが切替制御を行う状態（以下、テスト動作状態とする）と、の少なくとも２つの状態を成す。

通常動作状態では、接続制御部１０ｉａ，１０ｉｂが、共通のＣＳ信号に応じて共通の切替制御を行う。具体的に、接続制御部１０ｉａ，１０ｉｂは、ＣＳ信号に応じて、出力パッド９ｉａ，９ｉｂが共通出力線ＣＬを介して電気的に接続（短絡）する状態と、出力パッド９ｉａ，９ｉｂが共通出力線ＣＬを介して電気的に接続（短絡）しない状態と、の２つの状態を成す。

一方、テスト動作状態では、接続制御部１０ｉａ，１０ｉｂが、レベルシフタ５ｉａ，５ｉｂが出力する個別の画素データに応じて個別の切替制御を行う。これにより、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂの動作結果を示す種々の駆動電圧が、共通出力線ＣＬに印加され得る。

以上のように、動作状態制御部１１ｉａ，１１ｉｂがテスト動作状態を成すことで、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂの動作結果を示す種々の駆動電圧を、共通出力線ＣＬに印加することができる。そのため、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂに所定の画素データを入力するとともに、共通出力線ＣＬに印加される駆動電圧を測定するだけで、容易に駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂのテスト動作を行うことができる。したがって、当該駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂは、簡素な構成の測定機器を用いて容易にテスト動作を行うことが可能である。

本発明の第１〜第３実施形態に係る駆動装置１では、動作状態制御部１１ｉａ，１１ｉｂが通常動作状態を成す場合における駆動装置１の動作（以下、通常動作とする）は共通するが、動作状態制御部１１ｉａ，１１ｉｂがテスト動作状態を成す場合における駆動装置１の動作（以下、テスト動作とする）は実施形態毎に異なる。そのため、まず各実施形態で共通する駆動装置１の通常動作について説明し、実施形態毎に異なる駆動装置１のテスト動作については後述する。

駆動装置１が通常動作を行う場合、上記のように動作状態制御部１１ｉａ，１１ｉｂが、切替制御により通常動作状態を成す。このとき、入力極性制御部３ｉａ，３ｉｂ及び出力極性制御部８ｉａ，８ｉｂが適宜切替制御を行う（以下説明する第１通常動作と第２通常動作とを行う）ことで、ドット反転駆動が行われる。

第１通常動作では、データラッチ２ｉａが出力する画素データ（以下、第１データとする）がホールドラッチ４ｉａに入力され、データラッチ２ｉｂが出力する画素データ（以下、第２データとする）がホールドラッチ４ｉｂに入力されるように、入力極性制御部３ｉａ，３ｉｂが切替制御を行う。このとき、オペアンプ７ｉａが出力する駆動電圧が出力パッド９ｉａに印加され、オペアンプ７ｉｂが出力する駆動電圧が出力パッド９ｉｂに印加されるように、出力極性制御部８ｉａ，８ｉｂが切替制御を行う。これにより、第１データに対応する正極性の駆動電圧が出力パッド９ｉａに印加され、第２データに対応する負極性の駆動電圧が出力パッド９ｉｂに印加される。なお、この間、接続制御部１０ｉａ，１０ｉｂに、共通出力線ＣＬを介して、出力パッド９ｉａ，９ｉｂを電気的に接続（短絡）させないＣＳ信号が入力される。

第２通常動作では、データラッチ２ｉａが出力する第１データがホールドラッチ４ｉｂに入力され、データラッチ２ｉｂが出力する第２データがホールドラッチ４ｉａに入力されるように、入力極性制御部３ｉａ，３ｉｂが切替制御を行う。さらに、オペアンプ７ｉａが出力する駆動電圧が出力パッド９ｉｂに印加され、オペアンプ７ｉｂが出力する駆動電圧が出力パッド９ｉａに印加されるように、出力極性制御部８ｉａ，８ｉｂが切替制御を行う。これにより、第１データに対応する負極性の駆動電圧が出力パッド９ｉａに印加され、第２データに対応する正極性の駆動電圧が出力パッド９ｉｂに印加される。なお、この間、接続制御部１０ｉａ，１０ｉｂに、共通出力線ＣＬを介して、出力パッド９ｉａ，９ｉｂを電気的に接続（短絡）させないＣＳ信号が入力される。

また、上記の第１通常動作と第２通常動作とが切り替えられる際、オペアンプ７ｉａ，７ｉｂは、それぞれの出力がハイインピーダンスになるように制御される。さらにこの時、接続制御部１０ｉａ，１０ｉｂに、共通出力線ＣＬを介して、出力パッド９ｉａ，９ｉｂを電気的に接続（短絡）させるＣＳ信号が入力される。これにより、出力パッド９ｉａ，９ｉｂに接続するそれぞれの画素回路（図１では不図示）に充電されている、異なる極性の電荷が相殺（チャージシェア）されるため、当該画素回路に所望の電圧を印加するために駆動装置１が供給する電流を、低減することが可能になる。

このように、駆動装置１は、既存のＣＳ線（図２０参照）を、共通出力線ＣＬとして利用することができる。そのため、共通出力線ＣＬを新たに設ける必要がなく、駆動装置１の設計を大幅に変更したり、回路規模が増大したりすることを、抑制することができる。

＜＜第１実施形態＞＞
次に、本発明の第１実施形態に係る駆動装置１について、図面を参照して説明する。なお、上述のように、ここでは本発明の第１実施形態に係る駆動装置１のテスト動作について説明する。また、本発明の第１実施形態に係る駆動装置１は、テスト用の画素データである第１データに応じた正極性の駆動電圧を出力する第１テスト動作と、テスト用の画素データである第１データに応じた負極性の駆動電圧を出力する第２テスト動作と、テスト用の第２データに応じた負極性の駆動電圧を出力する第３テスト動作と、テスト用の画素データである第２データに応じた正極性の駆動電圧を出力する第４テスト動作と、の少なくとも１つをテスト動作として実行する。

また、本発明の第１実施形態に係る駆動装置１は、出力回路部４ｉａ〜７ｉａ，４ｉｂ〜７ｉｂの駆動電圧が出力パッド９ｉａ，９ｉｂに印加されない状態（以下、非出力状態とする）を、任意に成すことができる構成を備える。具体的に例えば、本発明の第１実施形態に係る駆動装置１は、オペアンプ７ｉａ，７ｉｂのそれぞれの出力をハイインピーダンスにするか否かを切替制御し得る構成（例えば、上述の通常動作時に使用される構成）や、オペアンプ７ｉａ，７ｉｂに対する電力の供給の可否を切替制御し得る構成等を備える。

ただし、以下では説明の具体化のために、本発明の第１実施形態に係る駆動装置１が、正極性の駆動電圧を生成する出力回路部４ｉａ〜７ｉａと、負極性の駆動電圧を生成する出力回路部４ｉｂ〜７ｉｂと、のいずれか一方を選択的に非出力状態にすることができる構成を備える場合を、例示する。また、ある１つの駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂを対象とするテスト動作について、例示する。特に、図２〜図５を参照して、ｉ＝１の駆動回路を対象とするテスト動作（第１〜第４テスト動作）を、例示する。

さらに、接続制御部１０ｉａが、最下位ビットが「０」の画素データをレベルシフタ５ｉｂがレベルを変換して出力するときに、出力パッド９ｉａ及び共通出力線ＣＬを電気的に接続せず、最下位ビットが「１」の画素データをレベルシフタ５ｉｂがレベルを変換して出力するときに、出力パッド９ｉａ及び共通出力線ＣＬを電気的に接続するものであり、かつ、接続制御部１０ｉｂが、最下位ビットが「０」の画素データをレベルシフタ５ｉａがレベルを変換して出力するときに、出力パッド９ｉｂ及び共通出力線ＣＬを電気的に接続せず、最下位ビットが「１」の画素データをレベルシフタ５ｉａがレベルを変換して出力するときに、出力パッド９ｉｂ及び共通出力線ＣＬを電気的に接続するものである場合を、例示する。

また、以下説明する第１〜第４テスト動作のそれぞれにおいて、動作状態制御部１１ｉａ，１１ｉｂは、テスト動作状態を成す。

＜第１テスト動作＞
最初に、本発明の第１実施形態に係る駆動装置１の第１テスト動作について、図２を参照して説明する。図２は、本発明の第１実施形態に係る駆動装置の第１テスト動作を示すブロック図である。なお、図２において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。

第１テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。さらに、負極性の駆動電圧を生成する出力回路部４ｉｂ〜７ｉｂが、非出力状態になる。

データラッチ２１ａには、テスト用の画素データ（例えば、任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、第１データの最下位ビットが「１」であると、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続する。しかし、負極性の駆動電圧を生成する出力回路部４ｉｂ〜７ｉｂが非出力状態になるため、共通出力線ＣＬには、出力回路部４１ｂ〜７１ｂが生成する負極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第１データに応じた正極性の駆動電圧のみが印加される。

＜第２テスト動作＞
次に、本発明の第１実施形態に係る駆動装置１の第２テスト動作について、図３を参照して説明する。図３は、本発明の第１実施形態に係る駆動装置の第２テスト動作を示すブロック図である。なお、図３において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。

第２テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。さらに、正極性の駆動電圧を生成する出力回路部４ｉａ〜７ｉａが、非出力状態になる。

データラッチ２１ａには、テスト用の画素データ（例えば、任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、第１データの最下位ビットが「１」であると、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続する。しかし、正極性の駆動電圧を生成する出力回路部４ｉａ〜７ｉａが非出力状態になるため、共通出力線ＣＬには、出力回路部４１ａ〜７１ａが生成する正極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第１データに応じた負極性の駆動電圧のみが印加される。

＜第３テスト動作＞
次に、本発明の第１実施形態に係る駆動装置１の第３テスト動作について、図４を参照して説明する。図４は、本発明の第１実施形態に係る駆動装置の第３テスト動作を示すブロック図である。なお、図４において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。

第３テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。さらに、正極性の駆動電圧を生成する出力回路部４ｉａ〜７ｉａが、非出力状態になる。

データラッチ２１ａには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（例えば、任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、第２データの最下位ビットが「１」であると、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続する。しかし、正極性の駆動電圧を生成する出力回路部４ｉａ〜７ｉａが非出力状態になるため、共通出力線ＣＬには、出力回路部４１ａ〜７１ａが生成する正極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第２データに応じた負極性の駆動電圧のみが印加される。

＜第４テスト動作＞
次に、本発明の第１実施形態に係る駆動装置１の第４テスト動作について、図５を参照して説明する。図５は、本発明の第１実施形態に係る駆動装置の第４テスト動作を示すブロック図である。なお、図５において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを太い破線で示し、出力回路部が非出力状態であることを×で示す。

第４テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。さらに、負極性の駆動電圧を生成する出力回路部４ｉｂ〜７ｉｂが、非出力状態になる。

データラッチ２１ａには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（例えば、任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、第２データの最下位ビットが「１」であると、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続する。しかし、負極性の駆動電圧を生成する出力回路部４ｉｂ〜７ｉｂが非出力状態になるため、共通出力線ＣＬには、出力回路部４１ｂ〜７１ｂが生成する正極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第２データに応じた負極性の駆動電圧のみが印加される。

上述した第１〜第４テスト動作によって、テスト用の画素データである第１データまたは第２データに応じた正極性または負極性の駆動電圧が、共通出力線ＣＬに印加される。そのため、共通出力線ＣＬに印加される駆動電圧を測定することで、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂのテストを行うことが可能になる。

＜＜第２実施形態＞＞
次に、本発明の第２実施形態に係る駆動装置１について、図面を参照して説明する。なお、本発明の第２実施形態に係る駆動装置１は、テスト用の画素データである第１データに応じた正極性の駆動電圧を出力する第１テスト動作と、テスト用の画素データである第１データに応じた負極性の駆動電圧を出力する第２テスト動作と、テスト用の第２データに応じた負極性の駆動電圧を出力する第３テスト動作と、テスト用の画素データである第２データに応じた正極性の駆動電圧を出力する第４テスト動作と、の少なくとも１つをテスト動作として実行する。

ただし、以下では説明の具体化のために、ある１つの駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂに対してテストが行われる場合を、例示する。特に、図６〜図９を参照して、ｉ＝１の駆動回路に対して第１テスト〜第４テストのそれぞれが行われる場合を、例示する。

さらに、接続制御部１０ｉａが、最下位ビットが「０」の画素データをレベルシフタ５ｉｂがレベルを変換して出力するときに、出力パッド９１ａ及び共通出力線ＣＬを電気的に接続せず、最下位ビットが「１」の画素データをレベルシフタ５ｉｂがレベルを変換して出力するときに、出力パッド９ｉａ及び共通出力線ＣＬを電気的に接続するものであり、かつ、接続制御部１０ｉｂが、最下位ビットが「０」の画素データをレベルシフタ５ｉａがレベルを変換して出力するときに、出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続せず、最下位ビットが「１」の画素データをレベルシフタ５ｉａがレベルを変換して出力するときに、出力パッド９ｉｂ及び共通出力線ＣＬを電気的に接続するものである場合を、例示する。

また、以下説明する第１〜第４テスト動作のそれぞれにおいて、動作状態制御部１１ｉａ，１１ｉｂは、テスト動作状態を成す。

＜第１テスト動作＞
最初に、本発明の第２実施形態に係る駆動装置１の第１テスト動作について、図６を参照して説明する。図６は、本発明の第２実施形態に係る駆動装置の第１テスト動作を示すブロック図である。なお、図６において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第１テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。

データラッチ２１ａには、テスト用の画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第１データの最下位ビットが「０」であるため、共通出力線ＣＬには、出力回路部４１ｂ〜７１ｂが生成する負極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第１データに応じた正極性の駆動電圧のみが印加される。

＜第２テスト動作＞
次に、本発明の第２実施形態に係る駆動装置１の第２テスト動作について、図７を参照して説明する。図７は、本発明の第２実施形態に係る駆動装置の第２テスト動作を示すブロック図である。なお、図７において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第２テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。

データラッチ２１ａには、テスト用の画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第１データの最下位ビットが「１」であるため、共通出力線ＣＬに、出力回路部４１ｂ〜７１ｂが生成する負極性の駆動電圧が印加される。したがって、共通出力線ＣＬには、第１データに応じた負極性の駆動電圧のみが印加される。

＜第３テスト動作＞
次に、本発明の第２実施形態に係る駆動装置１の第３テスト動作について、図８を参照して説明する。図８は、本発明の第２実施形態に係る駆動装置の第３テスト動作を示すブロック図である。なお、図８において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第３テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。

データラッチ２１ａには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第２データの最下位ビットが「０」であるため、共通出力線ＣＬには、出力回路部４１ａ〜７１ａが生成する正極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第２データに応じた負極性の駆動電圧のみが印加される。

＜第４テスト動作＞
次に、本発明の第２実施形態に係る駆動装置１の第４テスト動作について、図９を参照して説明する。図９は、本発明の第２実施形態に係る駆動装置の第４テスト動作を示すブロック図である。なお、図９において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第４テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。

データラッチ２１ａには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第２データの最下位ビットが「１」であるため、共通出力線ＣＬに、出力回路部４１ａ〜７１ａが生成する正極性の駆動電圧が印加される。したがって、共通出力線ＣＬには、第２データに応じた正極性の駆動電圧のみが印加される。

上述した第１〜第４テスト動作によって、テスト用の画素データである第１データまたは第２データに応じた正極性または負極性の駆動電圧が、共通出力線ＣＬに印加される。そのため、共通出力線ＣＬに印加される駆動電圧を測定することで、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂのテストを行うことが可能になる。

＜＜第３実施形態＞＞
次に、本発明の第３実施形態に係る駆動装置１について、図面を参照して説明する。なお、本発明の第３実施形態に係る駆動装置１は、テスト用の画素データである第１データに応じた正極性の駆動電圧を出力する第１テスト動作と、テスト用の画素データである第１データに応じた負極性の駆動電圧を出力する第２テスト動作と、テスト用の第２データに応じた負極性の駆動電圧を出力する第３テスト動作と、テスト用の画素データである第２データに応じた正極性の駆動電圧を出力する第４テスト動作と、の少なくとも１つをテスト動作として実行する。

ただし、以下では説明の具体化のために、ある１つの駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂに対してテストが行われる場合を、例示する。特に、図１０〜図１３を参照して、ｉ＝１の駆動回路に対して第１テスト〜第４テストのそれぞれが行われる場合を、例示する。

さらに、接続制御部１０ｉａが、最上位ビットが「０」の画素データをレベルシフタ５ｉｂがレベルを変換して出力するときに、出力パッド９１ａ及び共通出力線ＣＬを電気的に接続せず、最上位ビットが「１」の画素データをレベルシフタ５ｉｂがレベルを変換して出力するときに、出力パッド９ｉａ及び共通出力線ＣＬを電気的に接続するものであり、かつ、接続制御部１０ｉｂが、最上位ビットが「０」の画素データをレベルシフタ５ｉａがレベルを変換して出力するときに、出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続せず、最上位ビットが「１」の画素データをレベルシフタ５ｉａがレベルを変換して出力するときに、出力パッド９ｉｂ及び共通出力線ＣＬを電気的に接続するものである場合を、例示する。

また、以下説明する第１〜第４テスト動作のそれぞれにおいて、動作状態制御部１１ｉａ，１１ｉｂは、テスト動作状態を成す。

＜第１テスト動作＞
最初に、本発明の第３実施形態に係る駆動装置１の第１テスト動作について、図１０を参照して説明する。図１０は、本発明の第３実施形態に係る駆動装置の第１テスト動作を示すブロック図である。なお、図１０において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第１テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。

データラッチ２１ａには、テスト用の画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続するための画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第１データの最上位ビットが「０」であるため、共通出力線ＣＬには、出力回路部４１ｂ〜７１ｂが生成する負極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第１データに応じた正極性の駆動電圧のみが印加される。

＜第２テスト動作＞
次に、本発明の第３実施形態に係る駆動装置１の第２テスト動作について、図１１を参照して説明する。図１１は、本発明の第３実施形態に係る駆動装置の第２テスト動作を示すブロック図である。なお、図１１において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第２テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。

データラッチ２１ａには、テスト用の画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第１データの最上位ビットが「１」であるため、共通出力線ＣＬに、出力回路部４１ｂ〜７１ｂが生成する負極性の駆動電圧が印加される。したがって、共通出力線ＣＬには、第１データに応じた負極性の駆動電圧のみが印加される。

＜第３テスト動作＞
次に、本発明の第３実施形態に係る駆動装置１の第３テスト動作について、図１２を参照して説明する。図１２は、本発明の第３実施形態に係る駆動装置の第３テスト動作を示すブロック図である。なお、図１２において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第３テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。

データラッチ２１ａには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続するための画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第２データの最上位ビットが「０」であるため、共通出力線ＣＬには、出力回路部４１ａ〜７１ａが生成する正極性の駆動電圧が印加されない。したがって、共通出力線ＣＬには、第２データに応じた負極性の駆動電圧のみが印加される。

＜第４テスト動作＞
次に、本発明の第３実施形態に係る駆動装置１の第４テスト動作について、図１３を参照して説明する。図１３は、本発明の第３実施形態に係る駆動装置の第４テスト動作を示すブロック図である。なお、図１３において、テスト用の画素データ及び当該画素データに応じて生成される駆動電圧の流れを、太い破線で示す。

第４テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。

データラッチ２１ａには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。また、データラッチ２２ａ〜２ｋａには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２２ｂ〜２ｋｂには、接続制御部１０２ｂ〜１０ｋｂが出力パッド９２ｂ〜９ｋｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。

このとき、テスト用の画素データである第２データの最上位ビットが「１」であるため、共通出力線ＣＬに、出力回路部４１ａ〜７１ａが生成する正極性の駆動電圧が印加される。したがって、共通出力線ＣＬには、第２データに応じた正極性の駆動電圧のみが印加される。

上述した第１〜第４テスト動作によって、テスト用の画素データである第１データまたは第２データに応じた正極性または負極性の駆動電圧が、共通出力線ＣＬに印加される。そのため、共通出力線ＣＬに印加される駆動電圧を測定することで、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂのテストを行うことが可能になる。

＜第２実施形態及び第３実施形態の別テスト動作＞
上述の第２実施形態及び第３実施形態の第１〜第４テスト動作は、第１実施形態とは異なり、テスト用の画素データが限定される。具体的に例えば、第２実施形態の第１テスト動作では、テスト用の画素データである第１データの最下位ビットが「０」に限定され（図６参照）、第３実施形態の第１テスト動作では、テスト用の画素データである第１データの最上位ビットが「０」に限定される（図１０参照）。

しかし、本発明の第２実施形態及び第３実施形態に係る駆動装置１は、この限定される最下位ビットまたは最上位ビットの値を、上述の説明中の値と異ならせた、さらに４つのテスト動作（以下、別テスト動作とする）をも実行し得る。即ち、本発明の第２実施形態及び第３実施形態に係る駆動装置１は、合計８つのテスト動作（上述の第１〜第４テスト動作、以下説明する４つの別テスト動作）の少なくとも１つを、テスト動作として実行し得る。

この別テスト動作の一例について、図１４を参照して説明する。図１４は、本発明の第２実施形態及び第３実施形態に係る駆動装置の別テスト動作の一例を示すブロック図である。なお、図１４に示す別テスト動作は、第２実施形態の第１テスト動作（図６参照）に対応するものであり、第２実施形態の第１テスト動作におけるテスト用の画素データである第１データの最下位ビットを「１」にしたものである。

図１４に示す、第２実施形態の第１テスト動作（図６参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。また、データラッチ２１ａには、テスト用の画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。これ以外は、上述した第２実施形態の第１テスト動作と同様である。この場合、第２実施形態の第１テスト動作と同様に、共通出力線ＣＬには、第１データに応じた正極性の駆動電圧のみが印加される。

同様に、第２実施形態の第２テスト動作（図７参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。また、データラッチ２１ａには、テスト用の画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。これ以外は、上述した第２実施形態の第２テスト動作と同様である。この場合、第２実施形態の第２テスト動作と同様に、共通出力線ＣＬには、第１データに応じた負極性の駆動電圧のみが印加される。

同様に、第２実施形態の第３テスト動作（図８参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。また、データラッチ２１ａには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。これ以外は、上述した第２実施形態の第３テスト動作と同様である。この場合、第２実施形態の第３テスト動作と同様に、共通出力線ＣＬには、第２データに応じた負極性の駆動電圧のみが印加される。

同様に、第２実施形態の第４テスト動作（図９参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。また、データラッチ２１ａには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続するための画素データ（最下位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最下位ビットが「０」であり他が任意の画素データ）が、入力される。これ以外は、上述した第２実施形態の第４テスト動作と同様である。この場合、第２実施形態の第４テスト動作と同様に、共通出力線ＣＬには、第２データに応じた正極性の駆動電圧のみが印加される。

同様に、第３実施形態の第１テスト動作（図１０参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。また、データラッチ２１ａには、テスト用の画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。これ以外は、上述した第３実施形態の第１テスト動作と同様である。この場合、第３実施形態の第１テスト動作と同様に、共通出力線ＣＬには、第１データに応じた正極性の駆動電圧のみが印加される。

同様に、第３実施形態の第２テスト動作（図１１参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。また、データラッチ２１ａには、テスト用の画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続するための画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。これ以外は、上述した第３実施形態の第２テスト動作と同様である。この場合、第３実施形態の第２テスト動作と同様に、共通出力線ＣＬには、第１データに応じた負極性の駆動電圧のみが印加される。

同様に、第３実施形態の第３テスト動作（図１２参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力非反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力反転状態を成す。また、データラッチ２１ａには、接続制御部１０１ｂが出力パッド９１ｂ及び共通出力線ＣＬを電気的に接続しないための画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。これ以外は、上述した第２実施形態の第３テスト動作と同様である。この場合、第３実施形態の第３テスト動作と同様に、共通出力線ＣＬには、第２データに応じた負極性の駆動電圧のみが印加される。

同様に、第３実施形態の第４テスト動作（図１３参照）に対応する別テスト動作では、入力極性制御部３ｉａ，３ｉｂが、入力反転状態を成す。一方、出力極性制御部８ｉａ，８ｉｂが、出力非反転状態を成す。また、データラッチ２１ａには、接続制御部１０１ａが出力パッド９１ａ及び共通出力線ＣＬを電気的に接続するための画素データ（最上位ビットが「１」であり他が任意の画素データ）が、入力される。一方、データラッチ２１ｂには、テスト用の画素データ（最上位ビットが「０」であり他が任意の画素データ）が、入力される。これ以外は、上述した第２実施形態の第４テスト動作と同様である。この場合、第３実施形態の第４テスト動作と同様に、共通出力線ＣＬには、第２データに応じた正極性の駆動電圧のみが印加される。

＜＜予備バッファの利用＞＞
上述のように、駆動装置１は予備バッファを備え得る。この予備バッファについて、図面を参照して説明する。図１５は、画素回路及び予備バッファの一例を示すブロック図である。

図１５に示すように、また上述のように、出力パッド９ｉａ，９ｉｂのそれぞれには、ソースラインＳＬｉａ，ＳＬｉｂが接続され、それぞれのソースラインＳＬｉａ，ＳＬｉｂには複数の画素回路Ｘが接続されている。また、ソースラインＳＬｉａ，ＳＬｉｂに直交するように、ｍ本（ｍは自然数、以下同じ）のゲートラインＧＬｊ（ｊはｍ以下の任意の自然数、以下同じ）が配置されている。

画素回路Ｘは、液晶素子ＬＣと、トランジスタ素子（例えば、ＴＦＴ：Thin Film Transistor）Ｔと、を備える。トランジスタ素子Ｔは、ゲートラインＧＬｊに制御端子が接続し、ソースラインＳＬｉａまたはＳＬｉｂに第１端子が接続する。液晶素子ＬＣは、トランジスタ素子Ｔの第２端子に一端が接続され、共通電圧が印加される共通電極に他端が接続される。そして、ゲートラインＧＬｊに所定の電圧が印加されると、当該ゲートラインに制御端子が接続されるトランジスタ素子ＴがＯＮになり、当該トランジスタ素子Ｔ及びソースラインＳＬｉａ，ＳＬｉｂを介して液晶素子ＬＣに駆動電圧が印加される。

また、ソースラインＳＬｉａ，ＳＬｉｂと交差するように、２つの迂回配線ＰＬ１，ＰＬ２が配置されている。そして、一方の迂回配線ＰＬ１が、予備バッファＢの非反転入力端子に接続され、他方の迂回配線ＰＬ２が予備バッファＢの出力端子に接続されている。また、予備バッファＢの出力端子は、反転入力端子に接続される構成（ボルテージフォロワ）である。

図１５は、ソースラインＳＬ１ｂの一部に、断線Ｄが生じた場合を例示したものである。本例のように、断線Ｄが生じると、出力パッド９１ｂからソースラインＳＬ１ｂに駆動電圧を印加しても、ソースラインＳＬ１ｂに接続されている画素回路Ｘの中で、断線Ｄを挟んで出力パッド９１ｂの反対側に存在するものに対しては、駆動電圧を印加することができなくなる。そこで、このような場合、迂回配線Ｐ１，Ｐ２と断線Ｄが生じたソースラインＳＬ１ｂとを接続して（図１５中のＣ１，Ｃ２）、断線Ｄを迂回して駆動電圧をソースラインＳＬ１ｂに印加する。これにより、上述の通常動作時において、ソースラインＳＬ１ｂに接続される略全ての画素回路Ｘに、駆動電圧を印加することが可能になる。また、予備バッファＢによって、迂回による駆動電圧の歪を整形することが可能になる。

ところで、上記の予備バッファＢを、上述のテスト動作において利用することができる。予備バッファＢをテスト動作において利用する場合の構成の一例について、図面を参照して説明する。図１６は、予備バッファをテスト動作において利用する場合の構成の一例を示すブロック図である。なお、図１６では、図示の簡略化のため、予備バッファＢに接続される配線のうち、テスト動作に関するものを選択的に表示している。

図１６に示すように、予備バッファＢをテスト動作で利用する場合、非反転入力端子に入力パッドＢＩが接続され、出力端子に出力パッドＢＯが接続され、反転入力端子に出力端子を電気的に接続する状態と反転入力端子に共通出力線ＣＬを電気的に接続する状態とを切替制御する比較部状態制御部ＢＳが設けられる。比較部状態制御部ＢＳは、例えば制御回路（図１６では不図示）から入力される信号に応じて、切替制御を行う。

比較部状態制御部ＢＳは、駆動装置１が通常動作を行う場合、反転入力端子と出力端子とを電気的に接続する（即ち、図１５に示す状態を成す）。一方、比較部状態制御部ＢＳは、駆動装置１がテスト動作を行う場合、反転入力端子と共通出力線ＣＬとを電気的に接続する。後者の場合、予備バッファＢは、入力パッドＢＩに印加される電圧と、共通出力線ＣＬに印加される電圧との大小関係を比較して、その比較結果を２値の電圧で示す（例えば、入力パッドＢＩに印加される電圧が共通出力線ＣＬに印加される電圧よりも大きい時にハイ、入力パッドＢＩに印加される電圧が共通出力線ＣＬに印加される電圧以下の時にローとなる電圧を出力する）コンパレータとして動作する。

例えば、駆動装置１がテスト動作を行う場合、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂが正常な状態であれば共通出力線ＣＬに印加されると予測される電圧（上述したテスト用の画素データに応じた電圧。以下、予測電圧とする。）よりも所定の電圧（例えば、０．０１Ｖ。以下、許容電圧とする。）だけ大きい電圧及び小さい電圧（以下、参照電圧とする）のそれぞれを、入力パッドＢＩに印加すると、好ましい。

具体的に例えば、予測電圧が正極性の電圧（例えば、５Ｖ）である場合、入力パッドＢＩに予測電圧より許容電圧だけ大きい参照電圧（例えば、５．０１Ｖ）を印加したときに予備バッファＢがローを出力し、かつ、入力パッドＢＩに予測電圧より許容電圧だけ小さい参照電圧（例えば、４．９９Ｖ）を印加したときに予備バッファＢがハイを出力すれば、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂが正常であると判断することができる。

一方、予測電圧が負極性の電圧（例えば、−５Ｖ）である場合、入力パッドＢＩに予測電圧より許容電圧だけ大きい参照電圧（例えば、−４．９９Ｖ）を印加したときに予備バッファＢがハイを出力し、かつ、入力パッドＢＩに予測電圧より許容電圧だけ小さい参照電圧（例えば、−５．０１Ｖ）を印加したときに予備バッファＢがローを出力すれば、駆動回路２ｉａ，２ｉｂ〜１１ｉａ，１１ｉｂが正常であると判断することができる。

以上のように、テスト動作において予備バッファＢを用いることで、テスト動作の結果が二値の電圧で示される。そのため、テスト動作の結果を容易に判定することが可能になる。さらに、比較部状態制御部ＢＳの切替制御により、通常動作とテスト動作とで予備バッファＢを使い分けることで、回路規模を小さくすることが可能になる。

＜＜駆動装置内の回路配置及びパッド配置＞＞
駆動装置１内の各回路の配置や各パッドの配置の具体例について、以下図面を参照して説明する。なお、後述する説明中の「出力回路」は、出力回路部４ｉａ〜７ｉａ及び出力回路部４ｉａ〜７ｉｂの一方を少なくとも含む（図１参照）ものである。なお、データラッチ２ｉａ、入力極性切替部３ｉａ、出力極性制御部８ｉａ、接続制御部１０ｉａ及び動作状態制御部１１ｉａの少なくとも１つが、出力回路部４ｉａ〜７ｉａを含む出力回路の一部に含まれると解釈しても良い。同様に、データラッチ２ｉｂ、入力極性切替部３ｉｂ、出力極性制御部８ｉｂ、接続制御部１０ｉｂ及び動作状態制御部１１ｉｂの少なくとも１つが、出力回路部４ｉａ〜７ｉａを含む出力回路の一部に含まれると解釈しても良い。また、シフトレジスタ１０の一部が、出力回路に含まれると解釈しても良い。また、後述する説明中の「予備バッファ」は、上述の予備バッファＢ（図１５及び図１６参照）に相当するものである。

＜第１例＞
図１７は、駆動装置内の回路配置及びパッド配置の第１例を示す模式図である。図１７に示すように、駆動装置１Ａは、各種回路が形成される集積回路部２０Ａと、集積回路２０Ａと外部の装置とを電気的に接続するための配線部３０Ａと、を備える。

集積回路部２０Ａは、上述の出力回路Ｄ１〜Ｄｐ（ｐは自然数、以下同じ）と、上述の予備バッファＢ１，Ｂ２と、駆動装置１Ａの各部の動作を制御する上述の制御回路ＣＣと、各種のデータや電圧が入力される入力回路Ｉなどを備える。配線部３０Ａは、配線を介して出力回路Ｄ１〜Ｄｐ（ｐは自然数、以下同じ）と電気的に接続する出力パッドＤＯ１〜ＤＯｐ，ＢＯ１，ＢＯ２と、配線を介して入力回路Ｉと電気的に接続する入力パッドＩ１〜Ｉｑ（ｑは自然数、以下同じ），ＢＩ１，ＢＩ２と、を備える。

出力回路Ｄ１〜Ｄｒ（ｒはｐより小さい自然数、以下同じ）及び出力回路Ｄｒ＋１〜Ｄｐは、矩形である集積回路部２０Ａの一辺に沿って（一段で）配置される。このとき、それぞれの出力回路Ｄ１〜Ｄｒ，Ｄｒ＋１〜Ｄｐにおいて、出力回路Ｄｒ及び出力回路Ｄｒ＋１が最も近くなる。また、予備バッファＢ１は、出力回路Ｄ１〜Ｄｒの一端（出力回路Ｄ１側）に配置され、予備バッファＢ２は、出力回路Ｄｒ＋１〜Ｄｐの一端（出力回路Ｄｐ側）に配置される。

入力回路Ｉは、集積回路部２０Ａの出力回路Ｄ１〜Ｄｐが沿う辺と対向する辺に沿って設けられる。また、制御回路ＣＣは、集積回路部２０Ａの、出力回路Ｄ１〜Ｄｐ、入力回路Ｉ及び予備バッファＢ１，Ｂ２が設けられていない部分に設けられる。

出力パッドＤＯ１〜ＤＯｐは、上述の出力パッド９ｉａ，９ｉｂに相当し（図１参照）、出力回路Ｄ１〜Ｄｐが出力する駆動電圧がそれぞれ印加される。また、出力パッドＤＯ１〜ＤＯｐは、配線部３０Ａにおいて一列に並んで配置される。一方、入力パッドＤＩ１〜ＤＩｑは、入力回路Ｉを介して出力回路Ｄ１〜Ｄｑに入力される画素データが入力される。また、入力パッドＤＩ１〜ＤＩｑは、配線部３０Ａにおいて一列に並んで配置される。

入力パッドＢＩ１，ＢＩ２及び出力パッドＢＯ１，ＢＯ２は、予備バッファＢの入力パッドＢＩ及び出力パッドＢＯにそれぞれ相当する（図１６参照）。入力パッドＢＩ１，ＢＩ２及び出力パッドＢＯ１，ＢＯ２は、出力パッドＤＯ１〜ＤＯｐの外側に配置される。具体的に、予備バッファＢ１に接続する入力パッドＢＩ１及び出力パッドＢＯ１は、出力パッドＤＯ１側に配置される。一方、予備バッファＢ２に接続する入力パッドＢＩ２及び出力パッドＢＯ２は、出力パッドＤＯｐ側に配置される。

また、出力回路Ｄ１〜Ｄｒに対応する共通出力線ＣＬは、これに近い予備バッファＢ１に接続される。同様に、出力回路Ｄｒ＋１〜Ｄｐに対応する共通出力線ＣＬは、これに近い予備バッファＢ２に接続される。

そして、上述した駆動装置１のテスト動作において、測定機器が入力パッドＤＩ１〜ＤＩｑに電気的に接続する（例えば、プローブを接触する）ことで、上述したテスト動作に必要な各種の画素データを入力する。また、上述した駆動装置１のテスト動作において、測定機器が入力パッドＢＩ１，ＢＩ２に電気的に接続する（例えば、プローブを接触する）ことで、予備バッファＢ１，Ｂ２に参照電圧を印加するとともに、測定機器が出力パッドＢＯ１，ＢＯ２に電気的に接続する（例えば、プローブを接触する）ことで、テスト動作の結果を測定する。

上記のように構成すると、２つの予備バッファＢ１，Ｂ２を用いて、出力回路Ｄ１〜Ｄｒ及び出力回路Ｄｒ＋１〜Ｄｐのテスト動作の結果を、同時に出力することが可能になる。したがって、テスト動作を迅速に行うことが可能になる。

＜第２例＞
図１８は、駆動装置内の回路配置及びパッド配置の第２例を示す模式図である。図１８に示す駆動装置１Ｂも、第１例の駆動装置１Ａと同様に、集積回路部２０Ｂと、配線部３０Ｂと、を備える。なお、以下に示す第２例の説明において、第１例の説明と同様である部分については、第１例の説明を適宜参酌するものとして詳細な説明を省略する。

本例では、出力回路Ｄ１〜Ｄｐの一部が、集積回路部２０Ａの入力回路Ｉが沿う辺に沿って（二段で）配置される。また、本例では、出力回路Ｄ１が入力回路Ｉの一端に最も近く、出力回路Ｄ１が入力回路Ｉの他端に最も近くなる。また、予備バッファＢ１は、入力回路Ｉと出力回路Ｄ１との間に配置される。また、予備バッファＢ２は、入力回路Ｉと出力回路Ｄ２との間に配置される。

また、出力回路Ｄ１を含む複数の出力回路（例えば、図中の出力回路Ｄ１〜Ｄｐの上半分）に対応する共通出力線ＣＬは、これに近い予備バッファＢ１に接続される。同様に、出力回路Ｄｐを含む複数の出力回路（例えば、図中の出力回路Ｄ１〜Ｄｐの下半分）に対応する共通出力線ＣＬは、これに近い予備バッファＢ２に接続される。

そして、上述した駆動装置１のテスト動作において、測定機器が入力パッドＤＩ１〜ＤＩｑに電気的に接続する（例えば、プローブを接触する）ことで、上述したテスト動作に必要な各種の画素データを入力する。また、上述した駆動装置１のテスト動作において、測定機器が入力パッドＢＩ１，ＢＩ２に電気的に接続する（例えば、プローブを接触する）ことで、予備バッファＢ１，Ｂ２に参照電圧を印加するとともに、測定機器が出力パッドＢＯ１，ＢＯ２に電気的に接続する（例えば、プローブを接触する）ことで、テスト動作の結果を測定する。

上記のように構成すると、２つの予備バッファＢ１，Ｂ２を用いて、出力回路Ｄ１〜Ｄｒ及び出力回路Ｄｒ＋１〜Ｄｐのテスト動作の結果を、同時に出力することが可能になる。したがって、テスト動作を迅速に行うことが可能になる。

＜第３例＞
図１９は、駆動装置内の回路配置及びパッド配置の第３例を示す模式図である。図１９に示す駆動装置１Ｃも、第１例の駆動装置１Ａと同様に、集積回路部２０Ｃと、配線部３０Ｃと、を備える。なお、以下に示す第２例の説明において、第１例の説明と同様である部分については、第１例の説明を適宜参酌するものとして詳細な説明を省略する。

本例では、出力回路Ｄ１〜Ｄｒの両端に予備バッファＢ１，Ｂ３が配置されるとともに、出力回路Ｄｒ＋１〜Ｄｐの両端に予備バッファＢ２，Ｂ４が配置される。具体的に、予備バッファＢ１が出力回路Ｄ１〜Ｄｒの一端（出力回路Ｄ１側）に配置され、予備バッファＢ３が出力回路Ｄ１〜Ｄｒの他端（出力回路Ｄｒ側）に配置される。同様に、予備バッファＢ２が出力回路Ｄｒ＋１〜Ｄｐの一端（出力回路Ｄｐ側）に配置され、予備バッファＢ４が出力回路Ｄｒ＋１〜Ｄｐの他端（出力回路Ｄｒ＋１側）に配置される。

また、本例では、出力パッドＤＯ１〜ＤＯｒと、出力パッドＤＯｒ＋１〜ＤＯｒとの間に、入力パッドＢＩ２，ＢＩ３及び出力パッドＢＯ２，ＢＯ３が配置される。具体的に、予備バッファＢ３に接続する入力パッドＢＩ３及び出力パッドＢＯ３は、出力パッドＤＯｒ側に配置される。一方、予備バッファＢ４に接続する入力パッドＢＩ４及び出力パッドＢＯ４は、出力パッドＤＯｒ＋１側に配置される。

また、出力回路Ｄ１〜Ｄｒ中の出力回路Ｄ１を含む複数の出力回路（例えば、図中の出力回路Ｄ１〜Ｄｒの上半分）に対応する共通出力線ＣＬは、これに近い予備バッファＢ１に接続され、出力回路Ｄ１〜Ｄｒ中の出力回路Ｄｒを含む複数の出力回路（例えば、図中の出力回路Ｄ１〜Ｄｒの下半分）に対応する共通出力線ＣＬは、これに近い予備バッファＢ３に接続される。また、出力回路Ｄｒ＋１〜Ｄｐ中の出力回路Ｄｒ＋１を含む複数の出力回路（例えば、図中の出力回路Ｄｒ＋１〜Ｄｐの上半分）に対応する共通出力線ＣＬは、これに近い予備バッファＢ４に接続され、出力回路Ｄｒ＋１〜Ｄｐ中の出力回路Ｄｐを含む複数の出力回路（例えば、図中の出力回路Ｄｒ＋１〜Ｄｐの下半分）に対応する共通出力線ＣＬは、これに近い予備バッファＢ２に接続される。

そして、上述した駆動装置１のテスト動作において、測定機器が入力パッドＤＩ１〜ＤＩｑに電気的に接続する（例えば、プローブを接触する）ことで、上述したテスト動作に必要な各種の画素データを入力する。また、上述した駆動装置１のテスト動作において、測定機器が入力パッドＢＩ１〜ＢＩ４に電気的に接続する（例えば、プローブを接触する）ことで、予備バッファＢ１〜Ｂ４に参照電圧を印加するとともに、測定機器が出力パッドＢＯ１〜ＢＯ４に電気的に接続する（例えば、プローブを接触する）ことで、テスト動作の結果を測定する。

上記のように構成すると、４つの予備バッファＢ１〜Ｂ４を用いて、出力回路Ｄ１〜Ｄｐのテスト動作の結果を、同時に出力することが可能になる。したがって、テスト動作を、より迅速に行うことが可能になる。

なお、上述した駆動装置内の回路配置及びパッド配置の第１例〜第３例では、駆動装置１Ａ〜１Ｃが備える予備バッファの全てをテスト動作に利用する場合を例示したが、予備バッファの少なくとも１つを利用しなくても良い。

＜＜変形例＞＞
［１］ 上述の第１実施形態（図２〜図５参照）は、出力回路部４ｉａ〜７ｉａ，４ｉｂ〜７ｉｂを非出力状態にするための構成が必要になるため、第２実施形態（図６〜図９参照）及び第３実施形態（図１０〜図１３参照）と比較して、構成が複雑化し得る。しかしながら、上述の第１実施形態は、第２実施形態及び第３実施形態と異なり、テスト用の画素データのビットが限定されないため、テスト動作の制御が容易である。

具体的に例えば、２進法で００００００００から１１１１１１１１（１６進法で００からＦＦ）までのテスト用の画素データを、順次データラッチ２１ａに入力する場合、上述の第１実施形態であれば、テスト用の画素データを順次変更するだけで、正極性の駆動電圧を出力する出力回路部４１ａ〜７１ａをテストすることができる（図２参照）。一方、第２実施形態及び第３実施形態では、テスト用の画素データの変更に応じて、データラッチ２１ｂに入力する画素データや入力極性制御部３１ａ，３１ｂ、出力極性制御部８１ａ，８１ｂを制御する必要がある（図６、図７、図１０、図１１、図１４参照）。

［２］ 図１〜図１４では、入力極性制御部３ｉａ，３ｉｂ、出力極性制御部８ｉａ，８ｉｂ及び動作状態制御部１１ｉａ，１１ｉｂのそれぞれが１回路２接点の機械的なスイッチで構成され、接続制御部１０ｉａ，１０ｉｂが１回路１接点の機械的なスイッチで構成されるかのように図示したが、これらは一例に過ぎず、上述した切替制御を実行可能である限り、どのようなもので構成されても良い。

［３］ 上述の第１実施形態の説明において、接続制御部１０ｉａ，１０ｉｂが、画素データの最下位ビットに応じて、出力パッド９１ａ及び共通出力線ＣＬの電気的な接続の有無を切替制御する場合について例示したが、最上位ビットや、最下位ビット及び最上位ビットではない他の位のビット（所定位ビット）に応じて切替制御を行っても良い。この場合、上述の第１実施形態の説明中の「最下位ビット」が、「最上位ビット」や「所定位ビット」に読み替えられるものとする。

［４］ 上述の第２実施形態及び第３実施形態の説明において、接続制御部１０ｉａ，１０ｉｂが、画素データの最下位ビットまたは最上位ビットに応じて、出力パッド９１ａ及び共通出力線ＣＬの電気的な接続の有無を切替制御する場合について例示したが、最下位ビット及び最上位ビットではない他の位のビット（所定位ビット）に応じて切替制御を行っても良い。この場合、上述の第２実施形態または第３実施形態の説明中の「最下位ビット」または「最上位ビット」が、「所定ビット」に読み替えられるものとする。

本発明は、液晶表示装置に代表される表示装置に備えられるソースドライバなどの駆動装置や、当該駆動装置が備える駆動回路に適用可能である。

１，１Ａ〜１Ｃ ： 駆動装置
１０ ： シフトレジスタ
２１ａ，２１ｂ〜２ｋａ，２ｋｂ ： データラッチ
３１ａ，３１ｂ〜３ｋａ，３ｋｂ ： 入力極性制御部
４１ａ，４１ｂ〜４ｋａ，４ｋｂ ： ホールドラッチ
５１ａ，５１ｂ〜５ｋａ，５ｋｂ ： レベルシフタ
６１ａ，６１ｂ〜６ｋａ，６ｋｂ ： ＤＡＣ
７１ａ，７１ｂ〜７ｋａ，７ｋｂ ： オペアンプ
８１ａ，８１ｂ〜８ｋａ，８ｋｂ ： 出力極性制御部
９１ａ，９１ｂ〜９ｋａ，９ｋｂ ： 出力パッド
１０１ａ，１０１ｂ〜１０ｋａ，１０ｋｂ ： 接続制御部
１１１ａ，１１１ｂ〜１１ｋａ，１１ｋｂ ： 動作状態制御部
２０Ａ〜２０Ｃ ： 集積回路部
３０Ａ〜３０Ｃ ： 配線部
Ｂ ：予備バッファ
ＢＳ ： 比較部状態制御部

Claims (10)

1. 第１データ及び第２データの一方が選択的に入力され、入力されたデータに応じた第１駆動電圧を生成する第１出力回路部と、
   前記第１データ及び前記第２データの他方が選択的に入力され、入力されたデータに応じた第２駆動電圧を生成する第２出力回路部と、
   前記第１駆動電圧及び前記第２駆動電圧の一方が選択的に印加される第１出力部と、
   前記第１駆動電圧及び前記第２駆動電圧の他方が選択的に印加される第２出力部と、
   前記第１出力回路部に前記第１データが入力されるとともに前記第２出力回路部に前記第２データが入力される入力非反転状態と、前記第１出力回路部に前記第２データが入力されるとともに前記第２出力回路部に前記第１データが入力される入力反転状態と、を切替制御する入力極性制御部と、
   前記第１出力部に前記第１駆動電圧が印加されるとともに前記第２出力部に前記第２駆動電圧が印加される出力非反転状態と、前記第１出力部に前記第２駆動電圧が印加されるとともに前記第２出力部に前記第１駆動電圧が印加される出力反転状態と、を切替制御する出力極性制御部と、
   共通出力線と、
   前記第１出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第１接続制御部と、
   前記第２出力部及び前記共通出力線を電気的に接続するか否かを切替制御する第２接続制御部と、
   前記第２出力回路部に入力されるデータの状態に応じて前記第１接続制御部が切替制御するとともに前記第１出力回路部に入力されるデータの状態に応じて前記第２接続制御部が切替制御するテスト動作状態と、それ以外の動作状態と、を切替制御する動作状態制御部と、
   を備えることを特徴とする駆動回路。
2. 前記動作状態制御部が前記テスト動作状態を成し、前記第１データがテスト用データであるとき、前記共通出力線に前記第１データに応じた前記第１駆動電圧または前記第２駆動電圧が印加され、
   前記動作状態制御部が前記テスト動作状態を成し、前記第２データがテスト用データであるとき、前記共通出力線に前記第２データに応じた前記第１駆動電圧または前記第２駆動電圧が印加されることを特徴とする請求項１に記載の駆動回路。
3. 前記第１出力回路部は、非出力状態であるときに、前記第１駆動電圧を前記第１出力部及び前記第２出力部に印加しないものであり、
   前記第２出力回路部は、非出力状態であるときに、前記第２駆動電圧を前記第１出力部及び前記第２出力部に印加しないものであり、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第１データが前記第１出力回路部に入力され、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第２出力回路部に入力され、前記第２出力回路部が非出力状態になることで、前記共通出力線に前記第１データに応じた前記第１駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用データである前記第１データが前記第２出力回路部に入力され、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第１出力回路部に入力され、前記第１出力回路部が非出力状態になることで、前記共通出力線に前記第１データに応じた前記第２駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第１出力回路部に入力され、テスト用データである前記第２データが前記第２出力回路部に入力され、前記第１出力回路部が非出力状態になることで、前記共通出力線に前記第２データに応じた前記第２駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第２出力回路部に入力され、テスト用データである前記第２データが前記第１出力回路部に入力され、前記第２出力回路部が非出力状態になることで、前記共通出力線に前記第２データに応じた前記第１駆動電圧が印加される状態と、
   の少なくとも１つの状態を成すことを特徴とする請求項２に記載の駆動回路。
4. 前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第１出力回路部に入力され、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第１駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第２出力回路部に入力され、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第２駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第１出力回路部に入力され、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第２駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第２出力回路部に入力され、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第１駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第１出力回路部に入力され、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第１駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第２出力回路部に入力され、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第１データに応じた前記第２駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第１データが前記第１出力回路部に入力され、テスト用かつ前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第２データが前記第２出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第２駆動電圧が印加される状態と、
   前記動作状態制御部が前記テスト動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続するためのデータである前記第１データが前記第２出力回路部に入力され、テスト用かつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータである前記第２データが前記第１出力回路部に入力されることで、前記共通出力線に前記第２データに応じた前記第１駆動電圧が印加される状態と、
   の少なくとも１つの状態を成すことを特徴とする請求項２に記載の駆動回路。
5. 前記第１データ及び前記第２データがｎビット（ｎは自然数）のデータであり、前記動作状態制御部が前記テスト動作状態を成すとき、
   前記第１接続制御部が、前記第２出力回路部に入力される前記第１データまたは前記第２データの最下位ビットの状態に応じて、前記第１出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第２接続制御部が、前記第１出力回路部に入力される前記第１データまたは前記第２データの最下位ビットの状態に応じて、前記第２出力部及び前記共通出力線を電気的に接続するか否かを切替制御する、
   または、
   前記第１接続制御部が、前記第２出力回路部に入力される前記第１データまたは前記第２データの最上位ビットの状態に応じて、前記第１出力部及び前記共通出力線を電気的に接続するか否かを切替制御し、前記第２接続制御部が、前記第１出力回路部に入力される前記第１データまたは前記第２データの最上位ビットの状態に応じて、前記第２出力部及び前記共通出力線を電気的に接続するか否かを切替制御する
   ことを特徴とする請求項４に記載の駆動回路。
6. 前記動作状態制御部が、前記テスト動作状態と、共通の制御信号に応じて前記第１接続制御部及び前記第２接続制御部のそれぞれが切替制御する通常動作状態と、を切替制御するものであり、
   前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力非反転状態を成し、前記出力極性制御部が前記出力非反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続せずかつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第１接続制御部及び前記第２接続制御部のそれぞれに入力されることで、前記第１出力部が前記第１データに応じた前記第１駆動電圧を出力し、前記第２出力部が前記第２データに応じた前記第２駆動電圧を出力する状態と、
   前記動作状態制御部が前記通常動作状態を成し、前記入力極性制御部が前記入力反転状態を成し、前記出力極性制御部が前記出力反転状態を成し、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続せずかつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないための前記制御信号が、前記第１接続制御部及び前記第２接続制御部のそれぞれに入力されることで、前記第１出力部が前記第１データに応じた前記第２駆動電圧を出力し、前記第２出力部が前記第２データに応じた前記第１駆動電圧を出力する状態と、
   当該２つの状態の一方から他方へ切り替わるとき、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しかつ前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続するための前記制御信号が、前記第１接続制御部及び前記第２接続制御部のそれぞれに入力される状態と、
   を成すことを特徴とする請求項１〜５のいずれか１項に記載の駆動回路。
7. 請求項１〜６のいずれか１項に記載の駆動回路を複数備え、
   前記駆動回路の前記共通出力線が共通するとともに、前記入力極性制御部、前記出力極性制御部及び前記動作状態制御部がそれぞれ同じ状態を成し、
   それぞれの前記動作状態制御部が前記テスト動作状態を成すとき、いずれか１つの前記駆動回路の前記第１データ及び前記第２データの一方が、テスト用データであり、
   他の前記駆動回路の前記第１データ及び前記第２データが、前記第１接続制御部が前記第１出力部及び前記共通出力線を電気的に接続しないためのデータまたは前記第２接続制御部が前記第２出力部及び前記共通出力線を電気的に接続しないためのデータであることを特徴とする駆動装置。
8. 前記テスト用データに応じた参照電圧を印加するための第１入力端子と、
   前記共通出力線に印加される電圧を印加するための第２入力端子と、
   前記第１入力端子及び前記第２入力端子に印加されるそれぞれの電圧の大小を比較して比較結果を示す電圧を出力する出力端子と、
   を備える比較部をさらに備えることを特徴とする請求項７記載の駆動装置。
9. 前記共通出力線に印加される電圧を前記第２入力端子に印加する第１比較部状態と、前記出力端子が出力する電圧を前記第２入力端子に印加する第２比較部状態と、を切替制御する比較部状態制御部を、さらに備え、
   前記動作状態制御部が前記テスト動作状態を成すとき、前記比較部状態制御部が前記第１比較部状態を成し、
   前記動作状態制御部が前記テスト動作状態以外の動作状態を成すとき、前記比較部状態制御部が前記第２比較部状態を成すことを特徴とする請求項８に記載の駆動装置。
10. 複数の前記駆動回路の前記第１出力回路部及び前記第２出力回路部が並んで配置され、その両端の少なくとも一方に前記比較部が配置されることを特徴とする請求項８または９に記載の駆動装置。

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