JP2012167377A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第1の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第1の表面積S1と各複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2に基づき補正した第1の電流密度でめっき処理を行う工程(S104)を含む。
【選択図】図2
Description
基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第1の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第1の表面積S1と各前記複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2に基づき補正した第1の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法が提供される。めっき工程は、前記凹部内にシード膜を形成する工程を含むことができ、第1の電流密度を用いてめっき処理を行う工程は、シード膜を形成する工程の後に行うことができる。
基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第1の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第1の表面積S1と各前記複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2を取得し、当該表面積比Srに基づき、前記第1の基準電流密度を補正して第1の電流密度を算出する演算部と、
前記演算部で算出された前記第1の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置が提供される。
図1は、本実施の形態における半導体装置100の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜106に配線を形成する工程を説明する。本実施の形態において、ダマシン法により銅配線を形成する手順を説明する。
本実施の形態において、所定の基準電流密度およびめっき処理時間が予め設定されている。なお、本実施の形態において、基準電流密度として、第1の基準電流密度と第1の基準電流密度よりも大きい第2の基準電流密度が設定されている。めっき処理は、2ステップで行われる。配線パターンにおける微細な凹部を埋め込むまでは、第1の基準電流密度に基づくめっき処理が行われ、その後は、第2の基準電流密度に基づくめっき処理が行われる。所定の基準電流密度とは、後述する表面積比Sr=1のときに半導体装置100に印加される実効電流密度のことである。
なお、実際には配線パターン密度はレチクルにより決まっている。このため図2に示した手順およびめっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行うことができる。
本実施の形態において、第1のめっき処理における第1の電流密度の補正方法が、第1の実施の形態で説明したのと異なる。
本実施の形態において、めっき処理の途中で、表面積の変化に応じて、補正値を設定し直す点で、第1の実施の形態および第2の実施の形態で説明したのと異なる。めっき処理をすすめると、徐々に凹部が埋められていくので、表面積比Srの値が小さくなっていく。本実施の形態においては、予めパターン密度の異なるウェハごとに、めっき処理の進行状況と、その時点での表面積比Srの値との関係を予め求めておく。この関係に基づき、電流密度を変化させる。
ここでは、凹部Aおよび凹部Bを例として説明する。めっき処理前の凹部Aおよび凹部Bを破線で示す。めっき処理前、凹部Aは、図3に示したのと同様、周辺長が(a+b+c+d)となる。また、めっき処理前、凹部Bは、周辺長が(e+f+g+h)となる。このとき、凹部Aおよび凹部Bともに、深さはmである。
(1)第1のめっき処理を複数回行った後、第1の実施の形態および第2の実施の形態と同様に、表面積比Srを考慮することなく、第2のめっき処理を行う。
(2)第1のめっき処理を複数回行った後、第2のめっき処理を行う際にも、表面積比Srを考慮して第2の電流密度を設定する。
(3)第1のめっき処理を1回行った後、第2のめっき処理を行う際にも、表面積比Srを考慮して第2の電流密度を設定する。
本実施の形態の場合においても第1の実施の形態と同様に、めっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行えばよい。
本実施の形態において、第1〜第3の実施の形態で説明しためっき処理を行うめっき処理装置200の構成を説明する。
図6は、本実施の形態におけるめっき処理装置200の構成を示すブロック図である。
めっき処理装置200は、めっき処理制御部202と、めっき処理部208とを含む。めっき処理制御部202は、演算部204およびデータ記憶部206を含む。製品情報管理装置210は、製品ごとに決まっている処理条件および処理結果を一元管理する。
第1のめっき処理:第1の基準電流密度を表面積比Srで補正し、第1の電流密度を4.2mA/cm2×2.7=11.34mA/cm2とした。60秒成膜処理を行った。
第2のめっき処理:第2の電流密度を28mA/cm2とした。40秒成膜処理を行った。
第1のめっき処理:第1の基準電流密度への補正を行うことなく、第1の基準電流密度をそのまま第1の電流密度として、4.2mA/cm2とした。60秒成膜処理を行った。
第2のめっき処理:第2の電流密度を28mA/cm2とした。40秒成膜処理を行った。
102 半導体基板
104 層間絶縁膜
106 層間絶縁膜
108 第1の配線溝
110 第2の配線溝
112 第3の配線溝
114 第4の配線溝
116 第5の配線溝
118 第6の配線溝
120 第7の配線溝
130 第1のめっき膜
132 第2のめっき膜
200 めっき処理装置
202 めっき処理制御部
204 演算部
206 データ記憶部
208 めっき処理部
210 製品情報管理装置
Claims (15)
- 基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第1の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第1の表面積S1と各前記複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2に基づき補正した第1の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1の基準電流密度は、前記第2の表面積S2を基準として設定され、
前記第1の電流密度は、前記第1の基準電流密度と、前記表面積比Srとの積である半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記第1の電流密度は、当該第1の電流密度を前記表面積比Srで除して得られる実効電流密度が所定範囲内となるように設定される半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記所定範囲が、2mA/cm2以上6.5mA/cm2以下である半導体装置の製造方法。 - 請求項3または4に記載の半導体装置の製造方法において、
前記表面積比Srを所定範囲毎にグループ化し、前記グループ毎に前記第1の電流密度を設定する工程をさらに含み、
前記第1の電流密度を用いてめっき処理を行う工程において、前記表面積比Srが含まれる前記グループに設定された前記第1の電流密度を用いてめっき処理を行う半導体装置の製造方法。 - 請求項1から5いずれかに記載の半導体装置の製造方法において、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた後に、前記第1の電流密度とは異なる第2の電流密度を用いてめっき処理を行い、前記複数の凹部を前記導電性材料で埋め込む工程をさらに含む半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記第1の基準電流密度は、前記第2の電流密度よりも小さいことを特徴とする半導体装置の製造方法。 - 請求項6または7に記載の半導体装置の製造方法において、
前記第2の電流密度は、前記第2の表面積S2を基準として設定された第2の基準電流密度である半導体装置の製造方法。 - 請求項6または7に記載の半導体装置の製造方法において、
前記第2の電流密度は、前記第2の表面積S2を基準として設定された第2の基準電流密度を前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた時点での前記基板全面における各前記複数の凹部の側壁の面積を含む第3の表面積S3と各前記複数の凹部の側壁の面積を含まない第4の表面積S4との表面積比Sr=S3/S4に基づき補正したものである半導体装置の製造方法。 - 請求項1から9いずれかに記載の半導体装置の製造方法において、
前記第1の電流密度を用いてめっき処理を行う工程は、当該めっき処理の進行状況に応じて前記第1の表面積S1が変化することを考慮して、途中の段階で当該段階における前記第1の表面積S1の値を前記第2の表面積S2で除して前記表面積比Srを算出し、当該表面積比Srに基づき前記第1の基準電流密度を補正した前記第1の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。 - 請求項1から10いずれかに記載の半導体装置の製造方法において、
前記所定幅が、0.3μmである半導体装置の製造方法。 - 請求項1から11いずれかに記載の半導体装置の製造方法において、
前記第1の電流密度を用いてめっき処理を行う工程の前に、前記表面積比Srが所定範囲か否かを判断し、所定範囲内の場合に、前記第1の電流密度を用いてめっき処理を行うとともに、所定範囲外の場合、前記第1の基準電流密度を用いてめっき処理を行う半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記所定範囲は、1.4以上である半導体装置の製造方法。 - 請求項1から13いずれかに記載の半導体装置の製造方法において、
前記第1の電流密度は、前記表面積比Srが大きいほど大きくなるように設定される半導体装置の製造方法。 - 基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第1の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第1の表面積S1と各前記複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2を取得し、当該表面積比Srに基づき、前記第1の基準電流密度を補正して第1の電流密度を算出する演算部と、
前記演算部で算出された前記第1の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置。
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