JP2012165492A - ダブルフォワード型ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】還流ダイオードのリカバリーの発生を抑制する。
【解決手段】トランス４１，４２の１次側にトランス６３が挿入されているので、ＮＭＯＳ３１，３２，３３，３４がターンオンしても、瞬時的には入力電圧Ｖｉｎは、トランス６３に印加され、トランス４１，４２の１次巻線４１ａ，４２ａには電圧が発生しない。そのため、還流ダイオード５５にも電圧は印加されない。還流ダイオード５５に流れている回生電流Ｉ５５は、出力電流Ｉｏから０Ａに向かって徐々に減少し、トランス４１，４２の両電極間に電圧が発生する。この電圧は、トランス６３の励磁インダクタンス６３ｃと、キャパシタンス５６の値Ｃ５６がトランス４１，４２の１次側に変換された値を有するキャパシタンスと、で共振を起こすため、単位時間当たりの電圧の変化（ｄＶ／ｄｔ）が緩やかになり、還流ダイオード５５のリカバリーが発生し難くなる。
【選択図】図１

Description

本発明は、直流（ＤＣ）電力をスイッチングして所定レベルの直流（ＤＣ）電力を出力するダブルフォワード型ＤＣ／ＤＣコンバータに関するものである。

図７は、下記の特許文献１等に記載された従来のダブルフォワード型ＤＣ／ＤＣコンバータを示す基本的な回路図である。

このダブルフォワード型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎを供給する直流電源Ｅに接続されたスイッチング用の第１のＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１と、スイッチング用の第２のＮＭＯＳ２と、第１の変圧器（以下「トランス」という。）１１の１次巻線１１ａと、が直列に接続された第１のスイッチング回路を有している。更に、直流電源Ｅに接続されたスイッチング用の第３のＮＭＯＳ３と、スイッチング用の第４のＮＭＯＳ４と、第２のトランス１２の１次巻線１２ａと、が直列に接続された第２のスイッチング回路を有している。

ＮＭＯＳ１のドレイン及びソース間には、寄生ダイオード１ａと寄生キャパシタンス１ｂとをそれぞれ有する。ダイオード１ａは、ＮＭＯＳ１のドレイン・ソースに対して逆方向に接続されている。同様に、各ＮＭＯＳ２，３，４のドレイン及びソース間には、寄生ダイオード２ａ，３ａ，４ａと、寄生キャパシタンス２ｂ，３ｂ，４ｂとを、それぞれ有する。

直流電源Ｅの−側電極と、トランス１１の１次巻線１１ａにおける巻き始め側（図７中に黒丸「・」が付された側）との間には、リセットダイオード５が逆方向に接続されている。直流電源Ｅの＋側電極と、トランス１１の１次巻線１１ａにおける巻き終わり側との間には、リセットダイオード６が逆方向に接続されている。直流電源Ｅの−側電極と、トランス１２の１次巻線１２ａにおける巻き始め側との間には、リセットダイオード７が逆方向に接続されている。更に、直流電源Ｅの＋側電極と、トランス１２の１次巻線１２ａにおける巻き終わり側との間には、リセットダイオード８が逆方向に接続されている。

トランス１１の２次巻線１１ｂにおける巻き始め側には、整流ダイオード２１のアノードが接続され、更に、トランス１２の２次巻線１２ｂにおける巻き始め側にも、整流ダイオード２２のアノードが接続されている。整流ダイオード２１，２２のカソードには、平滑用のインダクタンス２４及び平滑用のキャパシタンス２５が接続されている。キャパシタンス２５の２つの電極には、負荷ＲＬに直流電力を供給するための出力端子２６−１，２６−２が接続されている。整流ダイオード２１のカソードと、２次巻線１１ｂの巻き終わり側との間には、還流ダイオード２３が逆方向に接続されている。還流ダイオード２３は、回生ダイオード（フリーホイール・ダイオード）とも呼ばれる。

このような構成のダブルフォワード型ＤＣ／ＤＣコンバータでは、図示しないスイッチ切替信号により、ＮＭＯＳ１，２とＮＭＯＳ３，４とが、位相が１８０°ずれた状態でオン／オフを繰り返す。例えば、ＮＭＯＳ１，２がオフ状態からオン状態になると（ターンオンすると）、直流電源Ｅ→ＮＭＯＳ１→トランス１１の１次巻線１１ａ→ＮＭＯＳ２→直流電源Ｅ、という矢印方向の経路で電流が流れ、この電流とは逆方向に、トランス１１の１次巻線１１ａに逆起電力が発生する。すると、１次巻線１１ａの巻数Ｎ１と２次巻線１１ｂの巻数Ｎ２との巻数比ｎ（＝Ｎ１／Ｎ２）に対応した誘導起電力が、トランス１１の２次巻線１１ｂに発生し、矢印方向に誘導電流が流れる。誘導電流は、整流ダイオード２１で整流され、インダクタンス２４及びキャパシタンス２５によって平滑された後、出力端子２６−１，２６−２から直流電力が出力されて負荷ＲＬに供給される。この際、インダクタンス２４に、励磁エネルギーが蓄積される。

次に、ＮＭＯＳ１，２がオフ状態になった後に、少し時間をおいて、ＮＭＯＳ３，４がターンオンする。ＮＭＯＳ１，２がオフ状態になると、電流変化を妨げるように、インダクタンス２４に起電力が発生し、蓄積された励磁エネルギーが放出されて、還流ダイオード２３を通じて、矢印方向に回生電流が流れる。又、ＮＭＯＳ１，２がオン状態の間にトランス１１に蓄積された励磁エネルギーは、ＮＭＯＳ１，２がオフ状態の間に、リセットダイオード５，６により、直流電源Ｅ側に回生される。

ＮＭＯＳ３，４がターンオンすると、前記と同様に、直流電源Ｅ→ＮＭＯＳ３→トランス１２の１次巻線１２ａ→ＮＭＯＳ４→直流電源Ｅ、という矢印方向の経路で電流が流れ、この電流とは逆方向に、トランス１２の１次巻線１２ａに逆起電力が発生する。すると、１次巻線１２ａの巻数Ｎ１と２次巻線１２ｂの巻数Ｎ２との巻数比ｎ（＝Ｎ１／Ｎ２）に対応した誘導起電力が、トランス１２の２次巻線１２ｂに発生し、矢印方向に誘導電流が流れる。誘導電流は、整流ダイオード２２で整流され、インダクタンス２４及びキャパシタンス２５によって平滑された後、出力端子２６−１，２６−２から直流電力が出力されて負荷ＲＬに供給される。この際、インダクタンス２４に、励磁エネルギーが蓄積される。

次に、ＮＭＯＳ３，４がオフ状態になった後に、少し時間をおいて、ＮＭＯＳ１，２がターンオンする。ＮＭＯＳ３，４がオフ状態になると、電流変化を妨げるように、インダクタンス２４に起電力が生まれ、蓄積された励磁エネルギーが放出されて、還流ダイオード２３を通じて、矢印方向に回生電流が流れる。又、ＮＭＯＳ３，４がオン状態の間にトランス１２に蓄積された励磁エネルギーは、ＮＭＯＳ３，４がオフ状態の間に、リセットダイオード７，８により、直流電源Ｅ側に回生される。

ダブルフォワード型ＤＣ／ＤＣコンバータでは、トランス１１側の整流ダイオード２１から出力される電力と、トランス１２側の整流ダイオード２２から出力される電力との合計の電力を、インダクタンス２４及びキャパシタンス２５を介して出力端子２６−１，２６−２から出力できるため、比較的大きな出力電力が得られるという長所がある。

特開平１１−１５５２８３号公報

しかしながら、従来の図７のようなダブルフォワード型ＤＣ／ＤＣコンバータでは、以下のような課題があった。

ＮＭＯＳ１，２又はＮＭＯＳ３，４がターンオンする前は、インダクタンス２４に蓄積された励磁エネルギーが、図７中の矢印方向に、還流ダイオード２３を通して回生されている。そのため、ＮＭＯＳ１，２又はＮＭＯＳ３，４がターンオンされると、還流ダイオード２３には、Ｖｉｎ×（Ｎ２／Ｎ１）の電圧が印加され、リカバリーが発生する。

ここで、還流ダイオード２３のリカバリー特性について説明する。例えば、還流ダイオード２３がｐｎ接合型シリコン・ダイオードにて構成され、このダイオードを高い周波数で整流する場合には、順方向電流によって蓄積された電荷は、キャリア蓄積効果のために逆方向電圧の発生後も直ぐには消滅できず、短時間は逆方向電流ｉが流れる。この時間ｔを逆方向回復時間（ｔｒｒ）という。この逆方向電流回復時の傾斜（ｄｉ／ｄｔ）が急峻である場合には（即ち、ｄｉ／ｄｔが大きい場合には）、トランス１１，１２の２次側に発生する漏れインダクタンスや寄生インダクタンスによってサージ電流が発生する。これがリカバリー・ノイズである。

このように、還流ダイオード２３にリカバリーが発生すると、この還流ダイオード２３のリカバリー損失の他に、ＮＭＯＳ１，２，３，４のターンオン損失も発生する。

出力端子２６−１，２６−２の出力電圧が高いと、還流ダイオード２３は、それに見合った耐圧のものを選定する。しかし、一般的に耐圧が高くなると、リカバリーが大きくなるため、還流ダイオード２３は勿論、ＮＭＯＳ１，２，３，４のターンオン損失が増えるため、高効率化が難しい。更に、リカバリー電流の振動により、電磁放射（Electro-Magnetic Interference、以下「ＥＭＩ」という。）等も多く発生することになる。そのため、対策としては、例えば、還流ダイオード２３に直列にノイズ吸収用のフェライトビーズ等を挿入したり、抵抗及びキャパシタンスを用いたサージ電圧抑制用の大きなスナバ（Snubber）回路等で対策を行うが、逆にスナバ回路等の熱の発生等、新たな課題が発生し、根本的な解決には至っていない。又、近年、還流ダイオード２３に、低駆動電圧で高効率の特性を有するＳｉＣショットキーバリアダイオード（SiC Schottky Barrier Diode、以下「ＳｉＣＳＢＤ」という。）を用いたりしているが、高耐圧品（例えば、１２００Ｖ）は、非常に高価であるため、低価格化が困難であるという課題がある。

このような課題を解決するために、特許文献１に記載された発明では、例えば、図７の回路において、ＮＭＯＳ１とトランス１１の１次巻線１１ａにおける巻き始め側との間と、ＮＭＯＳ３とトランス１２の１次巻線１２ａにおける巻き始め側との間とに、ＮＭＯＳ１，２又はＮＭＯＳ３，４がターンオンした時の立ち上がり電流を制限するためのインダクタンスを、それぞれ接続している。これにより、ＮＭＯＳ１，２，３，４のターンオン損失を低減しているが、技術的に十分に満足できるものではなかった。

本発明のうちの第１の発明のダブルフォワード型ＤＣ／ＤＣコンバータは、第１、第２のスイッチング回路と、整流回路と、還流ダイオードと、第３のトランスと、キャパシタンスとを備えている。

前記第１のスイッチング回路は、直流電源に接続された第１及び第２のスイッチング素子と、第１の１次巻線及び第１の２次巻線を有する第１のトランスの前記第１の１次巻線と、が直列に接続されている。前記第２のスイッチング回路は、前記直流電源に接続された第３及び第４のスイッチング素子と、第２の１次巻線及び第２の２次巻線を有する第２のトランスの前記第２の１次巻線と、が直列に接続されている。前記整流回路は、前記第１及び第２の２次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する回路である。

前記還流ダイオードは、前記整流回路に対して並列且つ逆方向に接続されている。前記第３のトランスは、巻き始める方向が逆になった第３の１次巻線及び第３の２次巻線を有し、前記第３の１次巻線が前記第１の１次巻線に直列に接続され、前記第３の２次巻線が前記第２の１次巻線に直列に接続されている。更に、前記キャパシタンスは、前記還流ダイオードに並列に接続されている。

第２の発明のダブルフォワード型ＤＣ／ＤＣコンバータは、第１、第２のスイッチング回路と、整流回路と、還流ダイオードと、第３のトランスと、第１、第２のキャパシタンスとを備えている。

前記第１のスイッチング回路は、直流電源に接続された第１及び第２のスイッチング素子と、第１の１次巻線及び第１の２次巻線を有する第１のトランスの前記第１の１次巻線と、が直列に接続されている。前記第２のスイッチング回路は、前記直流電源に接続された第３及び第４のスイッチング素子と、第２の１次巻線及び第２の２次巻線を有する第２のトランスの前記第２の１次巻線と、が直列に接続されている。前記整流回路は、前記第１及び第２の２次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する回路である。

前記還流ダイオードは、前記整流回路に対して並列且つ逆方向に接続されている。前記第３のトランスは、巻き始める方向が逆になった第３の１次巻線及び第３の２次巻線を有し、前記第３の１次巻線が前記第１の１次巻線に直列に接続され、前記第３の２次巻線が前記第２の１次巻線に直列に接続されている。前記第１のキャパシタンスは、前記第１の１次巻線に並列に接続されている。更に、前記第２のキャパシタンスは、前記第２の１次巻線に並列に接続されている。

第１、第２の発明によれば、次の（Ａ）〜（Ｃ）のような効果がある。
（Ａ） 第１、第２、第３、第４のスイッチング素子は、トランスの作用により、ゼロ電流スイッチング（電流がゼロの状態でターンオン・オフすること、Zero-current Switching、以下「ＺＣＳ」という。）動作の他に、ゼロ電圧スイッチング（電圧がゼロの状態でターンオン・オフすること、Zero-Voltage Switching、以下「ＺＶＳ」という。）動作も行うため、スイッチング損失が少なく、高効率になる。

（Ｂ） 第１、第２のトランスの１次側に第３のトランスが挿入されているので、還流ダイオードのリカバリーの影響を殆ど無くすことが可能になり、還流ダイオードのスイッチング損失が殆ど無い。従って、高電圧出力でも高価なＳｉＣＳＢＤを使う必要もなく、一般の低価格な高速ダイオードを使用できる。

（Ｃ） 第１、第２、第３、第４のスイッチング素子のオン状態からオフ状態へのターンオフ時において、ＺＶＳ動作が行える。

図１は本発明の実施例１におけるダブルフォワード型ＤＣ／ＤＣコンバータを示す回路図である。 図２は本発明の実施例１におけるダブルフォワード型ＤＣ／ＤＣコンバータの基本回路を説明するための参考例の回路図である。 図３は図２のダブルフォワード型ＤＣ／ＤＣコンバータにおける駆動方法と主な動作波形を示す図である。 図４は図１のダブルフォワード型ＤＣ／ＤＣコンバータにおける定格出力時の主な動作波形を示す図である。 図５−１は図４の動作モード１の動作を示す図１の回路図である。 図５−２は図４の動作モード２の動作を示す図１の回路図である。 図５−３は図４の動作モード３の動作を示す図１の回路図である。 図５−４は図４の動作モード４の動作を示す図１の回路図である。 図５−５は図４の動作モード５の動作を示す図１の回路図である。 図５−６は図４の動作モード６の動作を示す図１の回路図である。 図５−７は図４の動作モード７の動作を示す図１の回路図である。 図５−８は図４の動作モード８の動作を示す図１の回路図である。 図５−９は図４の動作モード９の動作を示す図１の回路図である。 図６は本発明の実施例２におけるダブルフォワード型ＤＣ／ＤＣコンバータを示す回路図である。 図７は特許文献１等に記載された従来のダブルフォワード型ＤＣ／ＤＣコンバータを示す基本的な回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（参考例の構成）
図２は、本発明の実施例１におけるダブルフォワード型ＤＣ／ＤＣコンバータの基本回路を説明するための参考例の回路図である。

この参考例のダブルフォワード型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎを供給する直流電源Ｅに接続された第１のスイッチング素子（例えば、ＮＭＯＳ）３１と、第２のスイッチング素子（例えば、ＮＭＯＳ）３２と、第１のトランス４１の第１の１次巻線４１ａと、第１のインダクタンス４３と、が直列に接続された第１のスイッチング回路を有している。インダクタンス４３は、ＮＭＯＳ３１と１次巻線４１ａの巻き始め側との間に、直列に接続されている。更に、直流電源Ｅに接続された第３のスイッチング素子（例えば、ＮＭＯＳ）３３と、第４のスイッチング素子（例えば、ＮＭＯＳ）３４と、第２のトランス４２の第２の１次巻線４２ａと、第２のインダクタンス４４と、が直列に接続された第２のスイッチング回路を有している。インダクタンス４４は、ＮＭＯＳ３２と１次巻線４２ａの巻き始め側との間に、直列に接続されている。各トランス４１，４２において、各１次巻線４１ａ，４２ａの巻数はＮ１、各２次巻線４１ｂ，４２ｂの巻数はＮ２であり、各巻数比ｎはＮ１／Ｎ２となっている。

ＮＭＯＳ３１のドレイン及びソース間には、寄生ダイオード３１ａと寄生キャパシタンス３１ｂとをそれぞれ有する。寄生ダイオード３１ａは、ＮＭＯＳ３１のドレイン・ソースに対して逆方向に設けられている。同様に、各ＮＭＯＳ３２，３３，３４のドレイン及びソース間には、寄生ダイオード３２ａ，３３ａ，３４ａと、寄生キャパシタンス３２ｂ，３３ｂ，３４ｂとを、それぞれ有する。

直流電源Ｅの−側電極と、インダクタンス４３との間には、リセットダイオード３５が逆方向に接続されている。直流電源Ｅの＋側電極と、１次巻線４１ａの巻き終わり側との間には、リセットダイオード３６が逆方向に接続されている。直流電源Ｅの−側電極と、インダクタンス４４との間には、リセットダイオード３７が逆方向に接続されている。更に、直流電源Ｅの＋側電極と、１次巻線４２ａの巻き終わり側との間には、リセットダイオード３８が逆方向に接続されている。

インダクタンス４３と、直流電源Ｅの＋側電極との間には、第１のクランプダイオード４５が順方向に接続されている。更に、インダクタンス４４と、直流電源Ｅの＋側電極との間には、第３のクランプダイオード４７が順方向に接続されている。

トランス４１の第１の２次巻線４１ｂにおける巻き始め側には、整流ダイオード５１のアノードが接続され、更に、トランス４２の第２の２次巻線４２ｂにおける巻き始め側にも、整流ダイオード５２のアノードが接続されている。整流ダイオード５１のアノード及びカソードには、キャパシタンス５３ａ及び抵抗５３ｂが直列に接続されたサージ吸収用のスナバ回路が、並列に接続されている。整流ダイオード５２のアノード及びカソードにも、キャパシタンス５４ａ及び抵抗５４ｂが直列に接続されたサージ吸収用のスナバ回路が、並列に接続されている。

整流ダイオード５１，５２のカソードには、平滑用のインダクタンス５７及び平滑用のキャパシタンス５８が接続されている。キャパシタンス５８の２つの電極には、負荷ＲＬに直流電力を供給するための出力端子５９−１，５９−２が接続されている。これらの整流ダイオード５１，５２、インダクタンス５７、及びキャパシタンス５８により、整流回路が構成されている。整流ダイオード５１のカソードと、２次巻線４１ｂの巻き終わり側との間には、逆方向の還流ダイオード５５と、キャパシタンス５６とが、それぞれ並列に接続されている。

図２の回路において、Ｉ３１はＮＭＯＳ３１のドレイン・ソース間を流れるドレイン電流、Ｉ３２はＮＭＯＳ３２のドレイン・ソース間を流れるドレイン電流、Ｖ４３はインダクタンス４３の電圧、Ｖ４１はトランス４１の電圧、Ｉ５５は還流ダイオード５５を流れる回生電流、Ｖ５５は還流ダイオード５５の電圧、Ｉｏは出力端子５９−１，５９−２から出力される出力電流である。

この参考例のダブルフォワード型ＤＣ／ＤＣコンバータでは、従来の図７のダブルフォワード型ＤＣ／ＤＣコンバータに対し、トランス４１，４２の２次側における還流ダイオード５５のリカバリー電流による損失等の影響を少なくするために、各トランス４１，４２の１次巻線４１ａ，４２ａ側に、各インダクタンス４３，４４がそれぞれ直列に挿入されると共に、各インダクタンス４３，４４と直流電源Ｅの＋側電極との間にクランプダイオード４５，４７が接続され、更に、還流ダイオード５５に対してキャパシタンス５６が並列に接続されている。キャパシタンス５６は、等価的に、トランス４１，４２の１次巻線４１ａ，４２ａ側に存在するように見える。

なお、各整流ダイオード５１，５２に対して並列に接続された各キャパシタンス５３ａ５４ａ及び各抵抗５３ｂ，５４ｂからなる各スナバ回路は、動作上問題が無ければ、設けなくても良い。

（参考例の動作）
図３は、図２のダブルフォワード型ＤＣ／ＤＣコンバータにおける駆動方法と主な動作波形を示す図である。図３の横軸は時刻ｔ１〜ｔ８，・・・、縦軸はそれぞれの電流値及び電圧値である。

例えば、ＮＭＯＳ３２とＮＭＯＳ３４とは、これらのゲートに印加される図示しないスイッチ切替信号により、オン（ＯＮ）幅固定の最大デューティ（Duty）で動作する。ＮＭＯＳ３１とＮＭＯＳ３３とは、これらのゲートに印加されるパルス幅変調（以下「ＰＷＭ」という。）された図示しないスイッチ切替信号により、ＰＷＭ制御が行われる。

図３の時刻ｔ１において、ＮＭＯＳ３１，３２がターンオンすると、ＮＭＯＳ３１を通してインダクタンス４３に入力電圧Ｖｉｎが印加され、ＮＭＯＳ３１に流れるドレイン電流Ｉ３１が徐々に大きくなる。ドレイン電流Ｉ３１は、インダクタンス４３を通して、トランス４１の１次巻線４１ａに流れるので、トランス４１の２次巻線４１ｂに、巻き終わり側から巻き始め側の方向に誘導電流が流れる。この誘導電流は、整流ダイオード５１を通して、インダクタンス５７及びキャパシタンス５８の方向へ流れる。そのため、トランス４１の２次側の還流ダイオード５５を流れる回生電流Ｉ５５は、ドレイン電流Ｉ３１とは逆に、徐々に減少する。

時刻ｔ２に達すると、回生電流Ｉ５５が０Ａになり、インダクタンス５７に流れている電流は、ダイオード５５から全てダイオード５１に転流される。ＮＭＯＳ３１を流れるドレイン電流Ｉ３１は、インダクタンス５７に流れている電流値を１次側に換算した値になる。時刻ｔ２になると、トランス４１の１次巻線４１ａには電圧が印加され、インダクタンス４３とキャパシタンス５６の共振作用により、ＮＭＯＳ３１を流れるドレイン電流Ｉ３１は更に上昇し、時刻ｔ３で最大値に達する。ドレイン電流Ｉ３１の最大値Ｉ３１ｍａｘは、
Ｉ３１ｍａｘ＝（Ｉｏ／ｎ）＋Ｖｉｎ／√（Ｌ４３／Ｃ５６／ｎ^２）
但し、ｎ＝各トランス４１，４２の巻数比（Ｎ１／Ｎ２）
Ｌ４３；インダクタンス４３の値
Ｃ５６；キャパシタンス５６の値
となる。従って、高電圧出力時のようにトランス４１，４２の巻数比ｎが小さい時や、キャパシタンス５６の値Ｃ５６が大きい時に、無効電流が増えてＤＣ／ＤＣ変換効率が低下するため、注意しなければならない。又、２次側の還流ダイオード５５には、回生電流Ｉ５５が緩やかに減少し、０Ａになってから電圧Ｖ５５も緩やかに印加されるため、リカバリー電流が発生し難くなる。

時刻ｔ３〜ｔ４において、ＮＭＯＳ３１を流れるドレイン電流Ｉ３１波形の斜線部は、クランプダイオード４５に流れる無効電流である。時刻ｔ３で、トランス４１の１次巻線４１ａ電圧がダイオード４５によって入力電圧Ｖｉｎにクランプされるため、ダイオード４５には、ドレイン電流Ｉ３１波形の斜線部で示した無効電流が流れる。図３では、時刻ｔ４で、ダイオード４５に流れる電流が０Ａになっている。

時刻ｔ５において、先にＮＭＯＳ３１がターンオフし、インダクタンス４３に蓄積された電流とトランス４１の励磁電流は、ＮＭＯＳ３２及びリセットダイオード３５を通って回生される。

時刻ｔ６において、ＮＭＯＳ３２がターンオフすると、トランス４１の逆起電力が発生するので、ＮＭＯＳ３１，３２のＺＶＳ動作にとっては都合良く動作することになる。

時刻ｔ６〜ｔ８において、ＮＭＯＳ３１，３２が共にオフ状態になるので、ＮＭＯＳ３１，３２がオン状態の間にトランス４１に蓄積された励磁エネルギーが、リセットダイオード３５，３６により、直流電源Ｅ側へ回生される。

時刻ｔ８において、反対側のＮＭＯＳ３３，３４がターンオンし、それ以降は、前記と同様の動作を繰り返すことになる。

（参考例の効果）
本参考例のダブルフォワード型ＤＣ／ＤＣコンバータによれば、還流ダイオード５５のリカバリー電流による損失の影響を少なくすることができる。更に、ＮＭＯＳ３１，３２，３３，３４においてＺＶＳ動作が行われるので、ＮＭＯＳ３１，３２，３３，３４のスイッチング損失及びサージを低減できる。

（実施例１の構成）
図１は、本発明の実施例１におけるダブルフォワード型ＤＣ／ＤＣコンバータを示す回路図であり、参考例を示す図２中の要素と共通の要素には共通の符号が付されている。

本実施例１のダブルフォワード型ＤＣ／ＤＣコンバータでは、参考例のダブルフォワード型ＤＣ／ＤＣコンバータにおけるインダクタンス４３，４４に代えて、第３のトランス６３が設けられ、更に、第２のクランプダイオード４６及び第４のクランプダイオード４８が追加されている。

即ち、本実施例１では、参考例のインダクタンス４３，４４に代えて、第３のトランス６３を用いたトランス結合として励磁インダクタンス６３ｃを利用している。第３のトランス６３は、巻数Ｎ１の第３の１次巻線６３ａと、巻数Ｎ２の第３の２次巻線６３ｂとを有している。１次巻線６３ａには、これと並列に励磁インダクタンス６３ｃが存在している。１次巻線６３ａは、ＮＭＯＳ３１と、トランス４１の１次巻線４１ａにおける巻き始め側と、の間に直列に接続され、その１次巻線６３ａの巻き始め側が、ＮＭＯＳ３１に接続され、その１次巻線６３ｂの巻き終わり側が、１次巻線４１ａの巻き始め側に接続されている。各トランス４１，４２の１次巻線４１ａ，４２ａ側には、これと並列に各励磁インダクタンス４１ｃ，４２ｃがそれぞれ存在している。

更に、第２、第４のクランプダイオード４６，４８が追加されている。クランプダイオード４６は、直列接続されたトランス４１の１次巻線４１ａ及びＮＭＯＳ３２に対して，並列に接続されている。クランプダイオード４８は、直列接続されたトランス４２の１次巻線４２ａ及びＮＭＯＳ３４に対して、並列に接続されている。このようなクランプダイオード４６，４８を追加することで、ＮＭＯＳ３１，３３のターンオン時には、ＺＶＳ動作を行っている。その他の構成は、参考例の回路と同様である。

（実施例１の動作）
図４は、図１のダブルフォワード型ＤＣ／ＤＣコンバータにおける定格出力時の主な動作波形を示す図である。図４の横軸は時刻ｔ０〜ｔ１７，・・・、縦軸は電流値及び電圧値である。

図４において、Ｖｄｓ３１はＮＭＯＳ３１のドレイン・ソース間電圧、Ｉｄ３１はＮＭＯＳ３１を流れるドレイン電流、Ｖｄｓ３２はＮＭＯＳ３２のドレイン・ソース間電圧、Ｉｄ３２はＮＭＯＳ３２を流れるドレイン電流、Ｖｄｓ３３はＮＭＯＳ３３のドレイン・ソース間電圧、Ｉｄ３３はＮＭＯＳ３３のドレイン電流、Ｖ６３ｃは励磁インダクタンス６３ｃの電圧、Ｉ４１ｃは励磁インダクタンス４１を流れる電流、Ｉ４６はクランプダイオード４６を流れる電流、Ｉ３５はリセットダイオード３５を流れる電流、Ｉ３６はリセットダイオード３６を流れる電流、Ｉ５１は整流ダイオード５１を流れる電流、Ｉ５５は還流ダイオード５５を流れる回生電流、Ｖｄｓ３４はＮＭＯＳ３４のドレイン・ソース間電圧である。

更に、Ｉｄ３４はＮＭＯＳ３４のドレイン電流、Ｖ４１ｃは励磁インダクタンス４１の電圧、Ｉ４２ｃは励磁インダクタンス４２を流れる電流、Ｖ４２ｃは励磁インダクタンス４２の電圧、Ｉ４５はクランプダイオード４５を流れる電流、Ｉ４７はクランプダイオード４７を流れる電流、Ｉ３８はリセットダイオード３８を流れる電流、Ｉ３７はリセットダイオード３７を流れる電流、Ｖ５１は整流ダイオード５１の電圧、Ｖ５５は還流ダイオード５５の電圧、Ｉ５５は還流ダイオード５５を流れる回生電流である。

この図４の動作波形図から明らかなように、半周期で９個（１周期１８個）の動作モード（１）〜（９）が存在することが分かる。以下、各動作モード（１）〜（９）の動作を説明する。

（１） 動作モード１（時刻ｔ０〜ｔ１の期間）
図５−１は、図４の動作モード１の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

図４の時刻ｔ０において、ＮＭＯＳ３１，３２のゲートにオン信号（＝論理“Ｈ”のスイッチ切替信号）が入力されると、ＮＭＯＳ３１，３２がターンオンする。ＮＭＯＳ３１は、前の状態でのトランス６３（入力電圧Ｖｉｎが逆起電力となって発生している）の作用により、ＺＶＳ動作をしているため、トランス６３の１次巻線６３ａ→ＮＭＯＳ３１の寄生ダイオード３１ａ→直流電源Ｅ→クランプダイオード４６→トランス６３の１次巻線６３ａ、という矢印方向の経路で、ＮＭＯＳ３１の寄生ダイオード３１ａに電流が流れる。一方、トランス６３の作用により、このトランス６３の２次巻線６３ｂ→トランス４２の励磁インダクタンス４２ｃ→リセットダイオード３８→直流電源Ｅ→リセットダイオード３７→トランス６３の２次巻線６３ｂ、という矢印方向の経路で、電流が流れる。ＮＭＯＳ３２は、寄生キャパシタンス３２ｂの電荷が残っている状態からターンオンされるため、ＮＭＯＳ３２には、寄生キャパシタンス３２ｂの放電電流（ドレイン電流Ｉｄ３２）が矢印方向に流れる。トランス４１，４２の２次側は、インダクタンス５７に蓄積された励磁エネルギーが矢印方向に放出され、出力端子５９−１，５９−２及び負荷ＲＬと還流ダイオード５５を通して回生電流Ｉ５５が流れる。

（２） 動作モード２（時刻ｔ１〜ｔ２の期間）
図５−２は、図４の動作モード２の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ１において、直流電源Ｅ→ＮＭＯＳ３１→トランス６３の１次巻線６３ａ及び励磁インダクタンス６３ｃ→トランス４１の励磁インダクタンス４１ｃ→ＮＭＯＳ３２→直流電源Ｅ、という矢印方向の経路で、トランス６３の励磁インダクタンス６３ｃに入力電圧Ｖｉｎが印加される。そのため、ＮＭＯＳ３１，３２のドレイン電流Ｉｄ３１，Ｉｄ３２は、
Ｖｉｎ（ｔ２−ｔ１）／Ｌ６３ｃ
但し、Ｖｉｎ（ｔ２−ｔ１）；時刻ｔ１〜ｔ２間の入力電圧
Ｌ６３ｃ；励磁インダクタンス６３ｃの値
の関係で上昇し、時刻ｔ２になると、２次側のインダクタンス５７に流れている出力電流Ｉｏの１次側換算値に達する。従って、トランス４１の１次巻線４１ａには、トランス６３の励磁インダクタンス６３ｃと同等の電流が流れ（励磁インダクタンス４１ｃの励磁電流Ｉ４１ｃは一定のまま）、２次巻線４１ｂに、巻数比ｎ（＝Ｎ１／Ｎ２）に対応した矢印方向の誘導電流が流れる。この誘導電流により、整流ダイオード５１を流れる電流Ｉ５１が上昇し、還流ダイオード５５を流れる回生電流Ｉ５５が減少する。インダクタンス５７を流れる電流Ｉ５７（＝出力電流Ｉｏ）は、
Ｉ５１＋Ｉ５５＝Ｉ５７（＝Ｉｏ）
となり、時刻ｔ２で、電流Ｉ５１＝Ｉｏになる。

一方、トランス４２における励磁インダクタンス４２ｃの励磁電流は、励磁インダクタンス４２ｃ→リセットダイオード３８→直流電源Ｅ→リセットダイオード３７→トランス６３の２次巻線６３ｂ→励磁インダクタンス４２ｃ、という矢印方向の経路で、回生されている（トランス４２のリセット動作）。

（３） 動作モード３（時刻ｔ２〜ｔ３の期間）
図５−３は、図４の動作モード３の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ２において、直流電源Ｅ→ＮＭＯＳ３１→トランス６３の１次巻線６３ａ及び励磁インダクタンス６３ｃ→トランス４１の励磁インダクタンス４１ｃ→ＮＭＯＳ３２→直流電源Ｅ、という矢印方向の経路で流れるＮＭＯＳ３１のドレイン電流Ｉｄ３１が、２次側のインダクタンス５７に流れている出力電流Ｉｏの１次側に換算した値に達すると、励磁インダクタンス６３ｃと２次側のキャパシタンス５６との共振作用により、そのキャパシタンス５６に共振電流が流れる。そのため、キャパシタンス５６の電圧も上昇し、時刻ｔ３で、最大値（Ｖｉｎ・Ｎ２／Ｎ１）に達する。この時、トランス４１の１次巻線４１ａの両電極間電圧は入力電圧Ｖｉｎに達する。従って、キャパシタンス５６及び巻数比Ｎ２／Ｎ１によっては、ＮＭＯＳ３１，３２に、負荷電流以上の大きなドレイン電流Ｉｄ３１（ｔ３）（＝Ｉｄ３２（ｔ３））が流れる。この時のドレイン電流Ｉｄ３１（ｔ３）は、
Ｉｄ３１（ｔ３）
＝Ｉｄ３１（ｔ２）＋Ｖｉｎ／√｛Ｌ６３ｃ／Ｎ２（Ｃ５６＋Ｃ５４ａ）｝
但し、Ｉｄ３１（ｔ３）；時刻ｔ３の時のＮＭＯＳ３１のドレイン電流
Ｉｄ３１（ｔ２）；時刻ｔ２の時のＮＭＯＳ３１のドレイン電流
Ｌ６３ｃ；励磁インダクタンス６３ｃの値
Ｃ５６；キャパシタンス５６の値
Ｃ５４ａ；キャパシタンス５４ａの値
で求められる。そのため、高電圧出力（巻数比Ｎ２／Ｎ１＞１）やキャパシタンス５６が大きい時には、ＮＭＯＳ３１，３２の破壊のおそれがあるので、設計時に注意を要する。

一方、トランス４２の励磁電流は、２次巻線４２ｂ→還流ダイオード５５→キャパシタンス５４ａ及び抵抗５４ｂからなるスナバ回路、という矢印方向の経路で流れる。

（３） 動作モード４（時刻ｔ３〜ｔ４の期間）
図５−４は、図４の動作モード４の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ３において、キャパシタンス５６に流れる電流が最大値に達すると、キャパシタンス５６の電圧も更に上昇しようとするが、直流電源Ｅ→ＮＭＯＳ３１→トランス６３の励磁インダクタンス６３ｃ→トランス４１の励磁インダクタンス４１ｃ→ＮＭＯＳ３２→直流電源Ｅ、といった矢印方向の経路で流れる電流により、トランス４１の１次巻線電圧は、クランプダイオード４５によって入力電圧Ｖｉｎにクランプされる。そのため、クランプダイオード４５→ＮＭＯＳ３１→トランス６３の励磁インダクタンス６３ｃ→クランプダイオード４５、といった矢印方向の経路で、クランプダイオード４５に電流が流れ、ＮＭＯＳ３１のドレイン電流Ｉｄ３１が負荷電流よりも大きくなる。そのドレイン電流Ｉｄ３１の値は、キャパシタンス５６、励磁インダクタンス６３ｃ、巻数比Ｎ１／Ｎ２、及び入力電圧Ｖｉｎによって決まる。

トランス４１の２次巻線４１ｂの誘導電流は、整流ダイオード５１→インダクタンス５７及びキャパシタンス５８→出力端子５９−１，５９−２及び負荷ＲＬ→２次巻線４１ｂ、といった矢印方向の経路で流れるので、還流ダイオード５５の電圧がトランス４１の２次巻線電圧にクランプされる。すると、トランス４２の励磁電流は、再び、トランス４２の１次巻線４２ａ→リセットダイオード３８→直流電源Ｅ→クランプダイオード４８→１次巻線４２ａ、という矢印方向の経路で、直流電源Ｅへ回生される。

（４） 動作モード５（時刻ｔ４〜ｔ５の期間）
図５−５は、図４の動作モード５の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ４〜ｔ５の期間では、ＮＭＯＳ３１，３２の回路側において、直流電源Ｅ→ＮＭＯＳ３１→トランス６３の励磁インダクタンス６３ｃ→トランス４１の励磁インダクタンス４２ｃ→ＮＭＯＳ３２→直流電源Ｅ、といった矢印方向の経路で電流が流れる。そのため、トランス４１の２次巻線４１ｂの誘導電流が、整流ダイオード５１→インダクタンス５７及びキャパシタンス５８→出力端子５９−１，５９−２、といった矢印方向の経路で流れるので、負荷ＲＬに直流電力を供給し続ける。

一方、ＮＭＯＳ３３，３４の寄生キャパシタンス３３ｂ，３４ｂに蓄積された電荷が、寄生キャパシタンス３４ｂ→トランス４２の励磁インダクタンス４２ｃ→トランス６３の２次巻線６３ｂ→寄生キャパシタンス３３ｂ→直流電源Ｅ、といった矢印方向の経路で放電される。これも共振作用であり、共振周波数ｆｒ２は、
ｆｒ２＝１／２π√｛（Ｌ４２ｃ＋Ｌ６３ｂ）２Ｃｏｓｓ｝
但し、Ｌ４２ｃ；トランス４２の励磁インダクタンス４２ｃの値
Ｌ６３ｂ；トランス６３の２次巻線６３ｂのインダクタンス値
Ｃｏｓｓ；各寄生キャパシタンス３３ｂ，３４ｂの値
で求められる。

（６） 動作モード６（時刻ｔ５〜ｔ６の期間）
図５−６は、図４の動作モード６の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ５において、ＮＭＯＳ３１がターンオフすると、直流電源Ｅ→ＮＭＯＳ３１の寄生キャパシタンス３１ｂ→トランス６３の励磁インダクタンス６３ｃ→トランス４１の励磁インダクタンス４１ｃ→ＮＭＯＳ３２→直流電源Ｅ、という矢印方向の経路で電流Ｉ３１が流れ、寄生キャパシタンス３１ｂは、その電流Ｉ３１によって定電流充電される。そのため、ＮＭＯＳ３１のドレイン・ソース間電圧Ｖｄｓ３１は、直線的に上昇し、時刻ｔ６で、入力電圧Ｖｉｎに達する。

ＮＭＯＳ３１がオフした瞬間、トランス６３の励磁インダクタンス６３ｃに逆起電力が発生し、トランス４１の励磁インダクタンス４１ｃの電圧Ｖ４１ｃが、時刻ｔ６で、０Ｖになる。そのため、還流ダイオード５５の印加電圧Ｖ５５も０Ｖに達する。この期間も、２次側には、トランス４１の２次巻線４１ｂ→整流ダイオード５１→インダクタンス５７及びキャパシタンス５８→出力端子５９−１，５９−２、という矢印方向の経路で、負荷ＲＬに直流電力を供給し続ける。

一方、ＮＭＯＳ３３，３４の回路側は、動作モード５と同様に、寄生キャパシタンス３４ｂ，３３ｂが放電し続けている。寄生キャパシタンス３４ｂの放電電流は、トランス４２の励磁インダクタンス４２ｃ→トランス６３の２次巻線６３ｂ→ＮＭＯＳ３３の寄生ダイオード３３ａ→直流電源Ｅ→寄生キャパシタンス３４ｂ、という矢印方向の経路で流れる。更に、寄生キャパシタンス３３ｂの放電電流は、直流電源Ｅ→ＮＭＯＳ３４の寄生ダイオード３４ａ→トランス４２の励磁インダクタンス４２ｃ→トランス６３の２次巻線６３ｂ→寄生キャパシタンス３３ｂ、という矢印方向の経路で流れる。

（７） 動作モード７（時刻ｔ６〜ｔ７の期間）
図５−７は、図４の動作モード７の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ６において、ＮＭＯＳ３１のドレイン・ソース間電圧Ｖｄｓ３１が入力電圧Ｖｉｎに達すると、トランス６３の励磁インダクタンス６３ｃ及びトランス４１の励磁インダクタンス４１ｃに蓄積された電荷が、励磁インダクタンス６３ｃ→励磁インダクタンス４１ｃ→ＮＭＯＳ３２→リセットダイオード３５→励磁インダクタンス６３ｃ、という矢印方向の経路で放電する。

２次側の還流ダイオード５５にも、矢印方向に、インダクタンス５７の回生電流Ｉｏの一部が流れる。トランス４１の励磁インダクタンス４１ｃには電圧Ｖ４１ｃが発生しておらず、この期間は、励磁インダクタンス６３ｃの回生電流が負荷ＲＬ側に直流電力を供給していない。

一方、ＮＭＯＳ３３，３４の回路側は、動作モード５，６と同様に、寄生キャパシタンス３４ｂ，３３ｂが放電し続けている。寄生キャパシタンス３４ｂの放電電流は、トランス４２の励磁インダクタンス４２ｃ→トランス６３の２次巻線６３ｂ→ＮＭＯＳ３３の寄生ダイオード３３ａ→直流電源Ｅ→寄生キャパシタンス３４ｂ、という矢印方向の経路で流れる。更に、寄生キャパシタンス３３ｂの放電電流は、直流電源Ｅ→ＮＭＯＳ３４の寄生ダイオード３４ａ→トランス４２の励磁インダクタンス４２ｃ→トランス６３の２次巻線６３ｂ→寄生キャパシタンス３３ｂ、という矢印方向の経路で流れる。

（８） 動作モード８（時刻ｔ７〜ｔ８の期間）
図５−８は、図４の動作モード８の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ７において、ＮＭＯＳ３２がターンオフすると、トランス６３の励磁インダクタンス６３ｃに逆起電力（Ｖｉｎ）が発生し、励磁インダクタンス６３ｃ→トランス４１の励磁インダクタンス４１ｃ→ＮＭＯＳ３２の寄生キャパシタンス３２ｂ→リセットダイオード３５、という矢印方向の経路で電流Ｉ３２が流れ、寄生キャパシタンス３２ｂは、その電流Ｉ３２によって充電される。そのため、ＮＭＯＳ３２のドレイン・ソース間電圧Ｖｄｓ３２は、直線的に上昇し、時刻ｔ８で、入力電圧Ｖｉｎに達する。図４では、ＮＭＯＳ３１がターンオフした時より、ＮＮＯＳ３２がターンオフした時の時間（ドレイン・ソース間電圧Ｖｄｓ３２の入力電圧Ｖｉｎに達する時間）が短い波形で示されているが、実際は、（時刻ｔ７の電流Ｉ３２＜時刻ｔ５の電流Ｉ３１）のため、ＮＭＯＳ３２のドレイン・ソース間電圧Ｖｄｓ３２の方が、単位時間当たりの電圧の立ち上がり（ｄＶ／ｄｔ）が緩やかになり、立ち上がり時間は長い。

又、トランス６３の励磁インダクタンス６３ｃは、ＮＭＯＳ３２がターンオフすると、逆起電力（Ｖｉｎ）を発生し、２次巻線６３ｂにも入力電圧Ｖｉｎに向かって電圧が発生するため、２次巻線６３ｂ→ＮＭＯＳ３３の寄生キャパシタンス３３ｂ→直流電源Ｅ→ＮＭＯＳ３４の寄生キャパシタンス３４ｂ→トランス４２の励磁インダクタンス４２ｂ、という矢印方向の経路で電流が流れるため、ＮＭＯＳ３２はＺＶＳ動作を行う。

一方、トランス４１の励磁インダクタンス４１ｃに電流Ｉ３２が流れると、２次巻線４１ｂに誘導電流が流れ、整流ダイオード５１→インダクタンス５７及びキャパシタンス５８→出力端子５９−１，５９−２、という矢印方向の経路で、直流電力が負荷ＲＬに供給される。この際、トランス４２の励磁インダクタンス４２ｃを流れる励磁電流により、２次巻線４２ｂ→還流ダイオード５５→キャパシタンス５４ａ及び抵抗５４ｂからなるスナバ回路、という経路で電流が流れる。

（９） 動作モード９（時刻ｔ８〜ｔ９の期間）
図５−９は、図４の動作モード９の動作を示す図１の回路図であり、電流経路が太い実線で示されている。

時刻ｔ８において、ＮＭＯＳ３２のドレイン・ソース間電圧Ｖｄｓ３２が入力電圧Ｖｉｎに達するため、トランス６３の励磁インダクタンス６３ｃ、及びトランス４１の励磁インダクタンス４１ｃにおける励磁電流は、リセットダイオード３６→直流電力Ｅ→リセットダイオード３５→励磁インダクタンス６３ｃ、という矢印方向の経路で放電される。

トランス６３の励磁インダクタンス６３ｃには、逆起電力（Ｖｉｎ）が発生しているが、トランス４１は短絡状態である。又、励磁インダクタンス６３ｃの逆起電力の作用により、２次巻線６３ｂにおいて直流電源Ｅ方向に起電力が発生し、ＮＭＯＳ３３の寄生キャパシタンス３３ｂ→直流電力Ｅ→ＮＭＯＳ３４の寄生ダイオード３４ａ→トランス４２の励磁インダクタンス４２ｃ→２次巻線６３ｂ、という矢印方向の経路で、ＮＭＯＳ３３の寄生キャパシタンス３３ｂの電荷が放電される。その後（時刻ｔ８以降）、２次巻線６３ｂに発生した起電力は、ＮＭＯＳ３３の寄生ダイオード３３ａを通して、直流電源Ｅに戻される。

一方、励磁インダクタンス４１ｃの励磁電流により、２次巻線４１ｂに誘導電流が流れ、整流ダイオード５１→インダクタンス５７及びキャパシタンス５８→出力端子５９−１，５９−２、という矢印方向の経路で、直流電力が負荷ＲＬに供給される。この際、トランス４２の励磁インダクタンス４２ｃを流れる励磁電流により、２次巻線４２ｂ→還流ダイオード５５→キャパシタンス５４ａ及び抵抗５４ｂからなるスナバ回路、という経路で電流が流れる。

以上が半周期の動作モード１〜９であり、残り半周期の時刻ｔ９〜ｔ１７の期間の動作モードが、同じように繰り返される。

（実施例１の効果）
本実施例１によれば、図２の参考例に比べて、次の（ａ）〜（ｇ）のような効果がある。

（ａ） ＮＭＯＳ３１，３２，３３，３４は、ターンオン時にＺＣＳ動作を行うので、オン時のスイッチング損失が少ない。更に、クランプダイオード４６，４８を追加しているので、ＮＭＯＳ３１，３３のターンオン時にはＺＶＳ動作も行える。但し、ＮＭＯＳ３２，３４は、最大オン幅を固定して動作する。このように、ＮＭＯＳ３１，３２，３３，３４は、トランス６３の作用により、ＺＣＳ動作の他に、ＺＶＳ動作も行うため、スイッチング損失は少なく、高効率になる。

（ｂ） トランス４１，４２の１次側にトランス６３が挿入されているので、ＮＭＯＳ３１，３２，３３，３４がターンオンしても、瞬時的には入力電圧Ｖｉｎは、トランス６３に印加され、トランス４１，４２の１次巻線４１ａ，４２ａには電圧が発生しない。そのため、還流ダイオード５５にも電圧は印加されない。又、トランス６３に流れる電流（＝トランス４１，４２の１次巻線電流）は、０Ａから徐々に増加して、最終的には、（Ｎ２／Ｎ１）×Ｉｏ（但し、Ｎ２／Ｎ１；トランス４１，４２の１／巻数比、Ｉｏ；インダクタンス５７に流れる出力電流）に達する。つまり、還流ダイオード５５に流れている回生電流Ｉ５５は、出力電流Ｉｏから０Ａに向かって徐々に減少し、トランス４１，４２の両端に電圧が発生する。この電圧は、トランス６３の励磁インダクタンス６３ｃと、キャパシタンス５６の値Ｃ５６がトランス４１，４２の１次側に変換された値（Ｎ２／Ｎ１）^２・Ｃ５６を有するキャパシタンスと、で共振を起こすため、単位時間当たりの電圧の変化（ｄＶ／ｄｔ）が緩やかになり、還流ダイオード５５のリカバリーが発生し難くなる。

これにより、還流ダイオード５５のリカバリーの影響を殆ど無くすことが可能になり、還流ダイオード５５のスイッチング損失が殆ど無い。従って、高電圧出力でも高価なＳｉＣＳＢＤを使う必要もなく、一般の低価格な高速ダイオードを使用できる。

（ｃ） 励磁インダクタンス６３ｃの大きさとキャパシタンス５６の大きさは、大きくすればするほど、還流ダイオード５５の逆方向回復時間（ｔｒｒ）の影響が少なくなる。しかし、励磁インダクタンス６３ｃが大きくなると実効Ｄｕｔｙが下がるため、トランス６３の１次巻線６３ａと２次巻線６３ｂの巻数比Ｎ１／Ｎ２を変える必要が生じる。又、キャパシタンス５６を大きくすると、このキャパシタンス５６に流れ込む共振電流が増え、結果的にはクランプダイオード４５及びＮＭＯＳ３１に流れる無効電流が増え、効率が逆に低下するため、還流ダイオード５５の逆方向回復時間（ｔｒｒ）や効率を見極めながら決める必要がある。

（ｄ） クランプダイオード４６，４８が追加されているので、部品点数は少し増えるが、その効果は大きい。

（ｅ） ＮＭＯＳ３１，３２，３３，３４のターンオフ時において、ＺＶＳ動作が行える。

（ｆ） 図２の参考例の２個のインダクタンス４３，４４に代えて、１個のトランス６３を設けているので、ＤＣ／ＤＣコンバータ全体のサイズを小型化でき、しかも、ＮＭＯＳ３１，３２，３３，３４のオフ時においても、キャパシタンス５６との共振が可能になり、効率が向上する。

（ｇ） ＮＭＯＳ３２，３４は、最大オン幅を固定して動作させているので、ＮＭＯＳ３１，３２，３３，３４に対するオン／オフ制御が容易になる。なお、ＮＭＯＳ３２，３４のオン幅を可変して動作させるようにしても良い。

（実施例２の構成）
図６は、本発明の実施例２におけるダブルフォワード型ＤＣ／ＤＣコンバータを示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のダブルフォワード型ＤＣ／ＤＣコンバータでは、実施例１の２次側のキャパシタンス５６に代えて、トランス４１，４２の１次側に、キャパシタンス５６−１，５６−２がそれぞれ設けられている。キャパシタンス５６−１は、トランス４１の１次巻線４１ａに並列に接続されている。キャパシタンス５６−２は、トランス４２の１次巻線４２ａに並列に接続されている。その他の構成は、実施例１と同様である。

（実施例２の動作）
本実施例２のダブルフォワード型ＤＣ／ＤＣコンバータでは、実施例１とほぼ同様の動作を行う。

（実施例２の効果）
本実施例２によれば、実施例１と同様の効果があり、さらに、次のような効果がある。

２個のキャパシタンス５６−１，５６−２が必要となるが、合計のキャパシタンス値を大きくできて、小さな耐圧の素子を使用できる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）〜（ｉｉｉ）のようなものがある。

（ｉ） 実施例１において、キャパシタンス５６は、還流ダイオード５５の寄生キャパシタンスで構成しても良い。

（ｉｉ） 実施例２において、トランス４１，４２の１次巻数Ｎ１と２次巻数Ｎ２の比ｎが大きくて、寄生キャパシタンス等が大きく、等価的にトランス４１，４２の１次巻線４１ａ，４２ａの両電極間にある程度のキャパシタンスが寄生的に発生している場合は、キャパシタンス５６−１，５６−２を省略できる。

（ｉｉｉ） 各ＮＭＯＳ３１，３２，３３，３４に代えて、他の電界効果トランジスタ（ＦＥＴ）や、バイポーラトランジスタ等のスイッチング素子を使用しても良く、これにより、実施例１、２とほぼ同様の作用効果を奏することができる。又、各ＮＭＯＳ３１，３２，３３，３４と並列に接続された各寄生ダイオード３１ａ，３２ａ，３３ａ，３４ａ及び各寄生キャパシタンス３１ｂ，３２ｂ，３３ｂ，３４ｂに代えて、通常のダイオード及びキャパシタンスを設けても良い。

３１，３２，３３，３４ ＮＭＯＳ
３５，３６，３７，３８ リセットダイオード
４１，４２，６３ トランス
４５，４６，４７，４８ クランプダイオード
５１，５２ 整流ダイオード
５５ 還流ダイオード
５６，５６−１，５６−２，５８ キャパシタンス
５７ インダクタンス

Claims (7)

1. 直流電源に接続された第１及び第２のスイッチング素子と、第１の１次巻線及び第１の２次巻線を有する第１の変圧器の前記第１の１次巻線と、が直列に接続された第１のスイッチング回路と、
   前記直流電源に接続された第３及び第４のスイッチング素子と、第２の１次巻線及び第２の２次巻線を有する第２の変圧器の前記第２の１次巻線と、が直列に接続された第２のスイッチング回路と、
   前記第１及び第２の２次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する整流回路と、
   前記整流回路に対して並列且つ逆方向に接続された還流ダイオードと、
   巻き始める方向が逆になった第３の１次巻線及び第３の２次巻線を有し、前記第３の１次巻線が前記第１の１次巻線に直列に接続され、前記第３の２次巻線が前記第２の１次巻線に直列に接続された第３の変圧器と、
   前記還流ダイオードに並列に接続されたキャパシタンスと、
   を備えたことを特徴とするダブルフォワード型ＤＣ／ＤＣコンバータ。
2. 前記キャパシタンスは、前記還流ダイオードの寄生キャパシタンスで構成されていることを特徴とする請求項１記載のダブルフォワード型ＤＣ／ＤＣコンバータ。
3. 直流電源に接続された第１及び第２のスイッチング素子と、第１の１次巻線及び第１の２次巻線を有する第１の変圧器の前記第１の１次巻線と、が直列に接続された第１のスイッチング回路と、
   前記直流電源に接続された第３及び第４のスイッチング素子と、第２の１次巻線及び第２の２次巻線を有する第２の変圧器の前記第２の１次巻線と、が直列に接続された第２のスイッチング回路と、
   前記第１及び第２の２次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する整流回路と、
   前記整流回路に対して並列且つ逆方向に接続された還流ダイオードと、
   巻き始める方向が逆になった第３の１次巻線及び第３の２次巻線を有し、前記第３の１次巻線が前記第１の１次巻線に直列に接続され、前記第３の２次巻線が前記第２の１次巻線に直列に接続された第３の変圧器と、
   前記第１の１次巻線に並列に接続された第１のキャパシタンスと、
   前記第２の１次巻線に並列に接続された第２のキャパシタンスと、
   を備えたことを特徴とするダブルフォワード型ＤＣ／ＤＣコンバータ。
4. 前記第１のキャパシタンスは、前記第１の変圧器の寄生キャパシタンスで構成され、
   前記第２のキャパシタンスは、前記第２の変圧器の寄生キャパシタンスで構成されていることを特徴とする請求項３記載のダブルフォワード型ＤＣ／ＤＣコンバータ。
5. 請求項１〜４のいずれか１項に記載のダブルフォワード型ＤＣ／ＤＣコンバータにおいて、更に、
   直列に接続された前記第１のスイッチング素子及び前記第３の１次巻線に対して、並列に接続された第１のクランプダイオードと、
   直列に接続された前記第１の１次巻線及び第２のスイッチング素子に対して、並列に接続された第２のクランプダイオードと、
   直列に接続された前記第２のスイッチング素子及び前記第３の２次巻線に対して、並列に接続された第３のクランプダイオードと、
   直列に接続された前記第３の１次巻線及び第４のスイッチング素子に対して、並列に接続された第４のクランプダイオードと、
   を備えたことを特徴とするダブルフォワード型ＤＣ／ＤＣコンバータ。
6. 前記第１及び第２のスイッチング素子と前記第３及び第４のスイッチング素子とは、位相が１８０°ずれた状態でオン／オフ動作を繰り返す制御を行うことを特徴とする請求項１〜５のいずれか１項に記載のダブルフォワード型ＤＣ／ＤＣコンバータ。
7. 前記第２及び第４のスイッチング素子は、オン幅固定の最大デューティで動作させ、前記第１及び第３のスイッチング素子は、パルス幅変調によりオン／オフ制御を行うことを特徴とする請求項６記載のダブルフォワード型ＤＣ／ＤＣコンバータ。

Images