JP2012160654A

JP2012160654A - 半導体装置の製造方法

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Publication number: JP2012160654A
Application number: JP2011020848A
Authority: JP
Inventors: Toshio Nagata; 敏雄永田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-02-02
Filing date: 2011-02-02
Publication date: 2012-08-23
Anticipated expiration: 2031-02-02
Also published as: JP5814554B2

Abstract

【課題】半導体装置の品質及び製造歩留まりを向上させる。
【解決手段】半導体装置の製造方法は、ＳＯＱウェハ等の貼り合せウェハに複数の半導体チップ部を形成する工程と、絶縁膜を含む下部層（６１１，６２１）とメタル配線（メタル層）を含む上部層（６１２，６２２）とを有する配線層（６１，６２）を形成するプロセスを複数回行うことによって、複数の半導体チップ部上に多層配線構造（６）を形成する工程とを有し、ダミーチップ部上に複数重ねられた配線層（６１，６２）は、製品チップ部上における配線層と同じ形状（パターン）を持つ第１の配線層（６１又は６２）と、第１の配線層と異なる形状を持つ第２の配線層（６２又は６１）とを含み、ダミーチップ部上に複数重ねられた配線層のいずれかにおける下部層（６１１又は６２１）は、貫通メタル配線を持たない絶縁膜である。
【選択図】図１０

Description

本発明は、絶縁基板にシリコン層を貼り合せることによって製造された貼り合せウェハ上に、多層配線構造を形成する工程を有する半導体装置の製造方法に関するものである。

近年、半導体装置の製造に、絶縁基板としてのクォーツ（Ｑｕａｒｔｚ）板にシリコン（Ｓｉ）層を貼り合せることによって製造されたＳＯＱ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｑｕａｒｔｚ）ウェハが利用されている。ＳＯＱウェハのＳｉ層は、欠陥が少なく高品質であるので、ＳＯＱウェハを用いることによって、高性能で信頼性の高い半導体装置を製造することができる。

しかし、一般に、クォーツの熱膨張係数はＳｉの熱膨張係数よりも低いので、クォーツ板にＳｉ層を貼り合せることによって製造されたＳＯＱウェハには、クラックが発生しやすい（例えば、特許文献１参照）。図１の断面図及び図２の拡大写真に示されるように、通常、ＳＯＱウェハ１０３のクォーツ板１０１内には圧縮応力Ｃ１が発生しており、温度上昇に伴ってＳｉ層１０２の内部に外向きの応力Ｔ１が発生するので、クォーツ板１０１とＳｉ層１０２との貼り合せ面１０４付近を起点としてクォーツ板１０１及びＳｉ層１０２にクラック１０５が発生しやすい。図３の平面図及び図４の拡大写真に示されるように、ＳＯＱウェハ１０３の貼り合せ面１０４の外周近傍領域１０６には、クラック１０５が特に発生しやすく、クラック１０５がチップ形成領域１０７に達することもある。この理由は、ＳＯＱウェハ１０３の外周近傍領域１０６には、クラック１０５の起点となり得るギザ形状及びＳｉ層１０２の浮き（図５の拡大写真の符号１０２ａ）が存在し、また、Ｓｉ層１０２のボイド欠陥（図６の拡大写真の符号１０２ｂ）が多数存在しているからである。

この対策として、図７の平面図に示されるように、クォーツ板１２１にＳｉ層１２２を貼り合せることによって製造されたＳＯＱウェハ１２３のチップ形成領域１２５の外周側に配置された半導体チップ部を、製品（個片化された半導体チップ）として使用しないダミーチップ部１２６（斜線領域）とし、ダミーチップ部１２６以外の半導体チップ部を製品として使用する製品チップ部１２７（斜線なし領域）とする方法がある。

特開２００９−１８８００８号公報

しかしながら、貼り合せウェハ上に多層配線構造を形成するために絶縁膜及びメタル層の形成プロセスを繰り返すと、微小であったクラックが徐々に大きくなって、製品チップ部内にまで延びることがあり、製品チップ部を用いて製造される半導体装置の品質の低下及び製造歩留まりの低下を招くという問題があった。

そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、半導体装置の品質及び製造歩留まりを向上させることができる半導体装置の製造方法を提供することにある。

本発明の一態様に係る半導体装置の製造方法は、絶縁基板にシリコン層を貼り合せることによって製造された貼り合せウェハに、複数の半導体チップ部を形成する工程と、絶縁膜を含む下部層と該下部層上に備えられたメタル配線を含む上部層とを有する配線層を形成するプロセスを複数回行うことによって、前記複数の半導体チップ部上に、前記配線層が複数重ねられた多層配線構造を形成する工程とを有し、前記複数の半導体チップ部は、個片化後に半導体チップとして使用される製品チップ部と、使用されないダミーチップ部とを含み、前記ダミーチップ部上に複数重ねられた前記配線層は、前記製品チップ部上における配線層と同じ形状を持つ第１の配線層と、該第１の配線層と異なる形状を持つ第２の配線層とを含み、前記ダミーチップ部上に複数重ねられた前記配線層のいずれかにおける前記下部層は、貫通メタル配線を持たない絶縁膜であることを特徴としている。

本発明に係る半導体装置の製造方法を用いれば、半導体装置の品質及び製造歩留まりを向上させることができるという効果がある。

従来のＳＯＱウェハにおけるクォーツ板内の圧縮応力、配線層内の熱応力、及びクラックを示す断面図である。従来のＳＯＱウェハにおいて発生するクラックを示す拡大写真である。従来のＳＯＱウェハの外周近傍領域におけるクラック発生位置の一例を概略的に示す平面図である。従来のＳＯＱウェハの外周近傍領域において発生するクラックを示す拡大写真である。従来のＳＯＱウェハの外周近傍領域におけるＳｉ層のギザ形状（左側の破線円内）及びＳｉ層の浮き（右側のギザ形状の先端）を示す拡大写真である。従来のＳＯＱウェハの外周近傍領域におけるＳｉ層のボイドを示す拡大写真である。従来及び第１及び第２の実施形態においてＳＯＱウェハ上に形成された半導体チップである製品チップ部及びダミーチップ部の配置の一例を概略的に示す平面図である。第１比較例の半導体装置の製造方法によって製造されたダミーチップ部の断面構造、クォーツ板内の圧縮応力、及び配線層内の熱応力を示す図である。第２比較例の半導体装置の製造方法によって製造されたダミーチップ部の断面構造、クォーツ板内の圧縮応力、及び配線層内の熱応力を示す図である。本発明の実施の形態に係る半導体装置の製造方法によって製造された複数の半導体チップ部のうちの１個のダミーチップ部の構造を概略的に示す図である。第１の実施形態に係る半導体装置の製造方法によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１１に示される半導体チップ部のうちのダミーチップ部におけるクォーツ板内の圧縮応力及び配線層内の熱応力を示す図である。第１の実施形態に係る半導体装置の製造方法の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。第１の実施形態に係る半導体装置の製造方法の他の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。第２の実施形態に係る半導体装置の製造方法によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１５に示される半導体チップ部のうちのダミーチップ部におけるクォーツ板内の圧縮応力及び配線層内の熱応力を示す図である。第２の実施形態に係る半導体装置の製造方法の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。第２の実施形態に係る半導体装置の製造方法の他の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。第１及び第２の実施形態においてＳＯＱウェハ上に形成された半導体チップである製品チップ部及びダミーチップ部の配置の他の例を概略的に示す平面図である。第１及び第２の実施形態においてＳＯＱウェハ上に形成された半導体チップである製品チップ部及びダミーチップ部の配置のさらに他の例を概略的に示す平面図である。

《１》実施の形態の概要
《１−１》第１比較例
先ず、本発明の実施の形態に係る半導体装置の製造方法の効果を説明するために用いる第１比較例の半導体装置の製造方法を説明する。図８は、第１比較例の半導体装置の製造方法によって製造されたダミーチップ部の断面構造、クォーツ板１内の圧縮応力、及び配線層４１，４２，４３内の熱応力を示す図である。第１比較例の半導体装置の製造方法では、絶縁基板としてのクォーツ板１にＳｉ層２を貼り合せることによって製造された貼り合せウェハであるＳＯＱウェハ３に、半導体チップの本質的な機能を担う回路素子（又は集積回路）などを形成することによって、チップ形成領域（図７における領域１２５）に複数の半導体チップ部（図７における長方形の領域１２６及び１２７）を形成し、その上に多層配線構造４を形成する。

多層配線構造４の形成に際しては、先ず、ＳＯＱウェハ３のＳｉ層２上に、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上の配線層４１を形成する。図８の例では、ダミーチップ部上の配線層４１は、下部層４１１と上部層４１２とを有している。下部層４１１は、絶縁膜４１１ｂと貫通メタル配線（メタルプラグ）４１１ａとを有し、上部層４１２は、絶縁膜４１２ｂとメタル配線（パターニングされたメタル層）４１２ａとを有している。

次に、ダミーチップ部上の配線層４１上に、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上の配線層４２を形成する。図８の例では、配線層４２は、下部層４２１と上部層４２２とを有している。下部層４２１は、絶縁膜４２１ｂと貫通メタル配線（メタルプラグ）４２１ａとを有し、上部層４２２は、絶縁膜４２２ｂとメタル配線（パターニングされたメタル層）４２２ａとを有している。

次に、ダミーチップ部上の配線層４２上に、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上の配線層４３を形成する。図８の例では、配線層４３は、下部層４３１を有し、下部層４３１は、絶縁膜４３１ｂと貫通メタル配線４３１ａとを有している。

図８に示される第１比較例の多層配線構造４をＳＯＱウェハ３上に形成した場合には、メタル配線４１２ａ，４２２ａ内に発生する熱応力の影響に加えて、貫通メタル配線４１１ａ，４２１ａ，４３１ａ内に発生する熱応力の影響が、ＳＯＱウェハ３に与えられる。言い換えれば、メタル配線の構成材料の熱膨張係数は、ＳＯＱウェハ３を構成するクォーツ板１の熱膨張係数及びＳｉ層２の熱膨張係数のいずれよりも大きいので、温度上昇に伴い、ＳＯＱウェハ３は、多層配線構造４から水平方向外向きの引っ張り力Ｆ１を受ける。さらに、図８の構成では、貫通メタル配線４１１ａ，４２１ａ，４３１ａがＳＯＱウェハ３の真上に重なっており、且つ、貫通メタル配線４１１ａ，４２１ａ，４３１ａは、ＳＯＱウェハ３に近い位置に存在するので、ＳＯＱウェハ３が、多層配線構造４から受ける水平方向外向きの引っ張り力Ｆ１は、貫通メタル配線４１１ａの真下に集中し易い。このため、例えば、ＳＯＱウェハ３の貫通メタル配線４１１ａの真下の部分に、貫通メタル配線４１１ａ，４２１ａ，４３１ａ内に発生した熱応力に対応する水平方向の引っ張り力（図８において外向きの矢印で示す力）が局所的に掛かり、ＳＯＱウェハ３内にクラック１０５が発生し易くなる。

《１−２》第２比較例
本発明の実施の形態に係る半導体装置の製造方法の効果を説明するために用いる第２比較例の半導体装置の製造方法を説明する。図９は、第２比較例の半導体装置の製造方法によって製造されたダミーチップ部の断面構造、クォーツ板１内の圧縮応力、及び配線層５１，５２，５３内の熱応力を示す図である。第２比較例の半導体装置の製造方法では、先ず、絶縁基板としてのクォーツ板１にＳｉ層２を貼り合せることによって製造された貼り合せウェハであるＳＯＱウェハ３に、半導体チップの本質的な機能を担う回路素子（又は集積回路）などを形成することによって、チップ形成領域（図７における領域１２５）に複数の半導体チップ部（図７における長方形の領域１２６及び１２７）を形成し、その上に多層配線構造５を形成する。

多層配線構造５の形成に際しては、先ず、ＳＯＱウェハ３のＳｉ層２上に、ホトリソグラフィ技術及びＣＶＤ法などを用いて、ダミーチップ部上の配線層５１を形成する。図９の例では、配線層５１は、下部層５１１と上部層５１２とを有し、下部層５１１は、その全域（全面）がシリコン酸化膜などの絶縁膜であり、上部層５１２は、その全域（全面）がメタル層である。

次に、配線層５１の形成プロセスと同様に、配線層５１上に、ダミーチップ部上の配線層５２を形成する。図９の例では、配線層５２は、下部層５２１と上部層５２２とを有し、下部層５２１は、その全域（全面）がシリコン酸化膜などの絶縁膜であり、上部層５２２は、その全域（全面）がメタル層である。

次に、配線層５２の形成プロセスと同様に、配線層５２上に、ダミーチップ部上の配線層５３を形成する。図９の例では、配線層５３は、下部層５３１を有し、下部層５３１はその全域（全面）がシリコン酸化膜などの絶縁膜である。

図９に示される第２比較例の多層配線構造５をＳＯＱウェハ３上に形成した場合には、配線層５１，５２の上部層（メタル層）５１２，５２２内に発生する熱応力の影響が、ＳＯＱウェハ３に与えられる。言い換えれば、メタル層の構成材料の熱膨張係数は、ＳＯＱウェハ３を構成するクォーツ板１の熱膨張係数及びＳｉ層２の熱膨張係数のいずれよりも大きいので、温度上昇に伴い、ＳＯＱウェハ３は、多層配線構造５から水平方向外向きの引っ張り力Ｆ２を受ける。また、配線層５１，５２の上部層（メタル層）５１２，５２２は、ダミーチップ部の全域（全面）に形成されているので、上部層（メタル層）５１２，５２２内に発生する熱応力は大きく、さらに、複数の上部層（メタル層）５１２，５２２が重ねて、ＳＯＱウェハ３に近い位置（ＳＯＱウェハに最も近い配線層５１と２番目に近い配線層５２）に配置されているので、これらの中で発生する熱応力に対応してＳＯＱウェハ３に掛かる水平方向外向きの引っ張り力（図９において外向きの矢印で示す力）Ｆ２は大きい力になり、ＳＯＱウェハ３内にクラック１０５が発生しやすくなる。

《１−３》実施の形態の原理
図１０は、本発明の実施の形態に係る半導体装置の製造方法によって製造された半導体チップ部のうちのダミーチップ部の構造を概略的に示す図である。図１０に示されるように、本発明の実施の形態に係る半導体装置の製造方法においては、絶縁基板としてのクォーツ板１にＳｉ層２を貼り合せることによって製造された貼り合せウェハであるＳＯＱウェハ３に、半導体チップの本質的な機能を担う回路素子（又は集積回路）などを形成することによって、チップ形成領域（図７における領域１２５）に複数の半導体チップ部（図７における長方形の領域１２６及び１２７）を形成し、その上に多層配線構造６を形成する。なお、複数の半導体チップ部は、個片化後に半導体チップとして使用される製品チップ部（図７における長方形の領域１２７）と、使用されないダミーチップ部（図７における１２６）とを含む。

多層配線構造６の形成に際しては、先ず、ＳＯＱウェハ３のＳｉ層２上に、絶縁膜を含む下部層６１１とこの上に備えられたメタル配線を含む上部層６１２とを有する配線層６１を形成する。配線層６１は、ＳＯＱウェハ３に最も近い配線層である。

次に、配線層６１上に、絶縁膜を含む下部層６２１とこの上に備えられたメタル配線を含む上部層６２２とを有する配線層６２を形成する。配線層６２は、ＳＯＱウェハ３に２番目に近い配線層である。

必要に応じ、配線層６２上に、絶縁膜を含む下部層６３１とこの上に備えられたメタル配線を含む上部層６３２とを有する配線層６３を形成する。配線層６３は、ＳＯＱウェハ３に３番目に近い配線層である。さらに、必要に応じて、配線層６３上に１層又は複数層の配線層を形成する。なお、配線層６３以降の配線層は、必須の構成ではない。

ダミーチップ部上に複数重ねられた配線層６１，６２，…は、製品チップ部上における配線層と同じ形状を持つ第１の配線層（６１又は６２，…）と、第１の配線層と異なる形状を持つ第２の配線層（６２又は６１，…）とを含む。第２の配線層における上部層は、例えば、ダミーチップ部の全域（全面）をメタル層とした層である。

製品チップ部上における配線層と同じ形状を持つダミーチップ部上の第１の配線層（６１又は６２，…）は、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上に形成された配線層（６１又は６２，…）である。

また、図１０の多層配線構造６において、ダミーチップ部上に複数重ねられた配線層のいずれかにおける下部層（６１１又は６２１，…）は、貫通メタル配線（メタルプラグ）を持たない絶縁膜である。なお、配線層６１，６２，…の構造の具体例は、第１及び第２の実施形態において説明する。

図１０に示される多層配線構造６においては、ダミーチップ部上に複数重ねられた配線層６１，６２，…は、製品チップ部上における配線層と同じ形状を持つ第１の配線層（例えば、配線層６１又は６２）と、第１の配線層と異なる形状を持つ第２の配線層（例えば、配線層６２又は６１）とを含む。このように、ダミーチップ部上に複数重ねられた配線層（例えば、配線層６１と６２）が、互いに異なる形状（配線パターン）を持つように構成した場合には、配線層（例えば、配線層６１と６２）内で発生する熱応力に対応してＳＯＱウェハ３に掛かる引っ張り力の影響が、図８及び図９の力Ｆ１、Ｆ２のようにＳＯＱウェハ３の同じ位置に集中することを緩和できる。

例えば、図８の第１比較例の場合には、同じ配線パターンで形成された貫通メタル配線４１１ａ，４２１ａ，４３１ａ内に発生する熱応力の影響によってＳＯＱウェハ３の貫通メタル配線４１１ａの真下の部分に、局所的に大きな水平方向の引っ張り力（図８において外向きの矢印Ｆ１で示す力）が掛かり、ＳＯＱウェハ３内におけるクラック１０５の発生が生じやすくなる。しかし、図１０に示される実施の形態の半導体装置の製造方法の場合には、ダミーチップ部上に複数重ねられた配線層６１，６２，…には、異なる形状（配線パターン）を持つものが含まれており、且つ、ダミーチップ部上に複数重ねられた配線層のいずれかにおける下部層（６１１又は６２１，…）は、貫通メタル配線を持たない絶縁膜であるので、ＳＯＱウェハ３の特定箇所（例えば、貫通メタル配線の真下など）に局所的に大きな水平方向の力が掛かるといった好ましくない状況を生じさせないようすることができる。

同様に、例えば、図９の第２比較例の場合には、同じ形状の大面積の上部層（メタル層）５１２，５２２内に発生する熱応力の影響によってＳＯＱウェハ３の特定箇所に局所的に大きな水平方向の引っ張り力（図９において外向きの矢印Ｆ２で示す力）が掛かり、ＳＯＱウェハ３内におけるクラックの発生が生じやすくなる。しかし、図１０に示される実施の形態の半導体装置の製造方法の場合には、ダミーチップ部上に複数重ねられた配線層６１，６２，…は、異なる形状（配線パターン）を持つので、ＳＯＱウェハ３の特定箇所に局所的に大きな水平方向の力が掛かるといった好ましくない状況を生じさせないようすることができる。

《２》第１の実施形態
図１１は、本発明の第１の実施形態に係る半導体装置の製造方法によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１１に示されるように、第１の実施形態に係る半導体装置の製造方法においては、クォーツ板１にＳｉ層２を貼り合せることによって製造された貼り合せウェハであるＳＯＱウェハ３に、半導体チップの本質的な機能を担う回路素子（又は集積回路）などを形成することによって、チップ形成領域（図７における領域１２５）に複数の半導体チップ部（図７における長方形の領域１２６及び１２７）を形成し、その上に多層配線構造７を形成する。なお、複数の半導体チップ部は、個片化後に半導体チップとして使用される製品チップ部（図７における長方形の領域１２７）と、使用されないダミーチップ部（図７における長方形のクロスハッチング領域１２６）とを含む。

多層配線構造７の形成に際しては、先ず、ＳＯＱウェハ３のＳｉ層２上に、絶縁膜を含む下部層７１１とこの上に備えられたメタル配線としてのメタル層を含む上部層７１２とを有する配線層７１を形成する。下部層７１１は、例えば、シリコン酸化膜又はシリコン窒化膜などであり、ＣＶＤ法などにより形成される。上部層７１２は、例えば、ダミーチップ部上における全面に形成されたメタル層であり、ＣＶＤ法などにより形成される。メタル層、メタル配線、貫通メタル配線としては、例えば、タングステン、銅、アルミニウムなどを含む導電性の金属及び合金を用いることができる。

次に、配線層７１上に、絶縁膜を含む下部層７２１とこの上に備えられたメタル配線を含む上部層７２２とを有する配線層７２を形成する。下部層７２１は、例えば、シリコン酸化膜又はシリコン窒化膜などであり、ＣＶＤ法などにより形成される。上部層７２２は、ホトリソグラフィ技術及びＣＶＤ法などを用いて、製品チップ部上における配線層の形成プロセスと同じ形成プロセルによって形成される。上部層７２２は、絶縁膜７２２ｂとメタル配線７２２ａとを有している。メタル配線７２２ａの形状は、図示の例には限定されず、製品チップ部の配線パターンと同じ形状を有している、他の形状であってもよい。

次に、配線層７２上に、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上の配線層７３を形成する。配線層７３は、下部層７３１を有し、下部層７３１は、絶縁膜７３１ｂと貫通メタル配線７３１ａとを有している。また、貫通メタル配線７３１ａの位置、形状、個数は、図示の例には限定されず、製品チップ部の配線パターンに応じて、種々の位置、種々の形状、種々の個数を採用することができる。

図１２は、図１１に示される半導体チップ部のうちのダミーチップ部におけるクォーツ板１内の圧縮応力及び配線層７１，７２，７３内の熱応力を示す図である。図１１及び図１２に示されるように、第１の実施形態に係る半導体装置の製造方法を用いて、多層配線構造７をＳＯＱウェハ３上に形成した場合には、温度上昇に伴い、ＳＯＱウェハ３は、多層配線構造７から水平方向外向きの引っ張り力Ｆ３を受ける。しかし、多層配線構造７においては、配線層７１の上部層７１２は全面をメタル層で構成しているが、その上の配線層７３の上部層７２２は、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上に形成されたメタル配線７２２ａを有している。このように、第１の実施形態の多層配線構造７においては、図９（第２比較例）に示されるようなダミーチップ部の全域に広がるメタル層が、ＳＯＱウェハ３の近傍層（例えば、１番近い層と２番目に近い層）において、複数層重ならないようにしている。このような構成により、大面積の複数のメタル層が重ねて配置された場合にＳＯＱウェハ３に掛かり易い水平方向外向きの引っ張り力Ｆ３が過大になることを防いでいる。

また、第１の実施形態の多層配線構造７においては、ＳＯＱウェハ３に最も近い配線層７１の絶縁膜７１１及びＳＯＱウェハ３に２番目に近い配線層７２の絶縁膜７２１に貫通メタル配線（メタルプラグ）を備えていない。このため、第１の実施形態の多層配線構造７においては、図８（第１比較例）に示されるような貫通メタル配線の重なりによって、ＳＯＱウェハ３が、多層配線構造４から受ける水平方向外向きの引っ張り力Ｆ３が、貫通メタル配線４１１ａの真下に集中しないようにすることができる。なお、図１１では、ＳＯＱウェハ３に最も近い配線層７１の絶縁膜７１１及びＳＯＱウェハ３に２番目に近い配線層７２の絶縁膜７２１の両方が、貫通メタル配線（メタルプラグ）を備えていない場合を例示したが、絶縁膜７１１が貫通メタル配線を備えておらず、絶縁膜７２１が貫通メタル配線を備えている場合にも、又は、絶縁膜７１１が貫通メタル配線を備えており、絶縁膜７２１が貫通メタル配線を備えている場合にも、ＳＯＱウェハ３が、多層配線構造４から受ける水平方向外向きの引っ張り力Ｆ３が、ある程度、貫通メタル配線４１１ａの真下に集中しないようにすることができる。

以上の理由から、第１の実施形態に係る半導体装置の製造方法を用いれば、ＳＯＱウェハ３にクラックが発生し難くなり、個片化された半導体チップを用いた半導体装置の品質及び製造歩留まりを向上させることができる。

図１３は、第１の実施形態に係る半導体装置の製造方法の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１３において、図１１に示される構成と同一又は対応する構成には、同じ符号を付す。図１３に示される半導体装置の製造方法は、多層配線構造７ａが、ＳＯＱウェハ３から３番目の配線層７３ａの形成を、製品チップ部上における配線層（ＳＯＱウェハ３からの順番が同じ順番の配線パターンのもの）の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって行い、さらに、配線層７３ａ上に、配線層７４を形成する。図１３の例では、配線層７３ａは、下部層７３１と上部層７３２とを有している。下部層７３１は、絶縁膜と貫通メタル配線とを有し、上部層７３２は、絶縁膜とメタル配線とを有している。また、配線層７４は、下部層７４１を有している。下部層７４１は、絶縁膜と貫通メタル配線とを有している。

図１３の例では、ＳＯＱウェハ３から３番目以降の配線層が、貫通メタル配線（メタルプラグ）を備えているが、貫通メタル配線がＳＯＱウェハ３から離れているので、貫通メタル配線が重った構成の熱応力によって、ＳＯＱウェハ３が多層配線構造４から受ける水平方向外向きの引っ張り力は小さい。したがって、図１３の場合にも、図１１の場合と同様に、ＳＯＱウェハ３にクラックは発生し難い。

図１４は、第１の実施形態に係る半導体装置の製造方法の他の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１４において、図１３に示される構成と同一又は対応する構成には、同じ符号を付す。図１４に示される半導体装置の製造方法は、多層配線構造７ｂが、ＳＯＱウェハ３から４番目の配線層７４ａの形成を、製品チップ部上における配線層（製品チップ部とダミーチップ部において、配線パターンが同じになる）の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって行い、さらに、配線層７４ａ上に、配線層７５を形成する。図１４の例では、配線層７４ａは、下部層７４１と上部層７４２とを有している。下部層７４１は、絶縁膜と貫通メタル配線とを有し、上部層７４２は、絶縁膜とメタル配線とを有している。また、配線層７５は、下部層７５１を有している。下部層７５１は、絶縁膜と貫通メタル配線とを有している。

図１４の例では、ＳＯＱウェハ３から３番目以降の配線層が、貫通メタル配線（メタルプラグ）を備えているが、貫通メタル配線はＳＯＱウェハ３から離れているので、貫通メタル配線の重った構成の熱応力によって、ＳＯＱウェハ３が多層配線構造４から受ける水平方向外向きの引っ張り力は小さい。したがって、図１４の場合にも、図１１及び図１３の場合と同様に、ＳＯＱウェハ３にクラックは発生し難い。

《３》第２の実施形態
図１５は、第２の実施形態に係る半導体装置の製造方法によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１５に示されるように、第２の実施形態に係る半導体装置の製造方法においては、クォーツ板１にＳｉ層２を貼り合せることによって製造された貼り合せウェハであるＳＯＱウェハ３に、半導体チップの本質的な機能を担う回路素子（又は集積回路）などを形成することによって、チップ形成領域（図７における領域１２５）に複数の半導体チップ部（図７における長方形の領域１２６及び１２７）を形成し、その上に多層配線構造８を形成する。なお、複数の半導体チップ部は、個片化後に半導体チップとして使用される製品チップ部（図７における長方形の領域１２７）と、使用されないダミーチップ部（図７における長方形のクロスハッチング領域１２６）とを含む。

多層配線構造８の形成に際しては、先ず、ＳＯＱウェハ３のＳｉ層２上に、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上の配線層８１を形成する。配線層８１は、下部層８１１を有し、下部層８１１は、絶縁膜８１１ｂと貫通メタル配線８１１ａとを有している。また、貫通メタル配線８１１ａの位置、形状、個数は、図示の例には限定されず、製品チップ部の配線パターンに応じて、種々の位置、種々の形状、種々の個数を採用することができる。上部層８１２は、絶縁膜８１２ｂとメタル配線８１２ａとを有している。メタル配線８１２ａの形状は、図示の例には限定されず、製品チップ部の配線パターンと同じ形状を有している。

次に、ダミーチップ部上の配線層８１上に、ダミーチップ部上の配線層８２を形成する。配線層８２は、下部層８２１と上部層８２２とを有している。下部層８２１は、絶縁膜８２１ｂと貫通メタル配線８２１ａとを有している。また、貫通メタル配線８２１ａの位置、形状、個数は、図示の例には限定されず、製品チップ部の配線パターンに応じて、種々の位置、種々の形状、種々の個数を採用することができる。ダミーチップ部上の上部層８２２は、その全域（全面）がメタル材料で形成されたメタル層である。

次に、ダミーチップ部上の配線層８２上に、ダミーチップ部上の配線層８３を形成する。配線層８３は、下部層８３１を有し、下部層８３１は、絶縁膜から構成され、貫通メタル配線を備えていない。

図１６は、図１５に示される半導体チップ部のうちのダミーチップ部におけるクォーツ板１内の圧縮応力及び配線層８１，８２，８３内の熱応力を示す図である。図１５及び図１６に示されるように、第２の実施形態に係る製造方法を用いて、多層配線構造８をＳＯＱウェハ３上に形成した場合には、温度上昇に伴い、ＳＯＱウェハ３は、多層配線構造８から水平方向外向きの引っ張り力Ｆ４を受ける。しかし、多層配線構造８においては、配線層８１の上部層８１２を全面メタル層ではなく、製品チップ部上における配線層の形成プロセス（ホトリソグラフィ技術及びＣＶＤ法などを用いる）と同じ形成プロセルによって、ダミーチップ部上に形成されたパターンを持つメタル配線８１２ａを有している。このように、第２の実施形態の多層配線構造７においては、図９（第２比較例）に示されるようなダミーチップ部の全域（全面）に広がる大面積のメタル層が、ＳＯＱウェハ３の近傍層において、複数層重ならないようにしている。このため、大面積の複数のメタル層が重ねて配置された場合にＳＯＱウェハ３に掛かる大きな水平方向外向きの引っ張り力を、抑制することができる。

また、第２の実施形態の多層配線構造８においては、ＳＯＱウェハ３に３番目に近い配線層８３の絶縁膜８３１に貫通メタル配線（メタルプラグ）を備えていない。このため、第２の実施形態の多層配線構造８においては、図８（第１比較例）に示されるような貫通メタル配線の重なりによって、ＳＯＱウェハ３が、多層配線構造８から受ける水平方向外向きの引っ張り力が、貫通メタル配線８１１ａの真下に集中しないようにすることができる。なお、図１５では、ＳＯＱウェハ３に最も近い配線層８１の絶縁膜８１１及びＳＯＱウェハ３に２番目に近い配線層８２の絶縁膜８２１の両方が、貫通メタル配線（メタルプラグ）を備えている場合を例示したが、絶縁膜８１１が貫通メタル配線を備えておらず、絶縁膜８２１が貫通メタル配線を備えている場合にも、又は、絶縁膜８１１が貫通メタル配線を備えており、絶縁膜８２１が貫通メタル配線を備えている場合にも、ＳＯＱウェハ３が、多層配線構造４から受ける水平方向外向きの引っ張り力が、貫通メタル配線４１１ａの真下に集中しないようにすることができる。

また、図１５に示される多層配線構造８においては、ダミーチップ部上に複数重ねられた配線層８１，８２，８３は、製品チップ部上における配線層と同じ形状を持つ配線層８１と、配線層８１と異なる形状（全面をメタル層としている）を持つ配線層８２とを含む。このように、ダミーチップ部上に複数重ねられた配線層８１と配線層８２とが、互いに異なる形状（配線パターン）を持つように構成した場合には、配線層８１と配線層８２の熱応力の影響が、ＳＯＱウェハ３の同じ位置に集中し難い。

以上の理由から、第２の実施形態に係る半導体装置の製造方法を用いれば、ＳＯＱウェハ３にクラックが発生し難くなり、個片化された半導体チップを用いた半導体装置の品質及び製造歩留まりを向上させることができる。

図１７は、第２の実施形態に係る半導体装置の製造方法の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１７において、図１５に示される構成と同一又は対応する構成には、同じ符号を付す。図１７に示される半導体装置の製造方法は、多層配線構造８ａが、ＳＯＱウェハ３から３番目の配線層８３ａを、貫通メタル配線を持たない絶縁膜８３１と全面メタル層８３２とから構成し、配線層８３ａ上に、絶縁膜８４１からなる貫通メタル配線を持たない配線層８４を形成している。

図１７の例では、ＳＯＱウェハ３から３番目以降の配線層が、上部層として全面メタル層８３２を備えているが、ＳＯＱウェハ３から離れているので、全面メタル層の重なり（上部層８２２と８３２）によって、ＳＯＱウェハ３が、多層配線構造４から受ける水平方向外向きの引っ張り力は小さい。したがって、図１７の場合にも、図１５の場合と同様に、ＳＯＱウェハ３にクラックは発生し難い。

図１８は、第２の実施形態に係る半導体装置の製造方法の他の変形例によって製造された半導体チップ部のうちのダミーチップ部を概略的に示す縦断面図である。図１８において、図１５に示される構成と同一又は対応する構成には、同じ符号を付す。図１８に示される半導体装置の製造方法は、多層配線構造８ｂにおける、ＳＯＱウェハ３から２番目の配線層８２ａの下部層８２１ａが、貫通メタル配線を持たない点において、図１５の例と相違する。

図１８の例では、ＳＯＱウェハ３から２番目以降の配線層で、貫通メタル配線（メタルプラグ）を備えていないので、ＳＯＱウェハ３が、貫通メタル配線８１１ａの真下で多層配線構造４から受ける水平方向外向きの引っ張り力は小さい。したがって、図１８の場合にも、図１５の場合と同様に、ＳＯＱウェハ３にクラックは発生し難い。

《４》変形例
図１９は、第１及び第２の実施形態においてＳＯＱウェハ上に形成された半導体チップである製品チップ部及びダミーチップ部の配置の他の例を概略的に示す平面図である。図１９において、図７の構成と同一又は対応する構成には、同じ符号を付す。図７では、複数の半導体チップ部を含むチップ形成領域１２５の外周辺に接する部分を有する半導体チップ部（半導体チップ部の１辺、又は２辺、又は、角部がチップ形成領域１２５に接しているもの）をダミーチップ部（クロスハッチング部分）としている。しかし、図１９に示されるように、チップ形成領域１２５の外周辺に一致する辺を有する半導体チップ部（半導体チップ部の１辺又は２辺がチップ形成領域１２５に接しているもの）である。このように、することによって、クラックの影響による不良品発生率が高まる可能性があるが、製品歩留りを向上させることができる。

図２０は、第１及び第２の実施形態における、ＳＯＱウェハの製品チップ部とダミーチップ部との配置のさらに他の例を概略的に示す平面図である。図２０において、図７の構成と同一又は対応する構成には、同じ符号を付す。図７では、複数の半導体チップ部を含むチップ形成領域１２５の外周辺に接する部分を有する半導体チップ部（半導体チップ部の２辺がチップ形成領域１２５に接しているもの）をダミーチップ部（クロスハッチング部分）としている。図２０に示されるように、チップ形成領域１２５の外周辺に一致する２辺を有する半導体チップ部（半導体チップ部の１辺又は２辺がチップ形成領域１２５に接しているもの）である。このように、することによって、クラックの影響による不良品発生率が高まる可能性があるが、製品歩留りを向上させることができる。

以上の説明では、絶縁基板１として、クォーツ板を用いた場合を説明したが、絶縁基板１は、石英板などの他の材質の基板であってもよい。

また、半導体チップ部の配置、ダミーチップ部の配置は、他の構成でもよく、ウェハの外周からの距離が所定値以内の領域に一部でも重なる半導体チップ部、又は、全域が含まれる半導体チップ部をダミーチップ部としてもよい。

１，１２１クォーツ板（絶縁基板）、２，１２２シリコン層、
３ＳＯＱウェハ（半導体ウェハ）、
６，７，７ａ，７ｂ，８，８ａ，８ｂ多層配線構造、
６１，６２，６３，７１，７２，７３，７３ａ，７４，７４ａ，７５配線層、
１２５チップ形成領域、１２６製品チップ部、１２７ダミーチップ部、
７１１，７２１，７３１，７４１，７５１下部層、
７１２，７２２，７３２，７４２，７５２上部層、
７３１ａ，８１２ａ，８２１ａ貫通メタル配線（メタルプラグ）、
７２２ａ，８１２ａメタル配線（製品チップ部と同じプロセスで製造されたもの）、
７１２，８２２，８３２メタル層（ダミーチップ部の全面に形成されたもの）。

Claims

絶縁基板にシリコン層を貼り合せることによって製造された貼り合せウェハに、複数の半導体チップ部を形成する工程と、
絶縁膜を含む下部層と該下部層上に備えられたメタル配線を含む上部層とを有する配線層を形成するプロセスを複数回行うことによって、前記複数の半導体チップ部上に、前記配線層が複数重ねられた多層配線構造を形成する工程と
を有し、
前記複数の半導体チップ部は、個片化後に半導体チップとして使用される製品チップ部と、使用されないダミーチップ部とを含み、
前記ダミーチップ部上に複数重ねられた前記配線層は、前記製品チップ部上における配線層と同じ形状を持つ第１の配線層と、該第１の配線層と異なる形状を持つ第２の配線層とを含み、
前記ダミーチップ部上に複数重ねられた前記配線層のいずれかにおける前記下部層は、貫通メタル配線を持たない絶縁膜である
ことを特徴とする半導体装置の製造方法。
前記ダミーチップ部上における第１の配線層は、前記貼り合せウェハに２番目に近い配線層であり、
前記ダミーチップ部上における第２の配線層は、前記貼り合せウェハに最も近い配線層である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記ダミーチップ部上における第２の配線層の上部層は、前記ダミーチップ部上の全面を覆うように形成されたメタル層であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記ダミーチップ部上における第１の配線層は、ホトリソグラフィ技術を用いる前記製品チップ部上における第１の配線層の形成プロセスと同じ形成プロセルによって形成されることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置の製造方法。
前記貫通メタル配線を持たない前記絶縁膜である下部層は、前記貼り合せウェハに最も近い配線層の下部層を含むことを特徴とする請求項１から４までのいずれか１項に記載の半導体装置の製造方法。
前記貫通メタル配線を持たない前記絶縁膜である下部層は、前記貼り合せウェハに２番目に近い配線層の下部層を含むことを特徴とする請求項１から５までのいずれか１項に記載の半導体装置の製造方法。
前記ダミーチップ部上における第１の配線層は、前記貼り合せウェハに最も近い配線層であり、
前記ダミーチップ部上における第２の配線層は、前記貼り合せウェハに２番目に近い配線層である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記ダミーチップ部上における第２の配線層の上部層は、前記ダミーチップ部上の全面を覆うように形成されたメタル層であることを特徴とする請求項１又は７に記載の半導体装置の製造方法。
前記ダミーチップ部上における第１の配線層は、ホトリソグラフィ技術を用いる前記製品チップ部上における第１の配線層の形成プロセスと同じ形成プロセルによって形成されることを特徴とする請求項１、７及び８のいずれか１項に記載の半導体装置の製造方法。
前記貫通メタル配線を持たない前記絶縁膜である下部層は、前記貼り合せウェハから３番目に近い配線層の下部層を含むことを特徴とする請求項１及び請求項７から９までのいずれか１項に記載の半導体装置の製造方法。
前記貫通メタル配線を持たない前記絶縁膜である下部層は、前記貼り合せウェハから２番目に近い配線層の下部層を含むことを特徴とする請求項１及び請求項７から１０までのいずれか１項に記載の半導体装置の製造方法。
前記複数重ねられた配線層は、３層以上の配線層であり、
前記貼り合せウェハ側から３番目以降の配線層の上部層は、前記ダミーチップ部上の全面を覆うように形成されたメタル層である
ことを特徴とする請求項１及び請求項７から１１までのいずれか１項に記載の半導体装置の製造方法。
前記絶縁基板は、クォーツ又は石英のいずれかを主成分とする基板を含むことを特徴とする請求項１から１２までのいずれか１項に記載の半導体装置の製造方法。
前記ダミーチップ部は、前記複数の半導体チップ部を含むチップ形成領域の外周に接する部分を有する半導体チップ部であることを特徴とする請求項１から１３までのいずれか１項に記載の半導体装置の製造方法。
前記ダミーチップ部は、前記複数の半導体チップ部を含むチップ形成領域の外周に一致する辺を有する半導体チップ部であることを特徴とする請求項１から１３までのいずれか１項に記載の半導体装置の製造方法。
前記ダミーチップ部は、前記複数の半導体チップ部を含むチップ形成領域の外周に一致する辺を２つ有する半導体チップ部であることを特徴とする請求項１から１３までのいずれか１項に記載の半導体装置の製造方法。