JP2012134324A - 半導体不揮発性メモリ装置 - Google Patents

半導体不揮発性メモリ装置 Download PDF

Info

Publication number
JP2012134324A
JP2012134324A JP2010285001A JP2010285001A JP2012134324A JP 2012134324 A JP2012134324 A JP 2012134324A JP 2010285001 A JP2010285001 A JP 2010285001A JP 2010285001 A JP2010285001 A JP 2010285001A JP 2012134324 A JP2012134324 A JP 2012134324A
Authority
JP
Japan
Prior art keywords
region
insulating film
gate electrode
impurity concentration
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010285001A
Other languages
English (en)
Inventor
Hiroaki Takasu
博昭 鷹巣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2010285001A priority Critical patent/JP2012134324A/ja
Publication of JP2012134324A publication Critical patent/JP2012134324A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】フローティングゲート電極は、高い不純物濃度領域と低い不純物濃度領域とからなり、高い不純物濃度領域は、コントロールゲート絶縁膜と接する部分に配置し、低い不純物濃度領域はトンネル絶縁膜と接する領域に配置し、フローティングゲート電極のコントロールゲート絶縁膜と接する表面部分には微細凹凸を形成した。
【選択図】 図1

Description

本発明は、電子機器に用いられる電気的書き換え可能な半導体不揮発性メモリ装置に関する。
電気的書き換え可能な半導体不揮発性メモリセル(以下EEPROMセルと略す)は、P型シリコン基板上にチャネル領域を介してN型ソース領域とN型ドレイン領域が配置され、N型ドレイン領域上の一部にトンネル領域を設け、約100Åあるいはそれ以下の薄いシリコン酸化膜あるはシリコン酸化膜とシリコン窒化膜の複合膜などからなるトンネル絶縁膜を介してフローティングゲート電極が形成され、フローティングゲート電極上には薄い絶縁膜からなるコントロールゲート絶縁膜を介してコントロールゲート電極が形成され、フローティングゲート電極はコントロールゲート電極と強く容量結合している。
フローティングゲート電極およびコントロールゲート電極は、チャネル領域上に延設されておりチャネル領域のコンダクタンスはフローティングゲート電極の電位によって変化する。
したがって、フローティングゲート電極中の電荷量を変えることにより情報を不揮発性で記憶することができる。トンネル領域を兼ねたドレイン領域にコントロールゲート電極に対して約15V以上の電位差を与えることにより、フローティングゲート電極の電子をトンネル領域のトンネル絶縁膜を介してドレイン領域に放出したり、逆にフローティングゲート電極に注入したりすることができる。
このようにして、フローティングゲート電極の電荷量を変化させて、不揮発性メモリとして機能させる。このようなEEPROMセルをマトリクス状に多数配置して、メモリアレイを形成し、大容量の不揮発性メモリ半導体装置を得る。
ここで、特に電子を通過させるトンネル絶縁膜を有するトンネル領域は重要である。数十万回に及ぶ多数回のメモリセル情報の書き換えを可能にし、メモリ情報の数十年にわたる長期保存(電荷の保持)の要求に対して支配的な役目を果たすからである。
トンネル領域およびトンネル絶縁膜の信頼性改善策として、ドレイン領域と隣接して不純物濃度の異なるトンネル領域を設けて書き換え特性や保持特性を向上させる例も提案されている(例えば、特許文献1参照)。
特開平1−160058号公報
しかしながら、改善例のようにドレイン領域と別に専用のトンネル領域を設ける半導体装置においては、占有面積が増大し半導体装置のコストアップに繋がるなどの問題点があった。また、書き換え特性や保持特性も未だ改善の余地が残されていた。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
第1導電型の半導体表面領域の表面に、互いに間隔を置いて設けられた第2導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域表面であるチャネル形成領域と、前記ソース領域と前記ドレイン領域と前記チャネル形成領域の上にゲート絶縁膜を介して設けられたフローティングゲート電極と、前記フローティングゲート電極とコントロールゲート絶縁膜を介して容量結合したコントロールゲート電極とからなる電気的書き換え可能な半導体不揮発性メモリにおいて、前記ドレイン領域内のトンネル領域と前記フローティングゲート電極との間には、トンネル絶縁膜が設けられており、前記フローティングゲート電極は、高い不純物濃度領域と低い不純物濃度領域とからなり、前記高い不純物濃度領域は、前記フローティングゲート電極の上側表面、あるいは上側表面に加えて側面の前記コントロールゲート絶縁膜と接する部分に配置され、前記低い不純物濃度領域は、前記フローティングゲート電極の前記トンネル絶縁膜と接する領域に配置されており、前記フローティングゲート電極の前記コントロールゲート絶縁膜と接する表面部分には微細凹凸が形成されている電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記高い不純物濃度領域の不純物濃度は、1立方センチメートル当たり1E19atms以上であり、前記低い不純物濃度領域の不純物濃度は、1立方センチメートル当たり1E16atms以下である電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記トンネル絶縁膜あるいは前記コントロールゲート絶縁膜の少なくとも一方は、シリコン酸化膜とシリコン窒化膜の複合膜である電気的書き換え可能な半導体不揮発性メモリ装置とした。
フローティングゲート電極は、高い不純物濃度領域と低い不純物濃度領域とからなり、高い不純物濃度領域は、フローティングゲート電極の上側表面、あるいは上側表面に加えて側面のコントロールゲート絶縁膜と接する部分に配置されるようにした。また、フローティングゲート電極のコントロールゲート絶縁膜と接する表面部分には微細凹凸を形成して表面積を増大させたので、フローティングゲート電極とコントロールゲート電極との間の容量が大きく増加して容量結合が強固になり、コントロールゲート電極とトンネル絶縁膜を介したドレイン領域との間の容量との対比指標である、いわゆるカップリングレシオを大きくすることができる。
これによって、コントロールゲート電極に印加した電圧が効率よくフローティングゲート電極に伝達されるため、最終的に、トンネル絶縁膜を介したフローティングゲート電極とドレイン領域間の電位差を得ることが容易となることから、データの書き換え動作に必要なコントロールゲート電極への印加電圧を従来に比べてより小さくすることができる。また、カップリングレシオを確保するためにフローティングゲート電極およびコントロールゲート電極を大きく形成する必要もなくなるので、メモリセルの微細化に有効である。
また、フローティングゲート電極のコントロールゲート絶縁膜と接する部分は、高い不純物濃度領域で形成されており、高い不純物濃度領域の不純物濃度は1立方センチメートル当たり1E19atms以上の高い不純物濃度としてあるので、特に表面に微細凹凸を形成した場合の均一性の高いコントロールゲート絶縁膜の形成や、アスペリティの確保に有効である。
一方、フローティングゲート電極のトンネル絶縁膜と接する領域には、低い不純物濃度領域が配置されており、低い不純物濃度領域の不純物濃度は、1立方センチメートル当たり1E16atms以下としてあるので、データ書き換え動作において数百万回にも及ぶ電子の通過を行うトンネル絶縁膜へのフローティングゲート電極からの不純物の拡散を防止して、欠陥の少ない良質な膜質のトンネル絶縁膜を得ることができる。
これによってトンネル絶縁膜の信頼性を向上させ、より多くのデータ書き換え回数や、データ保持時間を達成することができる。
また、トンネル絶縁膜あるいはコントロールゲート絶縁膜の少なくとも一方は、シリコン酸化膜とシリコン窒化膜の複合膜として、さらに信頼性を向上させている。
これらの手段によって、電気的書き換え可能な半導体不揮発性メモリ装置におけるデータ書き換え時に、より低い電圧で効率よく書き換えができるようにし、また、トンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることができる。
本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第1の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第2の実施例を示す模式的断面図である。
以下では図面を用いて実施例について説明する。
図1は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第1の実勢例を示す模式的断面図である。
第1導電型のP型のシリコン基板101表面に、互いに間隔を置いて第2導電型のN型のソース領域201とドレイン領域202とが設けられ、ソース領域201とドレイン領域202との間のP型のシリコン基板101表面であるチャネル形成領域と、ソース領域201とドレイン領域202とチャネル形成領域の上には、例えばシリコン酸化膜からなる厚さ400Åのゲート絶縁膜301を介してポリシリコンなどからなるフローティングゲート電極501が設けられ、フローティングゲート電極501の上面には微細凹凸571が形成され表面積を増大している。微細凹凸のピッチおよび高さは数百オングストロームから数千オングストローム程度が望ましい。さらに微細凹凸571に沿ってシリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなるコントロールゲート絶縁膜601を介して容量結合したポリシリコンなどからなるコントロールゲート電極701が形成されており、ドレイン領域202内のトンネル領域801とフローティングゲート電極501との間には、シリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなるトンネル絶縁膜401が形成されている。
ここで、フローティングゲート電極501は、高い不純物濃度領域581と低い不純物濃度領域591とからなり、高い不純物濃度領域581は、フローティングゲート電極501の上側表面のコントロールゲート絶縁膜601と接する部分に配置され、低い不純物濃度領域591は、フローティングゲート電極501のトンネル絶縁膜401と接する領域に配置されており、フローティングゲート電極501のコントロールゲート絶縁膜601と接する表面部分には微細凹凸571が形成されている。
高い不純物濃度領域581の不純物濃度は、1立方センチメートル当たり1E19atms以上に設定してあり、低い不純物濃度領域591の不純物濃度は、1立方センチメートル当たり1E16atms以下に設定してある。
本発明による実施例によれば、フローティングゲート電極501は、高い不純物濃度領域581と低い不純物濃度領域591とからなり、高い不純物濃度領域581は、フローティングゲート電極501の上側表面のコントロールゲート絶縁膜601と接する部分に配置されるようにした。また、フローティングゲート電極501のコントロールゲート絶縁膜601と接する上面表面部分には数百オングストロームから数千オングストロームの高さとピッチを有する微細凹凸571を形成して表面積を増大させたので、フローティングゲート電極501とコントロールゲート電極701との間の容量が大きく増加して容量結合が強固になり、コントロールゲート電極701とトンネル絶縁膜401を介したドレイン領域202との間の容量との対比指標である、いわゆるカップリングレシオを大きくすることができる。
これによって、コントロールゲート電極701に印加した電圧が効率よくフローティングゲート電極501に伝達されるため、最終的に、トンネル絶縁膜401を介したフローティングゲート電極501とドレイン領域202間の電位差を得ることが容易となることから、データの書き換え動作に必要なコントロールゲート電極701への印加電圧を従来に比べてより小さくすることができる。また、カップリングレシオを確保するためにフローティングゲート電極501およびコントロールゲート電極701を大きく形成する必要もなくなり、メモリセル全体を微細化することが可能になる。
また、フローティングゲート電極501の上面のコントロールゲート絶縁膜601と接する部分には、高い不純物濃度領域581が形成されており、高い不純物濃度領域581の不純物濃度は1立方センチメートル当たり1E19atms以上の高い不純物濃度としてあるので、特にフローティングゲート電極501の上面表面に微細凹凸571を形成した場合にも膜厚や膜質の均一性の高い良好なコントロールゲート絶縁膜601を形成することが可能となり、アスペリティの確保に有効である。
一方、フローティングゲート電極501のトンネル絶縁膜401と接する領域には、低い不純物濃度領域591が配置されており、低い不純物濃度領域591の不純物濃度は、1立方センチメートル当たり1E16atms以下としてあるので、データ書き換え動作において数百万回にも及ぶ電子の通過を行うトンネル絶縁膜401へのフローティングゲート電極501からの不純物の拡散を防止して、欠陥の少ない信頼性の高い良質な膜質のトンネル絶縁膜401を得ることができる。
これによってトンネル絶縁膜401の信頼性を向上させ、より多くのデータ書き換え回数や、データ保持時間を達成することができる。
また、トンネル絶縁膜401あるいはコントロールゲート絶縁膜601の少なくとも一方は、シリコン酸化膜とシリコン窒化膜の複合膜として、さらに信頼性を向上させている。
図1に示した本発明による第1の実施例では、低い不純物濃度領域591は、トンネル領域801よりも大きな領域になるように図示しているが、実際には、トンネル領域801のフローティングゲート電極501のトンネル絶縁膜401と接する部分に、高い不純物濃度領域581からトンネル絶縁膜401への不純物の拡散を防止できる幅をもって配置されていれば良い。
図2は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第2の実勢例を示す模式的断面図である。
図1に示した第1の実施例と異なる点は、フローティングゲート電極501内の高い不純物濃度領域581は、フローティングゲート電極501の上側表面に加えて側面のコントロールゲート絶縁膜601と接する部分にも配置され、伴って、微細凹凸571もフローティングゲート電極501の上側表面に加えて側面にも形成されている点である。
図2に示した第2の実施例においては、フローティングゲート電極501の側面にも微細凹凸571を形成し、コントロールゲート絶縁膜601を介してコントロールゲート電極701との間で容量を形成しているため、第1の実施例に比べて、フローティングゲート電極501とコントロールゲート電極701との容量がさらに大きくなり、カップリングレシオをさらに増大することができる。
その他の説明については、図1と同一の符号を付記することで説明に代える。
これらの手段によって、電気的書き換え可能な半導体不揮発性メモリ装置におけるデータ書き換え時に、より低い電圧で効率よく書き換えができるようにし、また、トンネル絶縁膜401の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることができる。
101 P型のシリコン基板
201 ソース領域
202 ドレイン領域
301 ゲート絶縁膜
401 トンネル絶縁膜
501 フローティングゲート電極
571 フローティングゲート電極表面の微細凹凸
581 高い不純物濃度の領域
591 低い不純物濃度の領域
601 コントロールゲート絶縁膜
701 コントロールゲート電極
801 トンネル領域

Claims (4)

  1. 第1導電型の半導体表面領域の表面に、互いに間隔を置いて設けられた第2導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域表面であるチャネル形成領域と、前記ソース領域と前記ドレイン領域と前記チャネル形成領域の上にゲート絶縁膜を介して設けられたフローティングゲート電極と、前記フローティングゲート電極とコントロールゲート絶縁膜を介して容量結合したコントロールゲート電極とからなる電気的書き換え可能な半導体不揮発性メモリにおいて、
    前記ドレイン領域内のトンネル領域と前記フローティングゲート電極との間には、トンネル絶縁膜が設けられており、前記フローティングゲート電極は、高い不純物濃度領域と低い不純物濃度領域とからなり、前記高い不純物濃度領域は、前記フローティングゲート電極の上側表面の前記コントロールゲート絶縁膜と接する部分に配置され、前記低い不純物濃度領域は、前記フローティングゲート電極の前記トンネル絶縁膜と接する領域に配置されており、前記フローティングゲート電極の前記コントロールゲート絶縁膜と接する表面部分には微細凹凸が形成されている電気的書き換え可能な半導体不揮発性メモリ装置。
  2. 前記高い不純物濃度領域は、さらに、前記フローティングゲート電極の側面の前記コントロールゲート絶縁膜と接する部分に配置されている請求項1記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  3. 前記高い不純物濃度領域の不純物濃度は、1立方センチメートル当たり1E19atms以上であり、前記低い不純物濃度領域の不純物濃度は、1立方センチメートル当たり1E16atms以下である請求項1または2に記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  4. 前記トンネル絶縁膜あるいは前記コントロールゲート絶縁膜の少なくとも一方は、シリコン酸化膜とシリコン窒化膜の複合膜である請求項1または2に記載の電気的書き換え可能な半導体不揮発性メモリ装置。
JP2010285001A 2010-12-21 2010-12-21 半導体不揮発性メモリ装置 Pending JP2012134324A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010285001A JP2012134324A (ja) 2010-12-21 2010-12-21 半導体不揮発性メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010285001A JP2012134324A (ja) 2010-12-21 2010-12-21 半導体不揮発性メモリ装置

Publications (1)

Publication Number Publication Date
JP2012134324A true JP2012134324A (ja) 2012-07-12

Family

ID=46649578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010285001A Pending JP2012134324A (ja) 2010-12-21 2010-12-21 半導体不揮発性メモリ装置

Country Status (1)

Country Link
JP (1) JP2012134324A (ja)

Similar Documents

Publication Publication Date Title
CN1883046A (zh) 电荷捕获存储器件以及用于操作和制造该单元的方法
KR20080069865A (ko) 비휘발성 메모리 소자 및 그 동작 방법
JP2007149997A (ja) 不揮発性メモリセル及びeeprom
JP5838078B2 (ja) 半導体不揮発性メモリ装置
US7307882B2 (en) Non-volatile memory
CN102063938B (zh) Mtp器件的单元结构
JP5839958B2 (ja) 半導体不揮発性メモリ装置
JP2012134324A (ja) 半導体不揮発性メモリ装置
KR101420695B1 (ko) 지역전계강화 더블 폴리 이이피롬
KR100950044B1 (ko) 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고플래시 메모리 소자의 구동 장치 및 방법
JP4481004B2 (ja) メモリーセルおよびメモリーセルに書込みを行う方法
JP5829896B2 (ja) 半導体不揮発性メモリ装置
JP5606235B2 (ja) 半導体不揮発性メモリ装置
JP2013172098A (ja) 半導体不揮発性メモリ装置
JP2012069822A (ja) 半導体不揮発性メモリ装置
US7732256B2 (en) Fabrication method of non-volatile memory
JP5588293B2 (ja) 半導体不揮発性メモリ装置
JP2012164823A (ja) 半導体不揮発性メモリ装置
JP5859873B2 (ja) 半導体不揮発性メモリ装置
JP2012164822A (ja) 半導体不揮発性メモリ装置
JP2012069821A (ja) 半導体不揮発性メモリ装置
JP2012074516A (ja) 半導体不揮発性メモリ装置
JP2012074515A (ja) 半導体不揮発性メモリ装置
JP2012134322A (ja) 半導体不揮発性メモリ装置
US20070291551A1 (en) Nonvolatitle memory array and method for operating thereof