JP2012127951A - 半導体パッケージの検査方法及びそれに用いる検査装置 - Google Patents

Abstract

【課題】 被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法を提供する。
【解決手段】 テストプロセッサ１１２が第１制御信号および第２制御信号をそれぞれテスタ１１０内の第１パターン発生部１１４およびテストヘッド１２０内の第１パターン発生部１２４に伝送する（ＳＴ１５０）。第１パターン発生部１１４が第１パターンを第１半導体チップＤに入力し（ＳＴ１５２）、第１判定部１１６が第１半導体チップＤの不良可否を判断する（ＳＴ１５４）。一方、第２パターン発生部１２４が第２パターンを第２半導体チップＦに入力し（ＳＴ１６２）、第２判定部１２６が第２半導体チップＦの不良可否を判断する（ＳＴ１６４）。これにより、異なる第１半導体チップと第２半導体チップとを同時に検査できるようになり、異なる半導体チップを有する半導体パッケージを検査する時間を大幅に短縮することができる。
【選択図】 図２

Description

本発明は、検査方法及びそれに用いる検査装置に関し、より具体的には、互いに異なる半導体チップが積層された構造を有する半導体パッケージの電気的特性を検査するための方法及びその検査方法に用いる検査装置に関する。

一般に、半導体基板に様々な半導体工程を実行して複数個の半導体チップを形成する。その次に、各半導体チップを印刷回路基板に実装するため、半導体チップに対してパッケージング工程を実行して半導体パッケージを形成する。

また、一つの半導体パッケージに様々な機能を与えるため、異なる半導体チップが積層された構造を有するマルチチップパッケージに対する研究が活発に行われている。

マルチチップパッケージの電気的特性を検査するために検査装置が使われる。従来の検査装置は、テスタ及びテストヘッドを含む。テスタにマルチチップパッケージの電気的特性を検査するための条件が設定される。マルチチップパッケージは互いに異なる半導体チップを含んでいて、複数個の検査条件がテスタに設定される。テストヘッドは、マルチチップパッケージの外部接続端子と接触する。テスタ内に設定された検査条件は、テストヘッドを通じてマルチチップパッケージに与えられる。

しかしながら、半導体チップの特性によりテスタ内に設定された検査条件は異なるので、従来の検査装置では異なる半導体チップを同時に検査することはできない。
従って、テスタに第１検査条件を設定して第１半導体チップを検査した後、第２検査条件をテスタに設定して第２半導体チップを検査する。これによって、マルチチップパッケージを検査するのに要する時間が非常に長くなる問題がある。

韓国登録特許第０９２１２２１号公報 米国特許出願公開２０１０／０４９４５３号明細書 特開２００３−０８４０４４号公報

本発明の目的は、被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法を提供することにある。

また、本発明の別の目的は、被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法に用いる検査装置を提供することにある。

本発明の検査方法によれば、被検体内の第１デバイスを検査するための第１検査条件をテスタに設定する。テスタと被検体とを電気的に接続するテストヘッドに第１デバイスと異なる被検体内の第２デバイスを検査するための第２検査条件を設定する。第１検査条件をテストヘッドを通じて第１デバイスに与え、第２検査条件を第２デバイスに与えて、第１デバイスと第２デバイスとを同時に検査する。

本発明によれば、第１検査条件をテスタに設定する段階は、第１デバイスに対応する第１パターンを発生させる段階を含む。

本発明によれば、第２検査条件をテストヘッドに設定する段階は、第２デバイスに対応する第２パターンを発生させる段階を含む。

本発明によれば、第１デバイスと第２デバイスとを同時に検査する段階は、第１デバイスと第２デバイスとから出力した信号を分析して第１デバイスと第２デバイスとの不良可否を判定する段階を含むことができる。第１デバイスと第２デバイスとを同時に検査する段階は、第１デバイスと第２デバイスとの不良可否に関する情報を記憶する段階をさらに含む。

本発明によれば、検査方法は第２デバイスを検査する段階の後、第２検査条件を第２デバイスと同様の被検体内の第３デバイスに与えて、第１デバイスと第３デバイスとを同時に検査する段階をさらに含むことができる。

本発明によれば、第１デバイスは第１半導体チップを含み、第２デバイスは第２半導体チップを含む。被検体は、第１半導体チップと第２半導体チップとが積層した構造を有するマルチチップパッケージを含む。

本発明によれば、検査装置は、テスタ及びテストヘッドを備える。テスタは、被検体内の第１デバイスを検査する。テストヘッドはテスタと被検体とを電気的に接続させる。テストヘッドは、第１デバイスと異なる被検体内の第２デバイスを検査する。

本発明によれば、テスタは第１デバイスに第１パターンを与える第１パターン発生部（ａｌｇｏｒｉｔｈｍｉｃ ｐａｔｔｅｎ ｇｅｎｅｒａｔｏｒ）及び第１パターンが与えられた第１デバイスから出力した信号を分析して、第１デバイスの不良可否を判定する第１判定部を備える。テスタは第１判定部によって判定された情報を記憶する第１記憶部をさらに備える。

本発明によれば、テストヘッドは第２デバイスに第２パターンを与える第２パターン発生部（ａｌｇｏｒｉｔｈｍｉｃ ｐａｔｔｅｎ ｇｅｎｅｒａｔｏｒ）、及び第２パターンが与えられた第２デバイスから出力した信号を分析して、第２デバイスの不良可否を判定する第２判定部を備える。テストヘッドは第２判定部によって判定された情報を記憶する第２記憶部をさらに備える。

本発明によれば、テスタは第１デバイスと第２デバイスとを検査する動作を制御するテストプロセッサ（ｔｅｓｔ ｐｒｏｃｅｓｓｏｒ）を備える。

本発明によれば、テスタは第１デバイスを検査する動作を制御する第１テストプロセッサを備え、テストヘッドは第２デバイスを検査する動作を制御する第２テストプロセッサを備える。

本発明によれば、被検体内の第１デバイスはテスタを利用して検査し、被検体内の第２デバイスはテストヘッドを利用して検査できる。従って、テスタを変更しないで異なる第１デバイスと第２デバイスとを同時に検査できるようになり、被検体を検査する時間を大幅に短縮することができる。

本発明の第１実施形態に係る検査装置を示すブロック図である。 図１の装置を利用してマルチチップパッケージを検査する方法を示すフローチャートである。 本発明の第２実施形態に係る検査装置を示すブロック図である。 図３の装置を利用してマルチチップパッケージを検査する方法を示すフローチャートである。

以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。各図面を説明しながら類似の参照符号を類似の構成要素に対して使用した。

「第１」、「第２」等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに「第１構成要素」を「第２構成要素」と命名することができ、類似に「第２構成要素」も「第１構成要素」と命名することができる。

本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。

別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。

（第１実施形態）
図１は本発明の第１実施形態に係る検査装置を示すブロック図である。
図１を参照すれば、検査装置１００はテスタ１１０及びテストヘッド１２０を備える。検査装置１００は被検体Ｐ内の異なる第１デバイス及び第２デバイスの電気的特性を同時に検査する。本実施形態において、被検体Ｐはマルチチップパッケージを含むことができる。マルチチップパッケージＰは互いに異なる種類の第１半導体チップＤ及び第２半導体チップＦを含む。第１半導体チップＤは、ＤＲＡＭを含むことができ、第２半導体チップＦはフラッシュメモリを含むことができる。

テスタ１１０は第１半導体チップＤの電気的特性を検査する。従って、第１半導体チップＤの電気的特性を検査するための第１検査条件がテスタ１１０に設定される。第１検査条件のみならず、他の半導体チップを検査するための検査条件をテスタ１１０に設定することができる。例えば、第２半導体チップＦを検査するための第２検査条件もテスタ１１０に設定できる。

本実施形態において、テスタ１１０はテストプロセッサ１１２、第１パターン発生部１１４、第１判定部１１６、及び第１記憶部１１８を含む。
テストプロセッサ１１２は、テスタ１１０とテストヘッド１２０の検査動作全体を制御する。テストプロセッサ１１２から発生した制御信号がテスタ１１０内の第１パターン発生部１１４とテストヘッド１２０内の第２パターン発生部１２４に各々入力される。

第１パターン発生部１１４はテストプロセッサ１１２からの制御信号を受信して、第１半導体チップＤを検査するための第１パターンを発生させる。第１半導体チップＤがＤＲＡＭを含むので、第１パターンはＤＲＡＭに対応する波形を有する。第１パターンはテストヘッド１２０を経由して第１半導体チップＤに転送される。

第１判定部１１６は第１パターンが入力された第１半導体チップＤから出力した信号を分析し、第１半導体チップＤの不良可否を判定する。従って、第１半導体チップＤから出力した信号は第１判定部１１６に受信される。

第１記憶部１１８は、第１判定部１１６により判定された情報を記憶する。例えば、第１半導体チップＤの一部分が第１判定部１１６により不良であると判定されると、該当不良部分の位置情報が第１記憶部１１８に記憶される。

ここで、第１パターン発生部１１４から第１パターンのみならず他のパターンを発生することができる。従って、テスタ１１０のみを利用して様々な種類の半導体チップを検査できる。しかし、テスタ１１０のみを利用しては様々な種類の半導体チップを同時に検査することはできない。

第１半導体チップＤと第２半導体チップＦを同時に検査するため、テスタヘッド１２０が第２半導体チップＦを検査する。テストヘッド１２０はテスタ１１０と電気的に接続され、テストプロセッサ１１２の制御命令を受信する。また、テストヘッド１２０はマルチチップパッケージＰの外部接続端子と電気的に接触する。ここで、第１検査条件は外部接続端子のうち、第１半導体チップＤと接続された外部接続端子を経由して与えられる。反面、第２検査条件は第２半導体チップＦと接続された外部接続端子を経由して与えられる。従って、第１検査条件および第２検査条件をマルチチップパッケージＰに同時に与えることができるので、第１半導体チップＤおよび第２半導体チップＦを同時に検査できる。

本実施形態において、テストヘッド１２０は第２パターン発生部１２４、第２判定部１２６、及び第２記憶部１２８を含む。
第２パターン発生部１２４は、テストプロセッサ１１２からの制御命令を受信し、第２半導体チップＦを検査するための第２パターンを発生させる。第２半導体チップＦがフラッシュメモリを含むので、第２パターンはフラッシュメモリに対応する波形を有することができる。

第２判定部１２６は第２パターンが入力された第２半導体チップＦから出力した信号を分析し、第２半導体チップＦの不良可否を判定する。従って、第２半導体チップＦから出力した信号は第２判定部１２６に受信される。

第２記憶部１２８は第２判定部１２６により判定された情報を記憶する。例えば、第２半導体チップＦの一部分が第２判定部１２６により不良に判定されると、該当不良部分の位置情報が第２記憶部１２８に記憶される。

付加的に、マルチチップパッケージＰが第２半導体チップＦと実質的に同じ種類の第３半導体チップを含む場合、テストヘッド１２０を利用して第３半導体チップを検査できる。テストヘッド１２０はテストプロセッサ１１２から制御信号を受信して初めて動作するので、第３半導体チップに対する検査は第１半導体チップＤに対する検査が完了した後に実行される。

図２は図１の装置を利用してマルチチップパッケージを検査する方法を示すフローチャートである。
図１及び図２を参照すれば、ＳＴ１５０において、テストプロセッサ１１２が第１制御信号を第１パターン発生部１１４に伝送する。また、テストプロセッサ１１２は第２制御信号を第２パターン発生部１２４に伝送する。本実施形態において、第１制御信号および第２制御信号の伝送は同時に行うことができる。

ＳＴ１５２において、第１パターン発生部１１４が第１制御信号により第１パターンを発生させる。第１パターンはテストヘッド１２０を経由して第１半導体チップＤに入力される。

また、ＳＴ１６０において、第２パターン発生部１２４が第２制御信号に従って第２パターンを発生させる。第２パターンは第２半導体チップＦに入力される。本実施形態において、第１パターンおよび第２パターンの入力は同時に行うことができる。

ＳＴ１５４において、第１パターンが入力された第１半導体チップＤから信号が出力される。出力された信号を第１判定部１１６が受信する。第１判定部１１６は受信した信号を分析して、第１半導体チップＤの不良可否を判定する。

また、ＳＴ１６２において、第２パターンが入力された第２半導体チップＦから信号が出力される。出力された信号を第２判定部１２６が受信する。第２判定部１２６は受信した信号を分析して、第２半導体チップＦの不良可否を判定する。本実施形態において、第１半導体チップＤおよび第２半導体チップＦの不良可否判定は同時に行うことができる。

ＳＴ１５６において、第１判定部１１６で判定された第１半導体チップＤの不良可否に関する情報が第１記憶部１１８に記憶される。

また、ＳＴ１６４において、第２判定部１２６で判定された第２半導体チップＦの不良可否に関する情報が第２記憶部１２８に記憶される。

第１半導体チップＤに対する検査が完了すると、ＳＴ１６６において、テストプロセッサ１１２が第２制御信号を第２パターン発生部１２４に伝送する。

ＳＴ１６８において、第２パターン発生部１２４が第２制御信号により第２パターンを発生させる。第２パターンは第３半導体チップに入力される。

ＳＴ１７０において、第２パターンが入力された第３半導体チップから信号が出力される。出力された信号を第２判定部１２６が受信する。第２判定部１２６は受信した信号を分析して、第３半導体チップの不良可否を判定する。

ＳＴ１７２において、第２判定部１２６で判定された第３半導体チップの不良可否に関する情報が第２記憶部１２８に記憶される。

本実施形態によれば、マルチチップパッケージ内の第１半導体チップはテスタを利用して検査し、第２半導体チップはテストヘッドを利用して検査することができる。従って、テスタを変更しないで異なる第１半導体チップと第２半導体チップとを同時に検査できるようになり、マルチチップパッケージを検査する時間を大幅に短縮することができる。

（第２実施形態）
図３は本発明の第２実施形態に係る検査装置を示すブロック図である。
図３を参照すれば、検査装置２００はテスタ２１０及びテストヘッド２２０を備える。本実施形態において、被検体Ｐは互いに異なる第１半導体チップＤと第２半導体チップＦを有するマルチチップパッケージを含むことができる。
テスタ２１０は第１半導体チップＤの電気的特性を検査する。従って、第１半導体チップＤの電気的特性を検査するための第１検査条件がテスタ２１０に設定される。

本実施形態において、テスタ２１０は第１テストプロセッサ２１２、第１パターン発生部２１４、第１判定部２１６、及び第１記憶部２１８を備える。
第１テストプロセッサ２１２はテスタ２１０の検査動作を制御する。従って、第１テストプロセッサ１１２から発生した第１制御信号は第１パターン発生部２１４に入力される。

ここで、第１パターン発生部２１４、第１判定部２１６、及び第１記憶部２１８は図１の第１パターン発生部１１４、第１判定部１１６、及び第１記憶部１１８の各々と実質的に同一なので、各構成要素の説明は省略する。

テストヘッド２２０は第１テストプロセッサ２１２と電気的に接続されない。従って、第１テストプロセッサ２１２からの第１制御命令はテストヘッド２２０に転送されない。テストヘッド２２０は、マルチチップパッケージＰの外部接続端子と電気的に接触する。

本実施形態において、テストヘッド２２０は第２テストプロセッサ２２２、第２パターン発生部２２４、第２判定部２２６、及び第２記憶部２２８を備える。
第２テストプロセッサ２２２はテストヘッド２２０の検査動作を制御する。従って、第２テストプロセッサ２２２から発生した第２制御信号は第２パターン発生部２２４に入力される。

ここで、第２パターン発生部２２４、第２判定部２２６、及び第２記憶部２２８は図１の第２パターン発生部１２４、第２判定部１２６、及び第２記憶部１２８の各々と実質的に同一なので、各構成要素の説明は省略する。

本実施形態において、テストヘッド２２０は第２テストプロセッサ２２２を備える。従って、テスタ２１０内の第１テストプロセッサ２１２の動作と関係なくテストヘッド２２０が動作することができる。テスタ２１０が第１半導体チップＤを検査する動作を完了する前であっても、第２テストプロセッサ２２２から独立的な第２制御信号を受けるテストヘッド２２０を利用して第２半導体チップＦと実質的に同じ第３半導体チップに対する検査の実行が可能である。即ち、第１半導体チップＤと第３半導体チップに対する検査を同時に実行できる。

図４は図３の装置を利用してマルチチップパッケージを検査する方法を順次に示すフローチャートである。
図３及び図４を参照すれば、ＳＴ２５０において、第１テストプロセッサ２１２が第１制御信号を第１パターン発生部２１４に伝送する。

また、ＳＴ２６０において、第２テストプロセッサ２２２が第２制御信号を第２パターン発生部２２４に伝送する。本実施形態で、第１制御信号の伝送及び第２制御信号の伝送は同時に行うことができる。

ＳＴ２５２において、第１パターン発生部２１４が第１制御信号により第１パターンを発生させる。第１パターンはテストヘッド２２０を経由して第１半導体チップＤに入力される。

また、ＳＴ２６２において、第２パターン発生部１２４が第２制御信号により第２パターンを発生させる。第２パターンは第２半導体チップＦで入力される。本実施形態において、第１パターンおよび第２パターンの入力は同時に行うことができる。

ＳＴ２５４において、第１パターンが入力された第１半導体チップＤから信号が出力される。出力された信号を第１判定部１１６が受信する。第１判定部１１６は受信した信号を分析して、第１半導体チップＤの不良可否を判定する。

また、ＳＴ２６４において、第２パターンが入力された第２半導体チップＦから信号が出力される。出力された信号を第２判定部１２６が受信する。第２判定部１２６は受信した信号を分析して、第２半導体チップＦの不良可否を判定する。本実施形態において、第１半導体チップＤおよび第２半導体チップＦの不良可否の判定は同時に行うことができる。

ＳＴ２５６において、第１判定部１１６で判定された第１半導体チップＤの不良可否に関する情報が第１記憶部１１８に記憶される。

また、ＳＴ２６６において、第２判定部１２６で判定された第２半導体チップＦの不良可否に関する情報が第２記憶部１２８に記憶される。

第１半導体チップＤに対する検査が完了する前に、ＳＴ２６８において、第２テストプロセッサ２２２が第２制御信号を第２パターン発生部２２４に伝送する。テストプロセッサ１１２が第２制御信号を第２パターン発生部１２４に伝送する。

ＳＴ２６８において、第２パターン発生部１２４が第２制御信号により第２パターンを発生させる。第２パターンは第３半導体チップで入力される。

ＳＴ２７０において、第２パターンが入力された第３半導体チップから信号が出力される。出力された信号を第２判定部１２６が受信する。第２判定部１２６は受信した信号を分析して、第３半導体チップの不良可否を判定する。

ＳＴ２７２において、第２判定部１２６で判定された第３半導体チップの不良可否に関する情報が第２記憶部１２８に記憶される。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

第２実施形態によれば、テストヘッドが第２テストプロセッサを含んでいるので、第３半導体チップに対する検査は、第１半導体チップに対する検査が実行されている間に行うことができる。従って、第２半導体チップと同一の第３半導体チップとを検査するための待機時間が不要になるので、マルチチップパッケージを検査する時間をより一層短縮できる。

上述した実施形態においては、被検体としてマルチチップパッケージを例として説明した。しかし、異なる種類のデバイスを含む他の被検体も本発明の検査装置を利用して検査できるということは当然である。

上述した実施形態においては、被検体内の第１デバイスはテスタを利用して検査し、被検体内の第２デバイスはテストヘッドを利用して検査できる。従って、テスタを変更しないで異なる第１デバイスと第２デバイスとを同時に検査できるようになり、被検体を検査する時間を大幅に短縮できる。

１１０・・・テスタ、
１１２・・・テストプロセッサ、
１１４・・・第１パターン発生部、
１１６・・・第１判定部、
１１８・・・第１記憶部、
１２０・・・テストヘッド、
１２４・・・第２パターン発生部、
１２６・・・第２判定部、
１２８・・・第２記憶部。

Claims (10)

1. 被検体内の第１デバイスを検査するための第１検査条件をテスタに設定する段階と、
   前記テスタと前記被検体とを電気的に接続するテストヘッドに前記第１デバイスと異なる前記被検体内の第２デバイスを検査するための第２検査条件を設定する段階と、
   前記第１検査条件を前記テストヘッドを通じて前記第１デバイスに与えるとともに前記第２検査条件を前記第２デバイスに与えることにより、前記第１デバイスと前記第２デバイスとを同時に検査する段階と、
   を含むことを特徴とする半導体パッケージの検査方法。
2. 前記第２デバイスを検査する段階の後、前記第２検査条件を前記第２デバイスと同一の前記被検体内の第３デバイスに与えて前記第１デバイスと前記第３デバイスとを同時に検査する段階をさらに含むことを特徴とする請求項１に記載の半導体パッケージの検査方法。
3. 前記第１デバイスは第１半導体チップを備え、前記第２デバイスは第２半導体チップを備え、前記被検体は前記第１半導体チップと前記第２半導体チップとが積層された構造を有するマルチチップパッケージを含むことを特徴とする請求項１に記載の半導体パッケージの検査方法。
4. 被検体内の第１デバイスをテストするためのテスタと、
   前記テスタと前記被検体とを電気的に接続させ、前記第１デバイスと異なる前記被検体内の第２デバイスをテストするためのテストヘッドと、
   を備える半導体パッケージの検査装置。
5. 前記テスタは、
   前記第１デバイスに第１パターンを与える第１パターン発生部と、
   前記第１パターンが与えられた前記第１デバイスから出力した信号を分析して、前記第１デバイスの不良可否を判定する第１判定部と、
   を備えることを特徴とする請求項４に記載の半導体パッケージの検査装置。
6. 前記テスタは、前記第１判定部によって判定された情報を記憶する第１記憶部をさらに備えることを特徴とする請求項５に記載の半導体パッケージの検査装置。
7. 前記テストヘッドは、
   前記第２デバイスの第２パターンを与える第２パターン発生部と、
   前記第２パターンが与えられた前記第２デバイスから出力した信号を分析して、前記第２デバイスの不良可否を判定する第２判定部と、
   を備えることを特徴とする請求項４に記載の半導体パッケージの検査装置。
8. 前記テストヘッドは、前記第２判定部によって判定された情報を記憶する第２記憶部をさらに備えることを特徴とする請求項７に記載の半導体パッケージの検査装置。
9. 前記テスタは、前記第１デバイスと前記第２デバイスとを検査する動作を制御するテストプロセッサを備えることを特徴とする請求項４に記載の半導体パッケージの検査装置。
10. 前記テスタは、前記第１デバイスを検査する動作を制御する第１テストプロセッサを備え、前記テストヘッドは、前記第２デバイスを検査する動作を制御する第２テストプロセッサを備えることを特徴とする請求項４に記載の半導体パッケージの検査装置。

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