JP2012124703A - 不揮発性ラッチ回路および半導体集積回路 - Google Patents
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Abstract
【解決手段】 不揮発性ラッチ回路は、相補の記憶ノードである第1および第2ノードを含むラッチ回路と、電流を流すことにより抵抗値が変化する第1および第2抵抗変化素子と、第1および第2抵抗変化素子をラッチ回路に接続するスイッチ回路とを有している。スイッチ回路は、外部からラッチ回路に論理が書き込まれる通常動作時に、第1および第2抵抗変化素子とラッチ回路との接続を遮断する。これにより、外部からラッチ回路の論理が書き換えられるときに、第1および第2抵抗変化素子に電流が流れることを防止でき、抵抗変化素子の磁化特性が劣化することを防止できる。この結果、読み出しマージン等の電気的特性の低下を防止できる。
【選択図】 図1
Description
(付記1)
相補の第1および第2記憶ノードを含むラッチ回路と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第1抵抗変化素子と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第2抵抗変化素子と、
前記第1および第2抵抗変化素子をラッチ回路に接続するスイッチ回路と
を備え、
前記スイッチ回路は、外部から前記ラッチ回路に論理が書き込まれる通常動作時に、前記第1および第2抵抗変化素子と前記ラッチ回路との接続を遮断すること
を特徴とする不揮発性ラッチ回路。
(付記2)
前記スイッチ回路は、前記ラッチ回路に保持されている論理を前記第1および第2抵抗変化素子に書き込むストア動作時に、前記第1抵抗変化素子の一端および前記第2抵抗変化素子の他端を前記第1記憶ノードに接続し、前記第1抵抗変化素子の他端および前記第2抵抗変化素子の一端を前記第2記憶ノードに接続すること
を特徴とする付記1記載の不揮発性ラッチ回路。
(付記3)
前記スイッチ回路は、前記第1および第2抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第1抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第1抵抗変化素子の一端を前記第1記憶ノードに接続し、前記第2抵抗変化素子の他端を前記ハイレベル電圧線および前記ロウレベル電圧線の一方に接続し、前記第2抵抗変化素子の一端を前記第2記憶ノードに接続すること
を特徴とする付記1または付記2記載の不揮発性ラッチ回路。
(付記4)
前記スイッチ回路は、
前記第1記憶ノードと前記第1抵抗変化素子の一端との間に配置される第1スイッチと、
前記第1記憶ノードと前記第2抵抗変化素子の他端との間に配置される第2スイッチと、
前記第2記憶ノードと前記第1抵抗変化素子の他端との間に配置される第3スイッチと、
前記第2記憶ノードと前記第2抵抗変化素子の一端との間に配置される第4スイッチと、
前記第1抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第5スイッチと、
前記第2抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第6スイッチと
を備えていることを特徴とする付記2または付記3記載の不揮発性ラッチ回路。
(付記5)
前記スイッチ回路は、前記第1および第2抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第1抵抗変化素子の一端および前記第2抵抗変化素子の他端を前記第1記憶ノードに接続し、前記第1抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第2抵抗変化素子の一端を前記ハイレベル電圧線および前記ロウレベル電圧線の他方に接続すること
を特徴とする付記1または付記2記載の不揮発性ラッチ回路。
(付記6)
前記スイッチ回路は、
前記第1記憶ノードと前記第1抵抗変化素子の一端との間に配置される第1スイッチと、
前記第1記憶ノードと前記第2抵抗変化素子の他端との間に配置される第2スイッチと、
前記第2記憶ノードと前記第1抵抗変化素子の他端との間に配置される第3スイッチと、
前記第2記憶ノードと前記第2抵抗変化素子の一端との間に配置される第4スイッチと、
前記第1抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第5スイッチと、
前記第2抵抗変化素子の一端と、前記ハイレベル電圧線および前記ロウレベル電圧線の他方との間に配置される第6スイッチと
を備えていることを特徴とする付記2または付記5記載の不揮発性ラッチ回路。
(付記7)
前記リストア動作の開始時に前記第1記憶ノードと前記第2記憶ノードとを互いに接続するショートスイッチを備えていること
を特徴とする付記3または付記5記載の不揮発性ラッチ回路。
(付記8)
前記第1スイッチ、前記第2スイッチ、前記第3スイッチおよび前記第4スイッチは、CMOSトランスファゲートであること
を特徴とする付記4または付記6項記載の不揮発性ラッチ回路。
(付記9)
前記第1抵抗変化素子および前記第2抵抗変化素子は、磁気ランダムアクセスメモリに形成される磁気トンネル接合素子であること
を特徴とする付記1ないし付記8のいずれか1項記載の不揮発性ラッチ回路。
(付記10)
前記第1抵抗変化素子および前記第2抵抗変化素子は、抵抗変化メモリに形成される抵抗変化素子であること
を特徴とする付記1ないし付記8のいずれか1項記載の不揮発性ラッチ回路。
(付記11)
付記1ないし付記10のいずれか1項記載の不揮発性ラッチ回路と、
前記不揮発性ラッチ回路の出力に接続される論理回路と、
前記スイッチ回路の動作を制御するための制御信号を生成する信号生成回路と
を備えていることを特徴とする半導体集積回路。
Claims (7)
- 相補の第1および第2記憶ノードを含むラッチ回路と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第1抵抗変化素子と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第2抵抗変化素子と、
前記第1および第2抵抗変化素子をラッチ回路に接続するスイッチ回路と
を備え、
前記スイッチ回路は、外部から前記ラッチ回路に論理が書き込まれる通常動作時に、前記第1および第2抵抗変化素子と前記ラッチ回路との接続を遮断すること
を特徴とする不揮発性ラッチ回路。 - 前記スイッチ回路は、前記ラッチ回路に保持されている論理を前記第1および第2抵抗変化素子に書き込むストア動作時に、前記第1抵抗変化素子の一端および前記第2抵抗変化素子の他端を前記第1記憶ノードに接続し、前記第1抵抗変化素子の他端および前記第2抵抗変化素子の一端を前記第2記憶ノードに接続すること
を特徴とする請求項1記載の不揮発性ラッチ回路。 - 前記スイッチ回路は、前記第1および第2抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第1抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第1抵抗変化素子の一端を前記第1記憶ノードに接続し、前記第2抵抗変化素子の他端を前記ハイレベル電圧線および前記ロウレベル電圧線の一方に接続し、前記第2抵抗変化素子の一端を前記第2記憶ノードに接続すること
を特徴とする請求項1または請求項2記載の不揮発性ラッチ回路。 - 前記スイッチ回路は、
前記第1記憶ノードと前記第1抵抗変化素子の一端との間に配置される第1スイッチと、
前記第1記憶ノードと前記第2抵抗変化素子の他端との間に配置される第2スイッチと、
前記第2記憶ノードと前記第1抵抗変化素子の他端との間に配置される第3スイッチと、
前記第2記憶ノードと前記第2抵抗変化素子の一端との間に配置される第4スイッチと、
前記第1抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第5スイッチと、
前記第2抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第6スイッチと
を備えていることを特徴とする請求項2または請求項3記載の不揮発性ラッチ回路。 - 前記スイッチ回路は、前記第1および第2抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第1抵抗変化素子の一端および前記第2抵抗変化素子の他端を前記第1記憶ノードに接続し、前記第1抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第2抵抗変化素子の一端を前記ハイレベル電圧線および前記ロウレベル電圧線の他方に接続すること
を特徴とする請求項1または請求項2記載の不揮発性ラッチ回路。 - 前記スイッチ回路は、
前記第1記憶ノードと前記第1抵抗変化素子の一端との間に配置される第1スイッチと、
前記第1記憶ノードと前記第2抵抗変化素子の他端との間に配置される第2スイッチと、
前記第2記憶ノードと前記第1抵抗変化素子の他端との間に配置される第3スイッチと、
前記第2記憶ノードと前記第2抵抗変化素子の一端との間に配置される第4スイッチと、
前記第1抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第5スイッチと、
前記第2抵抗変化素子の一端と、前記ハイレベル電圧線および前記ロウレベル電圧線の他方との間に配置される第6スイッチと
を備えていることを特徴とする請求項2または請求項5記載の不揮発性ラッチ回路。 - 請求項1ないし請求項6のいずれか1項記載の不揮発性ラッチ回路と、
前記不揮発性ラッチ回路の出力に接続される論理回路と、
前記スイッチ回路の動作を制御するための制御信号を生成する信号生成回路と
を備えていることを特徴とする半導体集積回路。
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