JP2012146378A - 半導体記憶装置 - Google Patents

Abstract

【課題】 外部からのデータ入力により、ＳＲＡＭ内の各メモリセルに所望の初期データＤ０を初期設定する。
【解決手段】 ＳＲＡＭは、インバータ１０３および１０４からなるフリップフロップを主体として各々構成された複数のメモリセルＭＣと、初期化回路２００を有する。初期化回路２００は、初期化信号ＳＥＴが非アクティブレベルである場合に、各メモリセルのインバータ１０３の低電位側給電ノード１０３Ｓおよびインバータ１０４の低電位側給電ノード１０４Ｓの両方を低電位側電源ＶＳＳに接続し、初期化信号ＳＥＴがアクティブレベルである場合に、初期データＤ０に応じて、低電位側給電ノード１０３Ｓまたは低電位側給電ノード１０４Ｓの一方を低電位側電源ＶＳＳから遮断するともに、他方を低電位側電源ＶＳＳに接続する。
【選択図】図１

Description

この発明は、半導体記憶装置に係り、特に初期データの設定機能を備えたＳＲＡＭ（Static
Random Access Memory）に関する。

この種の初期データの設定機能を備えたＳＲＡＭとして、特許文献１に開示されたものがある。周知の通り、ＳＲＡＭは、１対のインバータ（以下便宜上、第１および第２のインバータとする）からなるフリップフロップをメモリセルの主要な要素とするメモリである。このメモリセルにおけるフリップフロップは、第１のインバータの出力信号がＨレベルであり、かつ、第２のインバータの出力信号がＬレベルである第１の安定状態と、第１のインバータの出力信号がＬレベルであり、かつ、第２のインバータの出力信号がＨレベルである第２の安定状態とを有する。特許文献１に開示されたＳＲＡＭでは、各メモリセルにおける例えば第１のインバータの低電位側給電ノードと低電位側電源との間にスイッチが各々介挿されている。通常動作時は、このスイッチがＯＮとされ、各メモリセルのフリップフロップは、第１の安定状態および第２の安定状態のうちの任意の安定状態をとりうる。一方、初期設定時は、第１のインバータの低電位側給電ノードと低電位側電源との間に介挿されたスイッチがＯＦＦとされ、各メモリセルのフリップフロップでは、第１のインバータが出力信号をＬレベルに立ち下げることができなくなるため、第２の安定状態がなくなり、第１の安定状態に落ち着く。このようにして全てのメモリセルのフリップフロップが第１の安定状態となり、初期設定が完了する。

特開２００７−２７３００３号公報

ところで、上述した従来のＳＲＡＭは、メモリセルに初期設定可能なデータが予め決められており、ＳＲＡＭ外部からのデータ入力によりメモリセルに任意のデータを初期設定することができなかった。

本発明は以上説明した事情に鑑みてなされたものであり、外部からのデータ入力により各メモリセルに任意のデータを初期設定することが可能な半導体記憶装置を提供することを目的としている。

第１の態様において、この発明による半導体記憶装置は、第１および第２のインバータからなり、前記第１のインバータの出力信号を前記第２のインバータの入力信号とし、前記第２のインバータの出力信号を前記第１のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第１のインバータの低電位側給電ノードおよび第２のインバータの低電位側給電ノードの両方を低電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第１のインバータの低電位側給電ノードまたは第２のインバータの低電位側給電ノードの一方を低電位側電源から遮断するともに、他方を低電位側電源に接続する初期化回路とを具備する。

この態様において、初期化信号がアクティブレベルである場合に、初期データに応じて、複数のメモリセルの第１のインバータの低電位側給電ノードまたは第２のインバータの低電位側給電ノードの一方が低電位側電源から遮断されるとともに、他方が低電位側電源に接続される。ここで、第１のインバータの低電位側給電ノードが低電位側電源から遮断され、第２のインバータの低電位側給電ノードが低電位側電源に接続された場合、各メモリセルのフリップフロップでは、第１のインバータが出力信号をＬレベルに立ち下げることができなくなるため、第１のインバータの出力信号がＨレベル、第２のインバータの出力信号がＬレベルである安定状態に落ち着く。一方、第２のインバータの低電位側給電ノードが低電位側電源から遮断され、第１のインバータの低電位側給電ノードが低電位側電源に接続された場合、各メモリセルのフリップフロップでは、第２のインバータが出力信号をＬレベルに立ち下げることができなくなるため、第１のインバータの出力信号がＬレベル、第２のインバータの出力信号がＨレベルである安定状態に落ち着く。第１のインバータの低電位側給電ノードと第２のインバータの低電位側給電ノードのうちのいずれが低電位側電源から遮断されるかは初期データにより定まる。従って、各メモリセルの状態を外部から与える初期データに応じた安定状態にすることができる。

第２の態様において、この発明による半導体記憶装置は、第１および第２のインバータからなり、前記第１のインバータの出力信号を前記第２のインバータの入力信号とし、前記第２のインバータの出力信号を前記第１のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第１のインバータの高電位側給電ノードおよび第２のインバータの高電位側給電ノードの両方を高電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第１のインバータの高電位側給電ノードまたは第２のインバータの高電位側給電ノードの一方を高電位側電源から遮断するとともに、他方を高電位側電源に接続する初期化回路とを具備する。

この態様において、初期化信号がアクティブレベルである場合に、初期データに応じて、複数のメモリセルの第１のインバータの高電位側給電ノードまたは第２のインバータの高電位側給電ノードの一方が高電位側電源から遮断されるともに、他方が高電位側電源に接続される。ここで、第１のインバータの高電位側給電ノードが高電位側電源から遮断され、第２のインバータの高電位側給電ノードが高電位側電源に接続された場合、各メモリセルのフリップフロップでは、第１のインバータが出力信号をＨレベルに立ち上げることができなくなるため、第１のインバータの出力信号がＬレベル、第２のインバータの出力信号がＨレベルである安定状態に落ち着く。一方、第２のインバータの高電位側給電ノードが高電位側電源から遮断され、第１のインバータの高電位側給電ノードが高電位側電源に接続された場合、各メモリセルのフリップフロップでは、第２のインバータが出力信号をＨレベルに立ち上げることができなくなるため、第１のインバータの出力信号がＨレベル、第２のインバータの出力信号がＬレベルである安定状態に落ち着く。第１のインバータの高電位側給電ノードと第２のインバータの高電位側給電ノードのうちのいずれが高電位側電源から遮断されるかは初期データにより定まる。従って、各メモリセルの状態を外部から与える初期データに応じた安定状態にすることができる。

この発明の第１実施形態であるＳＲＡＭの構成を示す回路図である。 同ＳＲＡＭにおける初期化回路の構成例を示す回路図である。 この発明の第２実施形態であるＳＲＡＭの構成を示す回路図である。 同ＳＲＡＭにおける初期化回路の構成例を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるＳＲＡＭの構成を示す回路図である。一般的なＳＲＡＭと同様、本実施形態によるＳＲＡＭは、マトリックス状に配列された複数のメモリセルＭＣを有する。図１にはこのマトリックス状のメモリセルＭＣの配列の中の一部のメモリセルＭＣが図示されている。各メモリセルＭＣは、一対のインバータ１０３およびインバータ１０４からなるフリップフロップを主体として構成され、インバータ１０３の出力部は接続点Ｐ２を介してインバータ１０４の入力部に接続されると共に、インバータ１０４の出力部は接続点Ｐ１を介してインバータ１０３の入力部に接続され、これら一対のインバータ１０３、１０４は互いに相手方の出力信号を各々に対する入力信号としている。

インバータ１０３はＰチャネルトランジスタ１０３ＡとＮチャネルトランジスタ１０３Ｂとから構成される。Ｐチャネルトランジスタ１０３Ａのソースは高電位側電源ＶＤＤに接続され、そのドレインはＮチャネルトランジスタ１０３Ｂのドレインに接続され、このＮチャネルトランジスタ１０３Ｂのソースは低電位側給電ノード１０３Ｓとなっている。これらＰチャネルトランジスタ１０３ＡおよびＮチャネルトランジスタ１０３Ｂの各ゲートは上記接続点Ｐ１に接続され、各ドレインは上記接続点Ｐ２に接続される。

また、インバータ１０４はＰチャネルトランジスタ１０４ＡとＮチャネルトランジスタ１０４Ｂとから構成される。Ｐチャネルトランジスタ１０４Ａのソースは高電位側電源ＶＤＤに接続され、そのドレインはＮチャネルトランジスタ１０４Ｂのドレインに接続され、このＮチャネルトランジスタ１０４Ｂのソースは低電位側給電ノード１０４Ｓとなっている。これらＰチャネルトランジスタ１０４ＡおよびＮチャネルトランジスタ１０４Ｂの各ゲートは上記接続点Ｐ２に接続され、各ドレインは上記接続点Ｐ１に接続される。

上記接続点Ｐ１とビット線ＢＬａとの間には、トランスファゲート用のＮチャネルトランジスタ１０１が介挿されている。すなわち、Ｎチャネルトランジスタ１０１のドレインまたはソースの一方が接続点Ｐ１に接続され、その他方がビット線ＢＬａに接続され、そのゲートはワード線ＷＬに接続されている。また、上記接続点Ｐ２とビット線ＢＬｂとの間には、トランスファゲート用のＮチャネルトランジスタ１０２が接続されている。すなわち、Ｎチャネルトランジスタ１０２のドレインまたはソースの一方が接続点Ｐ２に接続され、その他方がビット線ＢＬｂに接続され、そのゲートはワード線ＷＬに接続されている。

各メモリセルＭＣの低電位側給電ノード１０３Ｓは給電線ＶＳ１に、各メモリセルＭＣの低電位側給電ノード１０４Ｓは給電線ＶＳ２に各々接続されている。そして、給電線ＶＳ１および給電線ＶＳ２は、初期化回路２００に接続されている。

この初期化回路２００には、ＳＲＡＭの外部から初期化信号ＳＥＴおよび初期データＤ０が与えられる。初期化回路２００は、初期化信号ＳＥＴが非アクティブレベル（この例ではＬレベル）である場合に、複数のメモリセルＭＣのインバータ１０３の低電位側給電ノード１０３Ｓが接続された給電線ＶＳ１およびインバータ１０４の低電位側給電ノード１０４Ｓが接続された給電線ＶＳ２の両方を低電位側電源ＶＳＳに接続し、初期化信号ＳＥＴがアクティブレベル（この例ではＨレベル）である場合に、初期データＤ０に応じて、給電線ＶＳ１または給電線ＶＳ２の一方を低電位側電源ＶＳＳから遮断するともに、他方を低電位側電源ＶＳＳに接続する回路である。

図１に示す初期化回路２００は、初期データＤ０を論理反転して出力するインバータ２０１と、インバータ２０１の出力信号と初期化信号ＳＥＴとの論理積に従って給電線ＶＳ１と低電位側電源ＶＳＳとの接続状態を切り換えるＡＮＤゲート２０２と、初期データＤ０と初期化信号ＳＥＴとの論理積に従って給電線ＶＳ２と低電位側電源ＶＳＳとの接続状態を切り換えるＡＮＤゲート２０３とにより構成されている。図２（ａ）および（ｂ）は、この初期化回路２００の詳細な構成例を示す回路図である。

図２（ａ）に示す例では、図１におけるＡＮＤゲート２０２がＮＡＮＤゲート２０２ＡとＮチャネルトランジスタ２０２Ｂによるオープンドレイン回路とにより構成されており、図１におけるＡＮＤゲート２０３がＮＡＮＤゲート２０３ＡとＮチャネルトランジスタ２０３Ｂによるオープンドレイン回路とにより構成されている。ここで、Ｎチャネルトランジスタ２０２Ｂおよび２０３Ｂは、同じチャネル長およびチャネル幅を有している。これは、Ｎチャネルトランジスタ２０２Ｂおよび２０３Ｂの両方がＯＮである場合に、各メモリセルＭＣのインバータ１０３の入出力伝達特性および出力電流特性とインバータ１０４の入出力伝達特性および出力電流特性とを等しくするためである。

初期化信号ＳＥＴがＬレベルである場合、ＮＡＮＤゲート２０２Ａおよび２０３Ａの出力信号はＨレベルとなり、Ｎチャネルトランジスタ２０２Ｂおよび２０３Ｂは、いずれもＯＮとなり、給電線ＶＳ１およびＶＳ２がＮチャネルトランジスタ２０２Ｂおよび２０３Ｂを各々介して低電位側電源ＶＳＳに接続される。

また、初期化信号ＳＥＴがＨレベルである場合は次のようになる。まず、初期データＤ０が“１”（Ｈレベル）であり、インバータ２０１の出力信号がＬレベルである場合には、ＮＡＮＤゲート２０２Ａの出力信号がＨレベル、ＮＡＮＤゲート２０３Ａの出力信号がＬレベルとなる。このため、Ｎチャネルトランジスタ２０２ＢがＯＮとなって、給電線ＶＳ１が低電位側電源ＶＳＳに接続され、Ｎチャネルトランジスタ２０３ＢがＯＦＦとなって、給電線ＶＳ２が低電位側電源ＶＳＳから遮断される。一方、初期データＤ０が“０”（Ｌレベル）であり、インバータ２０１の出力信号がＨレベルである場合には、ＮＡＮＤゲート２０２Ａの出力信号がＬレベル、ＮＡＮＤゲート２０３Ａの出力信号がＨレベルとなる。このため、Ｎチャネルトランジスタ２０２ＢがＯＦＦとなって、給電線ＶＳ１が低電位側電源ＶＳＳから遮断され、Ｎチャネルトランジスタ２０３ＢがＯＮとなって、給電線ＶＳ２が低電位側電源ＶＳＳに接続される。

図２（ｂ）に示す例では、図１におけるＡＮＤゲート２０２がＮＡＮＤゲート２０２ＡとＰチャネルトランジスタ２０２ＣｐおよびＮチャネルトランジスタ２０２ＣｎからなるＣＭＯＳインバータ２０２Ｃとにより構成されている。また、図１におけるＡＮＤゲート２０３がＮＡＮＤゲート２０３ＡとＰチャネルトランジスタ２０３ＣｐおよびＮチャネルトランジスタ２０３ＣｎからなるＣＭＯＳインバータ２０３Ｃとにより構成されている。図２（ａ）に示す構成例と比較した図２（ｂ）に示す構成例の本質的な相違点は、給電線ＶＳ１と高電位側電源ＶＤＤとの間にＮＡＮＤゲート２０２Ａの出力信号がＬレベルである場合にＯＮとなるＰチャネルトランジスタ２０２Ｃｐが介挿され、給電線ＶＳ２と高電位側電源ＶＤＤとの間にＮＡＮＤゲート２０３Ａの出力信号がＬレベルである場合にＯＮとなるＰチャネルトランジスタ２０３Ｃｐが介挿されている点である。

図２（ｂ）に示す構成例では、初期化信号ＳＥＴがＬレベルである場合に、図２（ａ）の構成と同様、Ｎチャネルトランジスタ２０２Ｃｎおよび２０３ＣｎがいずれもＯＮとなり、給電線ＶＳ１およびＶＳ２が低電位側電源ＶＳＳに接続される。

また、初期化信号ＳＥＴがＨレベルである場合は次のようになる。まず、初期データＤ０が“１”（Ｈレベル）であり、インバータ２０１の出力信号がＬレベルである場合には、Ｎチャネルトランジスタ２０２ＣｎがＯＮとなって、給電線ＶＳ１が低電位側電源ＶＳＳに接続され、Ｎチャネルトランジスタ２０３ＣｎがＯＦＦとなって、給電線ＶＳ２が低電位側電源ＶＳＳから遮断される。これに加えて、Ｐチャネルトランジスタ２０３ＣｐがＯＮとなって、給電線ＶＳ２が高電位側電源ＶＤＤに接続される。一方、初期データＤ０が“０”（Ｌレベル）であり、インバータ２０１の出力信号がＨレベルである場合には、Ｎチャネルトランジスタ２０２ＣｎがＯＦＦとなって、給電線ＶＳ１が低電位側電源ＶＳＳから遮断され、Ｎチャネルトランジスタ２０３ＣｎがＯＮとなって、給電線ＶＳ２が低電位側電源ＶＳＳに接続される。これに加えて、Ｐチャネルトランジスタ２０２ＣｐがＯＮとなって、給電線ＶＳ１が高電位側電源ＶＤＤに接続される。
以上が本実施形態によるＳＲＡＭの構成の詳細である。

次に本実施形態の動作について説明する。
通常動作モードにおいて、初期化信号ＳＥＴは非アクティブレベル（Ｌレベル）とされる。この場合、初期化回路２００により、給電線ＶＳ１および給電線ＶＳ２は低電位側電源ＶＳＳに接続される。従って、図１に示す全てのメモリセルＭＣでは、インバータ１０３および１０４が有効に動作し、インバータ１０３および１０４から構成されるフリップフロップは論理値“１”または論理値“０”の１ビットの記憶データを保持する。通常の動作モードの１つであるライトモードでは、この記憶データは、ビット線ＢＬａおよびＢＬｂからＮチャネルトランジスタ１０１および１０２を各々介して上記フリップフロップに供給される。具体的には、図示しないローデコーダによりワード線ＷＬを選択的にＨレベルに駆動し、トランスファゲート用のトランジスタ１０１および１０２をＯＮさせる。そして、記憶させるべきデータの論理値に応じて、一対のビット線ＢＬａおよびＢＬｂの一方にＨレベルを印加すると共に他方にＬレベルを印加する。

例えば、一方のビット線ＢＬａにＨレベルを印加し、他方のビット線ＢＬｂにＬレベルを印加すると、接続点Ｐ１にはＮチャネルトランジスタ１０１を介してビット線ＢＬａからＨレベルが供給され、これに応じてインバータ１０３はＬレベルを出力する。また、接続点Ｐ２にはＮチャネルトランジスタ１０２を介してビット線ＢＬｂからＬレベルが供給され、これに応じてインバータ１０４はＨレベルを出力する。メモリセルＭＣ内のこの信号状態は、ワード線ＷＬがＬレベルに駆動されてメモリセルＭＣが非選択状態となっても、インバータ１０３および１０４から構成されるフリップフロップによって保持され、これにより、上記ビット線ＢＬａおよびＢＬｂの信号レベルに対応した１ビットのデータがメモリセルＭＣに記憶される。

なお、本実施形態では、説明の便宜上、メモリセルＭＣ内の接続点Ｐ１およびＰ２の各信号レベルがそれぞれＨレベルおよびＬレベルで安定しているときに論理値“１”の１ビットデータが記憶されているものと定義し、逆に接続点Ｐ１およびＰ２の各信号レベルがそれぞれＬレベルおよびＨレベルで安定しているときに論理値“０”の１ビットデータが記憶されているものと定義する。

次に初期化回路２００の構成が図２（ａ）に示すものである場合を例に本実施形態における初期データＤ０の設定動作について説明する。初期データＤ０の設定を行う場合には、ＳＲＡＭ外部から初期化回路２００に初期データＤ０を与えた状態で、初期化信号ＳＥＴを一定時間だけアクティブレベル（Ｈレベル）とし、その後、非アクティブレベル（Ｌレベル）に戻す。この場合において、初期化信号ＳＥＴがアクティブレベル（Ｈレベル）になると次のような動作が行われる。

まず、初期データＤ０が“１”（Ｈレベル）である場合、上述したように、初期化回路２００によって給電線ＶＳ１が低電位側電源ＶＳＳに接続され、給電線ＶＳ２が低電位側電源ＶＳＳから遮断される。

この結果、各メモリセルＭＣでは、給電線ＶＳ２に低電位側給電ノード１０４Ｓが接続されたインバータ１０４が出力信号をＬレベルに立ち下げることができなくなり、各メモリセルＭＣのフリップフロップは、インバータ１０３の出力信号がＬレベル、インバータ１０４の出力信号がＨレベルである安定状態に落ち着く。すなわち、全てのメモリセルＭＣに論理値“１”のビットデータが記憶された状態となる。

一方、初期データＤ０が“０”（Ｌレベル）である場合、上述したように、初期化回路２００によって給電線ＶＳ１が低電位側電源ＶＳＳから遮断され、給電線ＶＳ２が低電位側電源ＶＳＳに接続される。

この結果、各メモリセルＭＣでは、給電線ＶＳ１に低電位側給電ノード１０３Ｓが接続されたインバータ１０３が出力信号をＬレベルに立ち下げることができなくなるため、各メモリセルＭＣのフリップフロップは、インバータ１０３の出力信号がＨレベル、インバータ１０４の出力信号がＬレベルである安定状態に落ち着く。すなわち、全てのメモリセルＭＣに論理値“０”のビットデータが記憶された状態となる。

次に、初期化信号ＳＥＴが非アクティブレベル（Ｌレベル）に戻ると、初期化回路２００は、給電線ＶＳ１および給電線ＶＳ２の両方を低電位側電源ＶＳＳに接続する。この結果、各メモリセルＭＣでは、インバータ１０３および１０４の両方が有効に動作し、インバータ１０３および１０４からなるフリップフロップは、初期化信号ＳＥＴがアクティブレベル（Ｈレベル）であるときに到達した安定状態を維持する。

初期化回路２００として図２（ｂ）に示すものを採用した場合の動作は、基本的には以上と同様であるが、初期設定の動作が、図２（ａ）に示す初期化回路を採用した場合よりも安定する。さらに詳述すると、図２（ａ）に示す初期化回路では、例えば初期データＤ０＝“１”の初期設定を行う場合に、給電線ＶＳ２を低電位側電源ＶＳＳから遮断するが、図２（ｂ）に示す初期化回路では、これに加えて給電線ＶＳ２を高電位側電源ＶＤＤに接続する。このため、各メモリセルＭＣのフリップフロップは、インバータ１０３の出力信号がＬレベル、インバータ１０４の出力信号がＨレベルである安定状態に確実に到達する。初期データＤ０＝“０”の初期設定を行う場合も同様である。

以上のように本実施形態によれば、ＳＲＡＭ外部からのデータ入力により、ＳＲＡＭの各メモリセルに所望の初期データＤ０を設定することができる。

＜第２実施形態＞
図３はこの発明の第２実施形態であるＳＲＡＭの構成を示す回路図である。上記第１実施形態では、各メモリセルＭＣのフリップフロップを構成するインバータ１０３および１０４において、インバータ１０３のＮチャネルトランジスタ１０３Ｂのソース（低電位側給電ノード１０３Ｓ）は給電線ＶＳ１を介して初期化回路２００に接続され、インバータ１０４のＮチャネルトランジスタ１０４Ｂのソース（低電位側給電ノード１０４Ｓ）は給電線ＶＳ２を介して初期化回路２００に接続されていた。これに対し、本実施形態では、インバータ１０３のＮチャネルトランジスタ１０３Ｂのソースおよびインバータ１０４のＮチャネルトランジスタ１０４Ｂのソースは、低電位側電源ＶＳＳに接続されている。また、上記第１実施形態では、各メモリセルＭＣのフリップフロップを構成するインバータ１０３および１０４において、インバータ１０３のＰチャネルトランジスタ１０３Ａのソースおよびインバータ１０４のＰチャネルトランジスタ１０４Ａのソースは、高電位側電源ＶＤＤに接続されていた。これに対し、本実施形態では、インバータ１０３のＰチャネルトランジスタ１０３Ａのソースは、高電位側給電ノード１０３Ｄとなっており、給電線ＶＤ１を介して初期化回路２００’に接続され、インバータ１０４のＰチャネルトランジスタ１０４Ａのソースは、高電位側給電ノード１０４Ｄとなっており、給電線ＶＤ２を介して初期化回路２００’に接続されている。以上の点を除き、本実施形態における各メモリセルＭＣの構成は上記第１実施形態のものと同様である。

初期化回路２００’は、初期化信号ＳＥＴが非アクティブレベル（この例ではＬレベル）である場合に、複数のメモリセルＭＣのインバータ１０３の高電位側給電ノード１０３Ｄが接続された給電線ＶＤ１およびインバータ１０４の高電位側給電ノード１０４Ｄが接続された給電線ＶＤ２の両方を高電位側電源ＶＤＤに接続し、初期化信号ＳＥＴがアクティブレベル（この例ではＨレベル）である場合に、初期データＤ０に応じて、給電線ＶＤ１または給電線ＶＤ２の一方を高電位側電源ＶＤＤから遮断するともに、他方を高電位側電源ＶＤＤに接続する回路である。

図３に示す初期化回路２００’は、初期データＤ０を論理反転して出力するインバータ２０４と、初期化信号ＳＥＴを論理反転して出力するインバータ２０５と、インバータ２０４および２０５の各出力信号の論理和に従って給電線ＶＤ１と高電位側電源ＶＤＤとの接続状態を切り換えるＯＲゲート２０６と、初期データＤ０とインバータ２０５の出力信号との論理和に従って給電線ＶＤ２と高電位側電源ＶＤＤとの接続状態を切り換えるＯＲゲート２０７とにより構成されている。図４（ａ）および（ｂ）は、この初期化回路２００’の詳細な構成例を示す回路図である。

図４（ａ）に示す例では、図３におけるＯＲゲート２０６がＮＯＲゲート２０６ＡとＰチャネルトランジスタ２０６Ｂによるオープンドレイン回路とにより構成されており、図３におけるＯＲゲート２０７がＮＯＲゲート２０７ＡとＰチャネルトランジスタ２０７Ｂによるオープンドレイン回路とにより構成されている。ここで、Ｐチャネルトランジスタ２０６Ｂおよび２０７Ｂは、同じチャネル長およびチャネル幅を有している。

初期化信号ＳＥＴがＬレベルである場合、ＮＯＲゲート２０６Ａおよび２０７Ａの出力信号がＬレベルとなるので、Ｐチャネルトランジスタ２０６Ｂおよび２０７Ｂは、いずれもＯＮとなり、給電線ＶＤ１およびＶＤ２が高電位側電源ＶＤＤに接続される。この状態では、各メモリセルＭＣのフリップフロップを構成するインバータ１０３および１０４は、通常の動作が可能であり、各メモリセルＭＣを対象とした通常のライト動作およびリード動作が可能である。

また、初期化信号ＳＥＴがＨレベルである場合は次のようになる。まず、初期データＤ０が“１”（Ｈレベル）であり、インバータ２０４の出力信号がＬレベルである場合には、ＮＯＲゲート２０６Ａの出力信号がＨレベル、ＮＯＲゲート２０７Ａの出力信号がＬレベルとなる。このため、Ｐチャネルトランジスタ２０６ＢがＯＦＦとなって、給電線ＶＤ１が高電位側電源ＶＤＤから遮断され、Ｐチャネルトランジスタ２０７ＢがＯＮとなって、給電線ＶＤ２が高電位側電源ＶＤＤに接続される。この結果、各メモリセルＭＣでは、インバータ１０３が出力信号をＨレベルに立ち上げることができなくなり、各メモリセルＭＣのフリップフロップは、インバータ１０４の出力信号がＨレベル、インバータ１０３の出力信号がＬレベルである安定状態に落ち着く。このようにして全てのメモリセルＭＣに論理値“１”のビットデータが書き込まれた状態となる。

一方、初期データＤ０が“０”（Ｌレベル）であり、インバータ２０４の出力信号がＨレベルである場合には、ＮＯＲゲート２０６Ａの出力信号がＬレベル、ＮＯＲゲート２０７Ａの出力信号がＨレベルとなる。このため、Ｐチャネルトランジスタ２０６ＢがＯＮとなって、給電線ＶＤ１が高電位側電源ＶＤＤに接続され、Ｐチャネルトランジスタ２０７ＢがＯＦＦとなって、給電線ＶＤ２が高電位側電源ＶＤＤから遮断される。この結果、各メモリセルＭＣでは、インバータ１０４が出力信号をＨレベルに立ち上げることができなくなり、各メモリセルＭＣのフリップフロップは、インバータ１０３の出力信号がＨレベル、インバータ１０４の出力信号がＬレベルである安定状態に落ち着く。このようにして全てのメモリセルＭＣに論理値“０”のビットデータが書き込まれた状態となる。

図４（ｂ）に示す例では、図３におけるＯＲゲート２０６がＮＯＲゲート２０６ＡとＰチャネルトランジスタ２０６ＣｐおよびＮチャネルトランジスタ２０６ＣｎからなるＣＭＯＳインバータ２０６Ｃとにより構成されている。また、図３におけるＯＲゲート２０７がＮＯＲゲート２０７ＡとＰチャネルトランジスタ２０７ＣｐおよびＮチャネルトランジスタ２０７ＣｎからなるＣＭＯＳインバータ２０７Ｃとにより構成されている。図４（ａ）に示す構成例と比較した図４（ｂ）に示す構成例の本質的な相違点は、給電線ＶＤ１と低電位側電源ＶＳＳとの間にＮＯＲゲート２０６Ａの出力信号がＨレベルである場合にＯＮとなるＮチャネルトランジスタ２０６Ｃｎが介挿され、給電線ＶＤ２と低電位側電源ＶＳＳとの間にＮＯＲゲート２０７Ａの出力信号がＨレベルである場合にＯＮとなるＮチャネルトランジスタ２０７Ｃｎが介挿されている点である。上述した図２（ｂ）のＰチャネルトランジスタ２０２Ｃｐおよび２０３Ｃｐと同様、これらのＮチャネルトランジスタ２０６Ｃｎおよび２０７Ｃｎは、初期設定の動作をより安定したものとする。

本実施形態においても上記第１実施形態と同様な効果が得られる。また、初期化回路２００’として、図４（ｂ）に示す構成のものを採用した場合には、初期設定の動作をより安定したものにすることができる。

＜他の実施形態＞
以上、この発明の第１および第２実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
（１）上記各実施形態では、スイッチング素子として電界効果トランジスタを使用したが、バイポーラトランジスタを使用してもよい。
（２）上記各実施形態では、１個の初期化回路がＳＲＡＭ内の全てのメモリセルに共通の初期データを設定したが、ＳＲＡＭ内の全メモリセルを幾つかのグループに分けると共に、グループ毎に初期化回路を設け、グループ単位で各メモリセルに初期データを設定するようにしてもよい。

ＭＣ…メモリセル、１０３，１０４…インバータ、１０３Ａ，１０４Ａ，２０２Ｃｐ，２０３Ｃｐ，２０６Ｂ，２０７Ｂ，２０６Ｃｐ，２０７Ｃｐ…Ｐチャネルトランジスタ、１０１，１０２，１０３Ｂ，１０４Ｂ，２０２Ｃｎ，２０３Ｃｎ，２０２Ｂ，２０３Ｂ，２０６Ｃｎ，２０７Ｃｎ…Ｎチャネルトランジスタ、１０３Ｓ，１０４Ｓ…低電位側給電ノード、１０３Ｄ，１０４Ｄ…高電位側給電ノード、ＶＳ１，ＶＳ２，ＶＤ１，ＶＤ２…給電線、２００，２００’…初期化回路、２０１，２０４、２０５…インバータ、２０２，２０３…ＡＮＤゲート、２０６，２０７…ＯＲゲート、２０２Ａ，２０３Ａ…ＮＡＮＤゲート、２０６Ａ，２０７Ａ…ＮＯＲゲート。

Claims (4)

1. 第１および第２のインバータからなり、前記第１のインバータの出力信号を前記第２のインバータの入力信号とし、前記第２のインバータの出力信号を前記第１のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、
   初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第１のインバータの低電位側給電ノードおよび第２のインバータの低電位側給電ノードの両方を低電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第１のインバータの低電位側給電ノードまたは第２のインバータの低電位側給電ノードの一方を低電位側電源から遮断するとともに、他方を低電位側電源に接続する初期化回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記初期化回路は、前記初期化信号がアクティブレベルである場合に、前記初期データに応じて、前記複数のメモリセルの第１のインバータの低電位側給電ノードまたは第２のインバータの低電位側給電ノードの一方を低電位側電源から遮断して高電位側電源に接続することを特徴とする請求項１に記載の半導体記憶装置。
3. 第１および第２のインバータからなり、前記第１のインバータの出力信号を前記第２のインバータの入力信号とし、前記第２のインバータの出力信号を前記第１のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、
   初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第１のインバータの高電位側給電ノードおよび第２のインバータの高電位側給電ノードの両方を高電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第１のインバータの高電位側給電ノードまたは第２のインバータの高電位側給電ノードの一方を高電位側電源から遮断するとともに、他方を高電位側電源に接続する初期化回路と
   を具備することを特徴とする半導体記憶装置。
4. 前記初期化回路は、前記初期化信号がアクティブレベルである場合に、前記初期データに応じて、前記複数のメモリセルの第１のインバータの高電位側給電ノードまたは第２のインバータの高電位側給電ノードの一方を高電位側電源から遮断して低電位側電源に接続することを特徴とする請求項３に記載の半導体記憶装置。

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