KR102491478B1 - 미리 결정된 시동 값을 갖는 메모리 디바이스 - Google Patents

미리 결정된 시동 값을 갖는 메모리 디바이스 Download PDF

Info

Publication number
KR102491478B1
KR102491478B1 KR1020207005923A KR20207005923A KR102491478B1 KR 102491478 B1 KR102491478 B1 KR 102491478B1 KR 1020207005923 A KR1020207005923 A KR 1020207005923A KR 20207005923 A KR20207005923 A KR 20207005923A KR 102491478 B1 KR102491478 B1 KR 102491478B1
Authority
KR
South Korea
Prior art keywords
semiconductor memory
memory device
memory cells
pattern
common features
Prior art date
Application number
KR1020207005923A
Other languages
English (en)
Other versions
KR20200033942A (ko
Inventor
마르셀 니콜라스 자코버스 반 케르빈크
마르코 잔-자코 비에란드
Original Assignee
에이에스엠엘 네델란즈 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠엘 네델란즈 비.브이. filed Critical 에이에스엠엘 네델란즈 비.브이.
Priority to KR1020237002215A priority Critical patent/KR102626791B1/ko
Publication of KR20200033942A publication Critical patent/KR20200033942A/ko
Application granted granted Critical
Publication of KR102491478B1 publication Critical patent/KR102491478B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement, ion-optical arrangement
    • H01J37/045—Beam blanking or chopping, i.e. arrangements for momentarily interrupting exposure to the discharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement, ion-optical arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control
    • H01J37/3023—Programme control
    • H01J37/3026—Patterning strategy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H01J37/3175—Projection methods, i.e. transfer substantially complete pattern to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H01J37/3177—Multi-beam, e.g. fly's eye, comb probe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/1104—
    • H01L27/1112—
    • H01L27/112—
    • H01L27/11253—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM

Landscapes

  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electron Beam Exposure (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

하나 이상의 데이터 값들을 저장하기 위한 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스를 제조하는 방법으로서, 방법은 반도체 메모리 디바이스를 위한 복수의 메모리 셀들에 대한 구조들을 생성하기 위해 웨이퍼 상에 패턴을 노출시키는 단계 패턴은 하나 이상의 하전 입자 빔들을 이용하여 노출됨 -; 및 적어도 하나의 메모리 셀의 구조들이 반도체 메모리 디바이스의 다른 메모리 셀들의 대응하는 구조들과 상이하도록, 메모리 셀들 중 적어도 하나의 하나 이상의 구조들에서 하나 이상의 비-공통 피처들의 세트를 생성하기 위해 패턴의 노출 동안 하나 이상의 하전 입자 빔들의 노출 선량을 변형하는 단계를 포함한다.

Description

미리 결정된 시동 값을 갖는 메모리 디바이스
본 발명은 메모리 디바이스에 관한 것이다. 더 구체적으로, 본 발명은 미리 결정된 시동 값을 갖는 반도체 메모리 디바이스에 관한 것이다.
반도체 메모리는 통상적으로 메모리 셀들의 큰 어레이로부터 형성된다. 메모리 셀은 1 비트의 이진 정보를 저장하고 로직 1(예를 들어, 하이 전압 레벨)을 저장하도록 설정되거나 로직 0(예를 들어, 로우 전압 레벨)을 저장하도록 리셋되는 전자 회로이다. 메모리 셀은 또한 비트 셀로 알려져 있다. 랜덤 액세스 메모리(RAM)에서, 비트 값은 설정 또는 리셋 프로세스에 의해 변경될 때까지 유지(저장)될 수 있다. 판독 전용 메모리(Read-Only Memory)에서, 비트 값은 제조 후에 하드와이어(hardwire)되고 변경불가능하지만, 메모리 셀로부터 판독함으로써 액세스될 수 있다.
RAM은 통상적으로 전력이 인가되는 한 데이터를 저장하고; 이는 휘발성 메모리이다. RAM의 일 유형은 SRAM(Static RAM)이고, 이는 DRAM(Dynamic RAM)에서와 같이 어떠한 주기적 리프레시도 필요하지 않기 때문에 '정적'으로 지칭된다. SRAM 메모리 셀은 DRAM 메모리 셀보다 더 많은 컴포넌트들을 갖고 더 많은 칩 공간을 사용하지만, SRAM으로부터의 판독 및 그에 대한 기록은 일반적으로 DRAM보다 훨씬 빠르다. 이러한 이유로, SRAM은 통상적으로 레지스터들 및 캐시 메모리들에 사용된다.
도 7을 참조하면, SRAM 비트 셀의 일 구현은, 비트 값 Q(및 이의 보수 Q') 및 2개의 액세스 트랜지스터들을 유지하는 2개의 상호결합된 인버터들을 포함한다. SRAM은 비트 셀들의 행에 어드레스하기 위해 사용되는 워드 라인들(WL) 및 어드레스된 메모리 셀로부터 판독 및 기록하기 위해 사용되는 비트 라인들(BL 및
Figure 112020021214938-pct00001
)을 갖는 메모리 셀들의 어레이를 포함한다. 이러한 예에서, 비트 라인들은 차동적으로 사용되는데, 이는, 저장된 데이터 값을 판독하기 위해 2개의 비트 라인들 BL 및 BL 상에 존재하는 데이터 사이의 차이가 감지되는 것을 의미한다. 이러한 선택적인 차동 기술은, 각각의 열의 많은 메모리 셀들에 연결된 긴 라인들을 갖는 큰 메모리들에 유용하며 통상적으로 잡음 마진들을 개선하기 위해 제공된다.
SRAM 메모리 셀의 통상적인 구현은 도 8에 도시된 예와 같은 MOSFET들의 형태인 6개의 트랜지스터들을 사용한다. 메모리 셀에 저장된 데이터는 도 7의 2개의 상호결합된 인버터들을 형성하는 4개의 트랜지스터들 M1, M2, M3, M4를 사용하여 저장된다. 예를 들어, M1 및 M3은 NMOS MOSFET들일 수 있고, M2 및 M4는 PMOS MOSFET들일 수 있다. 이러한 메모리 셀은 0 및 1을 표시하기 위해 사용되는 2개의 안정된 상태들을 갖는다. 2개의 추가적인 액세스 트랜지스터들 M5 및 M6은 판독 및 기록 동작들 동안 메모리 셀에 대한 액세스를 제어하는 역할을 한다. M5 및 M6은 NMOS MOSFET일 수 있다.
2개의 액세스 트랜지스터들 M5 및 M6을 제어하는 워드 라인(도 8에서 WL)에 의해 메모리 셀에 대한 액세스가 가능하게 되고, M5 및 M6은 결국, 판독 및 기록 동작들 둘 모두를 위해 데이터를 전송하기 위해 사용되는 비트 라인들 BL 및 BL에 메모리 셀이 연결되어야 하는지 여부를 제어한다. 단일 비트 라인들이 또한 사용될 수 있다. 판독 액세스들 동안, 비트 라인들은 SRAM 메모리 셀 내의 인버터들에 의해 하이 및 로우로 활성으로 구동된다. 이는, 예를 들어, 각각의 비트 라인이 저장 커패시터들에 연결되고 전하 공유가 비트 라인을 위 또는 아래로 스윙하게 하는 DRAM들에 비해 SRAM 대역폭을 개선한다. SRAM들의 대칭 구조는 또한 차동 시그널링을 허용하고, 이는 작은 전압 스윙들을 더 쉽게 검출가능하게 한다. SRAM을 DRAM보다 더 빠르게 하는데 기여하는 다른 팩터는, 상업적 SRAM 칩들이 동시에 모든 어드레스 비트들을 수락한다는 점이다. 이에 반해, 상품 DRAM들은 칩 크기 및 비용을 낮추기 위해 동일한 패키지 핀들에 비해 2개의 절반들, 즉, 상위 비트들과 그에 후속하는 하위 비트들에서 멀티플렉싱된 어드레스를 갖는다. 도 10은 메모리 셀들, 워드 라인들 및 비트 라인들을 포함하는 SRAM의 예를 도시한다.
반도체 제조 프로세스들에서는 항상 어느 정도의 변동성이 있으며, 이는 제조되고 있는 결과적 반도체 디바이스들에서 의도하지 않은 랜덤 변형들을 초래한다. 임의의 회로 설계는, 실리콘으로 제조될 때, 설계, 마스크(마스크 기반 리소그래피) 및 팹(fab)이 동일하더라도 통상적으로 칩마다 약간 상이한 전기적 거동을 나타낸다. 이러한 변동성은 인증 시스템들과 같이 높은 보안 요건들을 갖는 애플리케이션들에 대해 제안된 PUF(physically unclonable function) 기술의 기초를 형성한다. PUF는 평가하기 쉽지만 예측하기 어렵고 복제가 거의 불가능한 물리적 구조로 구현된 엔티티이다. PUF들은 이들의 물리적 미세 구조의 고유성에 의존하며, 이는 결국 제조 동안 도입된 랜덤 물리적 팩터들에 의존한다. 이러한 팩터들은 예측불가능하고 제어불가능하여, 그 구조를 복사 또는 복제하는 것을 사실상 불가능하게 한다. PUF들은 예를 들어, 고유하고 위조불가능한 디바이스 식별자로서 사용될 수 있다.
PUF 회로는 암호화 키와 같은 데이터 값을 생성하도록 설계될 수 있다. 이러한 데이터 값은 PUF 회로를 내장한 칩을 제외하면 판독불가능하고 검출불가능한 비밀일 수 있다. 이러한 칩은 PUF 회로의 기본 암호화 키를 공개하지 않고 그 아이덴티티를 증명하는 챌린지 응답 메커니즘에 대한 프로비전 또는 데이터 값을 외부에 공개하지 않고 PUF 회로로부터의 데이터 값을 사용하는 다른 프로비전을 가질 수 있다.
SRAM은 PUF로서 사용될 수 있다. SRAM PUF는 랜덤성의 소스로서 제조 프로세스 변형들에 의해 초래되는 메모리 셀들의 구조들에서의 랜덤 변형들을 사용하는 고유 PUF로서 제조될 수 있다. 이러한 SRAM PUF는 각각의 SRAM 메모리 셀의 2개의 인버터들 사이에 존재하는 고유 미스매치에 기초할 수 있으며, 이는 SRAM이 파워 업될 때 각각의 메모리 셀에 저장된 데이터 비트의 값(메모리 셀의 시동 값)을 결정할 수 있다. 이상적으로는 인버터들 둘 모두가 동일해야 하지만, 제조 변동성으로 인해 2개의 인버터 사이에는 거의 항상 일부 랜덤 오프셋이 있다. SRAM 메모리 셀의 시동 상태는, 랜덤이고 사실상 복제불가능한 이러한 미스매치에 의해 결정된다. 통상적으로, SRAM 셀들의 세트의 시동 상태에 의해 결정되는 시동 데이터 값들의 세트가 PUF로서 사용되고, 여기서 각각의 셀이 하나의 비트에 기여한다.
고유 랜덤 제조 프로세스 변형들은 통상적인 SRAM 메모리 셀의 상이한 구조들에서의 변형들을 초래할 수 있다. SRAM 셀들에서, 이러한 공지된 변형들은 고유 랜덤 도펀트 변동, 고유 랜덤 라인 에지 및 라인 폭 거칠기 및 게이트 유전체에서의 고유 랜덤 변형들을 포함한다.
고유 랜덤 도펀트 변동은 트랜지스터와 같은 능동 회로 요소의 활성 영역에서 도펀트 원자들 이산성, 예를 들어 MOSFET의 채널에서 도핑의 변형에 기인하는 랜덤 프로세스 변형의 소스이다. 이는, 도펀트 원자들의 위치 및 수에 영향을 받으며 트랜지스터의 임계 전압에 직접적인 영향을 미친다. 반도체 프로세스 노드의 계속되는 축소로 인해, 도펀트 원자들의 수에서의 작은 변화는 큰 영향을 미친다. 예를 들어, 180μm 기술 노드의 경우, MOSFET 채널에 수천개의 도펀트 원자들이 있는 반면, 이러한 수는 32nm 기술 노드의 경우 약 100개 원자들로 감소되었다.
고유 랜덤 라인 에지 거칠기는, 게이트의 에지들이 직선이 아니라 거친 라인들이기 때문에 트랜지스터의 게이트가 일정한 길이 또는 폭을 갖지 않는 조건을 의미한다. 평균 직선으로부터의 에지들의 편차는 LER(Line Edge Roughness)로 공지되어 있는 한편, 평균 게이트 길이로부터의 편차는 LWR(Line Width Roughness)로 공지되어 있다.
45nm 기술 노드와 같은 기술들에서 사용되는 고-유전율(high-k) 게이트 유전체는 게이트 산화물 두께, 산화물 전하 및 인터페이스 트랩들에서의 변형들과 같은 게이트 유전체에서의 변형들에 매우 민감하다. 유전체에서의 고유 랜덤 물리 변화들은 MOSFET의 구동 전류, 게이트 터널링 전류 또는 임계 전압에서의 파라미터 변형들을 초래한다.
랜덤 미제어 제조 프로세스 변형들에 의해 초래되는 메모리 셀들의 구조에서의 랜덤 변형들에 의존하는 SRAM PUF의 단점은 SRAM의 시동 값이 랜덤이며, 오직 제조 후에만 결정될 수 있다는 점이다. 또한, 시동 값은 안정적이 아닐 수 있는데, 그 이유는, 시동 값이 변하는 온도 또는 공급 전압과 같은 환경 조건들에 영향받을 수 있는 SRAM 인버터들의 동작에 영향을 미치는 작은 랜덤 변형들에 의존하기 때문이다.
ROM은 전원이 인가되지 않더라도 데이터를 저장하며, 비휘발성 메모리이다. ROM의 예는 마스크 ROM이고, 이는 통상적으로, 트랜지스터 스위치들과 함께 선택적으로 연결되는 워드 라인들(어드레스 입력) 및 비트 라인들(데이터 출력)의 그리드로 구성된다. 마스크 ROM은 규칙적인 물리적 레이아웃 및 예측가능한 전파 지연을 갖는 임의의 룩업 테이블을 표현할 수 있다.
도 11은 마스크 ROM의 예를 도시한다. 각각의 메모리 셀은 이진 "1" 또는 이진 "0" 중 어느 하나를 생성하기 위해 트랜지스터가 없거나 하나의 트랜지스터를 갖는다. "1"로 구동되는 관련 어드레스 디코딩된 워드 라인에서, 접지된 소스 단자를 갖는 오픈 드레인 트랜지스터가 존재하면, 연관된 비트 라인은 "0"일 것이고; 그렇지 않으면 풀업 저항기(미도시)가 출력을 "1" 상태로 유지한다.
마스크 ROM들의 단점은 마스크 ROM의 회로 구성 및 그에 따른 마스크 ROM 내에 저장된 데이터 값이 종래의 검사 또는 역 엔지니어링 기술들에 의해 검출될 수 있다는 점이다.
메모리 디바이스의 시동 값이 물리적으로 검출가능하지 않고 미리 결정될 수 있는 솔루션이 필요하다.
칩의 층이 생성된 후, ROM에서 상이한 메모리 값들을 달성하기 위해 도핑 또는 주입 프로세스가 수행될 수 있다는 것이 공지되어 있다. 이러한 공지된 도핑 또는 주입 프로세스는 활성 영역의 주입을 위해 별개의 전용 프로세스를 요구한다는 단점이 있다. 그 일례는 US 2016/254269 A1에 개시되어 있고, 여기서 메모리 디바이스는 기판에 형성된 이격된 소스 및 드레인 영역들을 각각 갖는 복수의 ROM 셀들을 포함하고 그 사이에 채널 영역이 있고, 제1 게이트는 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되고, 제2 게이트는 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되며, 전도성 라인이 복수의 ROM 셀들 위에서 연장된다. 전도성 라인은 ROM 셀들의 제1 서브그룹의 드레인 영역들에 전기적으로 결합되고, ROM 셀들의 제2 서브그룹의 드레인 영역들에 전기적으로 결합되지 않는다. 대안적으로, ROM 셀들의 제1 서브그룹은 각각 채널 영역에서 더 높은 전압 임계 주입 영역을 포함하는 반면, ROM 셀들의 제2 서브그룹 각각에는 채널 영역에서 어떠한 더 높은 전압 임계 주입 영역도 없다. 이의 다른 예는 EP 0 991 118 A1에 개시되어 있으며, 여기서 이중 게이트 EEPROM 프로세스 흐름에서 멀티-레벨 ROM이 획득될 수 있다. 이 방법은 반도체 기판 상에서, ROM 셀들의 트랜지스터들, 전기적으로 소거가능한 비휘발성 메모리 셀들의 트랜지스터들 및 저장 회로부의 추가적인 트랜지스터들에 대해 각각 활성 영역들을 정의하는 것으로 시작한다. 이어서, 집적 커패시터들이 저장 회로에 통합된다. 이러한 방법에 따르면, 집적 커패시터들을 형성하기 위한 주입 단계 동안, ROM 셀들의 적어도 활성 영역이 유사하게 주입된다.
본 발명은 검사 또는 역 엔지니어링 기술들을 사용하여 사실상 검출불가능하게 시작하고 생성 프로세스에서 미리 결정될 수 있는 시동 데이터 값을 갖는 반도체 메모리 디바이스들을 생성하기 위한 솔루션을 제공한다. 메모리 디바이스들은 SRAM들 또는 ROM들 또는 다른 유형들의 메모리 형태로 구현될 수 있다. 메모리 디바이스들은 랜덤 제조 변형들에 의존하지 않고 PUF들로서 사용될 수 있다. 메모리 디바이스들은, 예를 들어 층 제거 및 전자 현미경을 사용하여 메모리 디바이스를 역 엔지니어링함으로써, 메모리 셀들의 물리적 검사가, 메모리 셀들의 시동 데이터 값들을 설정하기 위해 생성 프로세스 동안 취해진 조치들을 나타내기 않도록 생성될 수 있다.
반도체 메모리 디바이스는 칩에 내장될 수 있다. 시동 데이터 값은 반도체 메모리 디바이스를 내장한 칩의 외부로부터 액세스불가능할 수 있다.
유리하게는, 패턴의 노출 동안 하나 이상의 하전 입자 빔들의 노출 선량을 변경함으로써 메모리 셀의 시동 데이터 값이 제조 동안 미리 결정될 수 있다. 그 결과, 값을 결정하기 위해 제조 후 시동 값이 판독가능할 필요가 없어서, 공격자에 의해 악용될 수 있는 판독 회로가 필요하지 않다.
본 발명의 양상들 및 실시예들은 하기 설명 및 청구항들에서 추가로 설명된다.
이제, 대응하는 참조 부호들이 대응하는 부분들을 나타내는 첨부된 개략도들을 참조하여 실시예들이 단지 예시적으로 설명될 것이다.
도 1은 하전 입자 멀티-빔렛(multi-beamlet) 리소그래피 시스템의 예시적인 실시예의 단순화된 개략도를 도시한다.
도 2는 예시적인 마스크리스 리소그래피 시스템을 도시하는 개념도이다.
도 3은 데이터 경로의 실시예의 예시적인 기능 흐름도를 도시한다.
도 4 내지 도 6은 칩을 생성하는 예시적인 프로세스들을 도시한다.
도 7 및 도 8은 예시적인 SRAM 메모리 셀들의 회로도들이다.
도 9는 예시적인 SRAM의 회로도이다.
도 11은 예시적인 마스크 ROM의 회로도이다.
도 12a 및 도 12c는 실리콘에서 레이아웃된 예시적인 SRAM 메모리 셀을 도시한다.
도 12b는 도 12a에 대한 범례이다.
도 13은 도 12a의 6개의 메모리 셀들의 예시적인 타일링(tiling)을 도시한다.
도 14는 도 13의 폴리-실리콘 층의 피처들을 도시한다.
도 15는 폴리-실리콘 층의 게이트 레지스트를 도시한다.
도 16은 선량 변조 맵을 적용한 후 폴리-실리콘 층의 게이트 레지스트를 도시한다.
도 17은 결함 트랜지스터들을 포함하는 예시적인 마스크 ROM의 회로도를 도시한다.
도 18 및 도 19는 도 13의 N+ 및 P+ 층의 피처들, 및 주입 단계를 차단하기 위한 예시적인 레지스트 층들을 도시한다.
도면들은 단지 예시적인 목적들을 위한 것이며, 청구항들 의해 규정된 바와 같은 범위 또는 보호의 제한으로서 역할을 하지 않는다.
도 1은 트랜지스터 기반 메모리 셀의 하나 이상의 층들의 생성을 위해 사용될 수 있는 하전 입자 멀티-빔렛 리소그래피 머신(1)의 예시적인 실시예의 단순화된 개략도를 도시한다. 이러한 리소그래피 머신은 적합하게는, 복수의 빔렛들을 생성하는 빔렛 생성기, 상기 빔렛들을 변조된 빔렛들로 패터닝하는 빔렛 변조기 및 상기 빔렛들을 타겟의 표면 상으로 투사하기 위한 빔렛 프로젝터를 포함한다. 타겟은 예를 들어 웨이퍼이다. 빔렛 생성기는 통상적으로 소스 및 적어도 하나 개의 개구 어레이를 포함한다. 빔렛 변조기는 통상적으로 블랭킹 편향기 어레이 및 빔 정지 어레이를 갖는 빔렛 블랭커(blanker)이다. 빔렛 프로젝터는 통상적으로 스캐닝 편향기 및 투사 렌즈 시스템을 포함한다.
도 1에 도시된 실시예에서, 리소그래피 머신(1)은 균질한 팽창 전자 빔(4)을 생성하기 위한 전자 소스(3)를 포함한다. 빔 에너지는 바람직하게는 약 1 내지 10 keV의 범위에서 비교적 낮게 유지된다. 이를 달성하기 위해, 가속 전압은 바람직하게는 낮고, 전자 소스는 바람직하게는 접지 전위에서 타겟에 대해 약 -1 내지 -10 kV로 유지되지만, 다른 세팅들이 또한 사용될 수 있다.
전자 소스(3)로부터의 전자 빔(4)은 더블 옥토폴(octopole)을 통과할 수 있고, 후속적으로 전자 빔(4)을 시준하기 위한 시준기 렌즈(5)를 통과할 수 있다. 이해되는 바와 같이, 시준기 렌즈(5)는 임의의 유형의 시준 광학 시스템일 수 있다. 후속적으로, 전자 빔(4)은 빔 스플리터 상에 충돌할 수 있으며, 이는 하나의 적절한 실시예에서 애퍼처(aperture) 어레이(6A)이다. 애퍼처 어레이(6A)는 빔의 일부를 차단할 수 있고 복수의 서브빔(subbeam)들(20)이 애퍼처 어레이(6A)를 통과하도록 허용할 수 있다. 애퍼처 어레이는 바람직하게는 관통 홀들을 갖는 플레이트를 포함한다. 따라서, 복수의 평행 전자 서브빔들(20)이 생성될 수 있다.
제2 애퍼처 어레이(6B)는 각각의 서브빔으로부터 다수의 빔렛들(7)을 생성할 수 있다. 빔렛들은 또한 e-빔들로 지칭된다. 시스템은 다수의 빔렛들(7), 바람직하게는 약 10,000 내지 1,000,000개의 빔렛들을 생성할 수 있지만, 물론 더 많거나 더 적은 빔렛들을 사용하는 것이 가능하다. 시준된 빔렛들을 생성하기 위해 다른 공지된 방법들이 또한 사용될 수 있음에 유의한다. 이는, 서브빔들의 조작을 허용하며, 이는 특히 빔렛들의 수를 5,000개 이상으로 증가시킬 때 시스템 동작에 유리한 것으로 밝혀졌다. 이러한 조작은 예를 들어, 투사 렌즈의 평면에서 서브빔들을 광축으로 수렴시키는 집광 렌즈, 시준기 또는 렌즈 구조에 의해 수행된다.
집광 렌즈 어레이(21)(또는 집광 렌즈 어레이들의 세트)는 빔 정지 어레이(10)의 대응하는 개구를 향해 서브빔들(20)을 포커싱하기 위해, 애퍼처 어레이(6A)를 생성하는 서브빔 뒤에 포함될 수 있다. 제2 애퍼처 어레이(6B)는 서브빔들(20)로부터 빔렛들(7)을 생성할 수 있다. 빔렛 생성 애퍼처 어레이(6B)는 바람직하게는 빔렛 블랭커 어레이(9)와 조합되어 포함된다. 예를 들어, 둘 모두는 서브 조립체를 형성하도록 함께 조립될 수 있다. 도 1에서, 애퍼처 어레이(6B)는 각각의 서브빔(20)으로부터 3개의 빔렛들(7)을 생성하고, 이들은 대응하는 개구에서 빔 정지 어레이(10)를 가격하여 3개의 빔렛들은 단부 모듈(22) 내의 투사 렌즈 시스템에 의해 타겟 상에 투사된다. 실제로, 단부 모듈(22) 내의 각각의 투사 렌즈 시스템에 대한 애퍼처 어레이(6B)에 의해 훨씬 더 많은 빔렛들이 생성될 수 있다. 일 실시예에서, (7x7 어레이로 배열된) 49개의 빔렛들은 각각의 서브빔으로부터 생성될 수 있고 단일 투사 렌즈 시스템을 통해 지향될 수 있지만, 서브빔 당 빔렛들의 수는 200개 이상으로 증가될 수 있다.
서브빔들(20)의 중간 스테이지를 통해 빔(4)으로부터 빔렛들(7)을 단계적으로 생성하는 것은, 주요 광학 동작들이 비교적 제한된 수의 서브빔들(20)을 이용하여 그리고 타겟으로부터 비교적 먼 위치에서 수행될 수 있다는 이점을 갖는다. 하나의 이러한 동작은 투사 렌즈 시스템들 중 하나에 대응하는 포인트로의 서브빔들의 수렴이다. 바람직하게는 동작과 수렴 포인트 사이의 거리는 수렴 포인트와 타겟 사이의 거리보다 크다. 가장 적합하게는, 이와 함께 정전기 투사 렌즈들이 사용된다. 이러한 수렴 동작은, 진보된 노드들에서 특히 90 nm 미만의 임계 치수를 갖는 노드들에서, 신뢰가능한 하전 입자 빔 리소그래피를 수행하기 위해, 시스템이 감소된 스팟 크기, 증가된 전류 및 감소된 포인트 확산의 요건들을 충족할 수 있게 한다.
다음으로 빔렛들(7)은 변조기들(9)의 어레이를 통과할 수 있다. 변조기들(9)의 이러한 어레이는 복수의 블랭커들을 갖는 빔렛 블랭커 어레이를 포함하고, 블랭커들 각각은 전자 빔렛들(7) 중 하나 이상을 편향시킬 수 있다. 블랭커들은 더 구체적으로 제1 및 제2 전극이 제공된 정전기 편향기들일 수 있고, 제2 전극은 접지 또는 공통 전극이다. 빔렛 블랭커 어레이(9)는 빔 정지 어레이(10)와 함께 변조 디바이스를 구성한다. 빔렛 제어 데이터에 기초하여, 변조 수단(8)은 전자 빔렛들(7)에 패턴을 추가할 수 있다. 패턴은 단부 모듈(22) 내에 존재하는 컴포넌트들을 이용하여 타겟(24) 상에 투사될 수 있다.
이러한 실시예에서, 빔 정지 어레이(10)는 빔렛들이 통과하도록 허용하기 위한 애퍼처들의 어레이를 포함한다. 기본 형태의 빔 정지 어레이는 통상적으로 둥근 구멍들인 스루홀(through-hole)들이 제공된 기판을 포함할 수 있지만, 다른 형상들이 또한 사용될 수 있다. 일 실시예에서, 빔 정지 어레이(8)의 기판은 스루홀들의 규칙적으로 이격된 어레이를 갖는 실리콘 웨이퍼로부터 형성되고, 표면 하전을 방지하기 위해 금속의 표면 층으로 코팅될 수 있다. 일 실시예에서, 금속은 CrMo와 같은 천연 산화물 스킨을 형성하지 않는 유형일 수 있다.
일 실시예에서, 빔 정지 어레이(10)의 통로들은 빔렛 블랭커 어레이(9)에서 구멍들과 정렬될 수 있다. 빔렛 블랭커 어레이(9) 및 빔렛 정지 어레이(10)는 통상적으로 빔렛들(7)을 차단하거나 통과시키도록 함께 동작한다. 빔렛 블랭커 어레이(9)가 빔렛을 편향시키는 경우, 빔렛은 빔렛 정지 어레이(10) 내의 대응하는 애퍼처를 통과하지 않을 것이고 그 대신 빔렛 차단 어레이(10)의 기판에 의해 차단될 것이다. 그러나, 빔렛 블랭커 어레이(9)가 빔렛을 편향시키지 않으면, 빔렛은 빔렛 정지 어레이(10) 내의 대응하는 애퍼처들을 통과할 것이고 이어서 타겟(24)의 타겟 표면(13) 상의 스팟으로서 투사될 것이다.
리소그래피 머신(1)은 또한 예를 들어, 패턴 비트맵 데이터의 형태로 빔렛 제어 데이터를 빔렛 블랭커 어레이(9)에 공급하기 위한 데이터 경로를 포함할 수 있다. 빔렛 제어 데이터는 광섬유들을 사용하여 송신될 수 있다. 각각의 광섬유 단부로부터 변조된 광 빔들이 빔렛 블랭커 어레이(9) 상의 광 민감 요소 상에 투사될 수 있다. 각각의 광 빔은 광 민감 요소에 결합된 하나 이상의 변조기들을 제어하기 위해 패턴 데이터의 일부를 유지할 수 있다.
후속적으로, 전자 빔렛들(7)은 단부 모듈에 진입할 수 있다. 이하, 용어 '빔렛'은 변조된 빔렛을 지칭한다. 이러한 변조된 빔렛은 시간별 순차적 부분들을 효과적으로 포함한다. 이러한 순차적 부분들 중 일부는 더 낮은 강도를 가질 수 있고, 바람직하게는 제로 강도, 즉, 빔 정지부에서 정지된 부분들을 가질 수 있다. 일부 부분들은 후속 스캐닝 기간에 대한 시작 위치에 빔렛을 위치설정하는 것을 허용하기 위해 제로 강도를 가질 수 있다.
단부 모듈(22)은 바람직하게는, 다양한 컴포넌트들을 포함하는 삽입가능하고 교체가능한 유닛으로서 구성된다. 이러한 실시예에서, 단부 모듈은 빔 정지 어레이(10), 스캐닝 편향기 어레이(11) 및 투사 렌즈 배열(12)을 포함할 수 있지만, 이들 모두가 단부 모듈에 포함될 필요는 없고, 이들은 상이하게 배열될 수 있다.
빔렛 정지 어레이(10)를 통과한 후, 변조된 빔렛들(7)은, 편향되지 않은 빔렛들(7)의 방향에 실질적으로 수직인 X- 및/또는 Y-방향에서 각각의 빔렛(7)의 방향을 제공하는 스캐닝 편향기 어레이(11)를 통과할 수 있다. 이러한 실시예에서, 편향기 어레이(11)는 비교적 작은 구동 전압들의 인가를 가능하게 하는 스캐닝 정전기 편향기일 수 있다.
다음으로, 빔렛들은 투사 렌즈 배열(12)을 통과할 수 있고, 타겟 평면에서, 통상적으로 웨이퍼인 타겟의 타겟 표면(24) 상에 투사될 수 있다. 리소그래피 애플리케이션들의 경우, 타겟은 통상적으로 하전 입자 민감 층 또는 레지스트 층이 제공되는 웨이퍼를 포함한다. 투사 렌즈 배열(12)은 빔렛을 포커싱하여, 예를 들어, 직경이 약 10 내지 30 나노미터인 기하학적 스팟 크기를 도출할 수 있다. 이러한 설계에서 투사 렌즈 배열(12)은 예를 들어, 약 100 내지 500배의 축소를 제공한다. 이러한 바람직한 실시예에서, 투사 렌즈 배열(12)은 유리하게는 타겟 표면에 가깝게 위치된다.
일부 실시예들에서, 타겟 표면(24)과 포커싱 투사 렌즈 배열(12) 사이에 빔 보호기가 위치될 수 있다. 빔 보호기는, 웨이퍼로부터 방출된 레지스트 입자들이 리소그래피 머신 내의 임의의 민감 요소들에 도달할 수 있기 전에 이들을 흡수하기 위해 필요한 애퍼처들이 제공되는 포일(foil) 또는 플레이트일 수 있다. 대안적으로 또는 추가적으로, 스캐닝 편향 어레이(9)는 투사 렌즈 배열(12)과 타겟 표면(24) 사이에 제공될 수 있다.
대략적으로 말해서, 투사 렌즈 배열(12)은 빔렛들(7)을 타겟 표면(24)에 포커싱한다. 이로써, 단일 픽셀의 스팟 크기가 정확한 것이 추가로 보장된다. 스캐닝 편향기(11)는 타겟 표면(24) 위에서 빔렛들(7)을 편향시킬 수 있다. 이로써, 타겟 표면(24) 상의 픽셀의 위치가 마이크로스케일로 정확한 것이 보장될 필요가 있다. 특히, 스캐닝 편향기(11)의 동작은, 픽셀이 궁극적으로 타겟 표면(24) 상의 패턴을 구성하는 픽셀들의 그리드에 잘 들어맞는 것을 보장할 필요가 있다. 타겟 표면 상의 픽셀의 매크로스케일 위치설정은 타겟(24) 아래에 존재하는 웨이퍼 위치설정 시스템에 의해 적절히 가능하게 되는 것을 이해할 것이다.
이러한 고품질 투사는 재현가능한 결과를 제공하는 리소그래피 머신을 획득하는 것과 관련될 수 있다. 통상적으로, 타겟 표면(24)은 기판의 최상부 상에 레지스트 필름을 포함한다. 레지스트 필름의 부분들은 하전 입자들, 즉, 전자들의 빔렛들의 인가에 의해 화학적으로 수정될 수 있다. 그 결과로, 필름의 조사된 부분은 현상기에서 더 많이 또는 덜 용해되어, 웨이퍼 상에 레지스트 패턴을 도출할 수 있다. 웨이퍼 상의 레지스트 패턴은 후속적으로, 즉, 반도체 제조 분야에서 공지된 바와 같은 주입, 에칭 및/또는 증착 단계들에 의해 하부 층에 전사될 수 있다. 명백하게, 조사가 균일하지 않으면, 레지스트는 균일한 방식으로 전사되지 않아서 패턴에서 실수들을 초래할 수 있다. 또한, 이러한 리소그래피 머신들 대부분은 복수의 빔렛들을 이용한다. 편향 단계들로부터 조사에서의 어떠한 차이도 초래되지 않아야 한다.
도 2는, 3개의 하이 레벨 서브-시스템들, 즉, 웨이퍼 위치설정 시스템(25), 전자 광학 열(20) 및 데이터 경로(30)로 분할되는, 예시적인 하전 입자 리소그래피 시스템(1A)의 개념도를 도시한다. 웨이퍼 위치설정 시스템(25)은 웨이퍼(24)를 전자 광학 열(20) 하에서 x-방향으로 이동시킨다. 전자-광학 열(20)에 의해 생성된 전자 빔렛들과 웨이퍼를 정렬시키기 위해 데이터 경로 서브-시스템(30)으로부터 동기화 신호들이 웨이퍼 위치설정 시스템(25)에 제공될 수 있다. 전자-광학 열(20)은 도 1에 도시된 바와 같이 하전 입자 멀티-빔렛 리소그래피 머신(1)을 포함할 수 있다. 빔렛 블랭커 어레이(9)의 스위칭은 또한 패턴 비트맵 데이터를 사용하여 데이터 경로 서브-시스템(30)을 통해 제어될 수 있다.
도 3은 데이터 경로의 실시예의 예시적인 기능 흐름도를 도시한다. 도 3에서, 기능 흐름도는 4개의 섹션들로 분리된다: 3010은 기본 데이터 출력들/입력들의 데이터 포맷을 표시하기 위해 사용되고; 3020은 데이터 출력들/입력들(평행사변형들) 및 기능 요소들(직사각형들)을 포함하는 프로세스 흐름을 도시하고; 3030은 상부 기능 요소들에서 수행되는 프로세스 단계들을 표시하기 위해 사용되고; 3040은 프로세스 단계들이 통상적으로 얼마나 자주 수행되는지, 예를 들어, 설계(3041) 당 한번, 웨이퍼(3042) 당 한번 또는 필드(3043) 당 한번을 표시하기 위해 사용된다. 로마자 I, II 및 III은 피처 데이터 세트 및/또는 선택 데이터가 데이터 경로에 제공될 수 있을 때를 표시한다.
프로세스에 대한 입력은 GDS-II 설계 레이아웃 데이터(2007), 또는 하전 입자 리소그래피 머신을 사용하여 생성될 칩 설계를 정의하는 임의의 다른 적합한 포맷, 예를 들어, OASIS 데이터 포맷인 설계 레이아웃일 수 있다. 패턴 데이터 프로세싱 시스템은 GDS-II 파일을, 예를 들어, 바닥에서 화살표(3041)로 표시된 바와 같이 설계 당 한번 미리 프로세싱(1022)할 수 있다.
파선 블록 내의, 즉, 소프트웨어 프로세싱(1071A)으로부터 하드웨어 프로세싱(1073)까지의 프로세스들은 통상적으로 리소그래피 머신(1, 1A)에서 수행되어, 더 보안된 동작 환경을 가능하게 한다.
선택적으로, GDS-II 설계의 일부가 아닌 칩 설계 부분은 로마자 I, II 및 III로 표시된, 기능 흐름 내의 다양한 스테이지들에서 패턴 데이터에 삽입될 수 있다.
선택적인 칩 설계 부분은 로마자 I로 표시된, 이 예에서는 GDSII 입력인 설계 레이아웃 데이터 입력의 프로세싱 시에 패턴 데이터에 삽입될 수 있다. 이러한 스테이지에서, 패턴 데이터 프로세싱은 통상적으로 벡터 기반 데이터 포맷으로 수행된다. 더 바람직하게는, 선택적인 칩 설계 부분을 패턴 데이터에 삽입하는 것은 로마자 II로 표시된 바와 같은 소프트웨어 프로세싱 스테이지(1071A)에서 또는 로마자 III로 표시된 바와 같은 스트리밍 스테이지(1071B)에서 수행될 수 있다. S/W 프로세싱 스테이지(1071A)는 통상적으로, 바닥으로부터 제2 화살표(3042)로 표시된 바와 같이, 웨이퍼 당 한번 수행된다. 스트리밍 스테이지(1071B)는 통상적으로 제3 화살표(3043)로 표시된 바와 같이 필드 당 한번 또는 칩 당 한번 수행된다.
S/W 프로세싱 스테이지(1071A) 및 스트리밍 스테이지(1071B)는 패턴 스트리머(streamer)에서 구현될 수 있다. 기능 흐름의 우측에 있는 하드웨어 프로세싱 스테이지(1073)는 통상적으로, 생성될 칩 설계를 포함하는 패턴 데이터(2009)에 의해 블랭커가 제어되는 것을 수반한다.
GDS-II 포맷 패턴 데이터는, 통상적으로 근접 효과 정정, 레지스트 가열 정정, 및/또는 스마트 경계들을 포함하는(3031로 함께 도시됨) 오프라인 프로세싱(1022)를 겪을 수 있다. 결과적인 정정된 벡터 패턴 데이터(2008)는 벡터 포맷일 수 있고, 3011로 도시된 선량 정보를 포함할 수 있다. 이러한 오프라인 프로세싱(1022)은 통상적으로 웨이퍼들의 하나 이상의 배치들에 대해, 주어진 패턴 설계에 대해 한 번 수행된다. 로마자 I로 표시된 이러한 스테이지에서 선택적 칩 설계 부분을 삽입하는 경우, 오프라인 프로세싱(1022)은 더 빈번하게, 웨이퍼 당 한번까지 또는 심지어 필드 또는 칩 당 한번 수행될 필요가 있을 수 있다.
다음으로, 벡터 데이터(2008)를 래스터화하여, 예를 들어, 4-비트 그레이스케일 비트맵 포맷(3012)으로 패턴 시스템 스트리머(PSS) 비트맵 데이터(3021)를 생성하기 위해, 벡터 툴 입력 데이터(2008)의 인라인 프로세싱이 수행될 수 있다.
이러한 프로세싱은 통상적으로 소프트웨어에서 수행된다. 선택적인 칩 설계 부분이 로마자 II에 의해 표시된 바와 같이, 이러한 스테이지에 추가될 수 있다. 이어서, 패턴 스트리머는, 3032로 공동으로 도시된 비트맵 데이터 상에서 이전과 같이, 가능하게는 빔 위치 교정, 필드 크기 조정 및/또는 필드 위치 조정을 위해 X 및/또는 Y 방향에서 전체적 또는 부분적 픽셀 시프트를 수반하는 정정들을 포함하는 블랭커 포맷 데이터(2009)를 생성하기 위해 PSS 포맷 데이터(3021)를 프로세싱할 수 있다. 진입 포인트 II에 대해 대안적으로, 선택적인 칩 설계 부분이 로마자 III에 의해 표시된 바와 같이, 이러한 스테이지에 추가될 수 있다. 이러한 프로세싱은 필드마다 수행될 수 있다. 이어서, 블랭커 포맷 패턴 데이터(2009)는 웨이퍼의 노출을 위해 리소그래피 시스템에 송신될 수 있다(3022).
도 3에 표시된 바와 같이, 래스터화는 스트리밍 스테이지(107B)에서 수행될 수 있고, 이는 통상적으로 하드웨어에서 수행되는 실시간 프로세싱을 수반한다. 빔 위치 교정, 필드 크기 조정, 및/또는 필드 위치 조정(3032)을 위한 정정들은 벡터 포맷 PSS 포맷 데이터(3021) 상에서 수행될 수 있고, 이어서 이를 블랭커 포맷(2009)으로 변환시킬 수 있다. 벡터 데이터에 대해 정정들이 행해질 때, X 및 Y 방향에서 전체적 픽셀 시프트들 및 서브픽셀 시프트들 둘 모두가 행해질 수 있다.
예시적인 목적으로, 도 4 내지 도 6은 칩의 2개의 전도성 층들을 상호연결하기 위한 전도성 비아(via)들을 제조하기 위한 프로세스들의 예들을 도시한다. 유사한 방식으로 비아 층 이외의 층들이 생성될 수 있다. 예를 들어, 레지스트 층들은 폴리실리콘 게이트들의 생성 전에 또는 PMOS 또는 NMOS 영역들을 주입하기 전에 생성될 수 있다. 다른 예들에서, 트랜지스터들 또는 다이오드들에 대한 반도체 층이 생성될 수 있고, 금속 층과 게이트 사이에 연결부들을 형성함으로써 접촉 층이 생성될 수 있고 그리고/또는 회로 요소들 사이에 연결부들을 형성함으로써 금속 층이 생성될 수 있다.
도 4는 칩을 생성하는 예시적인 프로세스를 도시한다. 이러한 예에서, 칩의 제1 부분(도 4의 좌측 부분)은 포토리소그래피를 사용하여 (마스크를 사용하여) 생성될 수 있고, 칩의 제2 부분(도 4의 우측 부분)은 하전 입자 멀티-빔렛 리소그래피를 사용하여 (마스크 없이) 생성될 수 있다. 도 4의 프로세스의 시작에서, 웨이퍼는, 도 4a에 도시된 바와 같이 최상부에 레지스트(205)(예를 들어, KrF 레지스트)를 갖는 절연 층(202)(예를 들어, SiO2) 및 전도성 연결 라인들을 형성하기 위해 이전에 패터닝된 바닥 금속 층(201)을 포함할 수 있다.
도 4b에 도시된 바와 같이, 제1 부분의 생성을 위해, 레지스트(205)는 예를 들어 KrF 레이저를 사용하여 마스크-기반 노출을 겪고, 이어서, 마스크에 의해 정의된 패턴들이 레지스트 층(205)으로부터 제거되는 현상 단계가 후속될 수 있다. 도 4c에 도시된 바와 같이 에칭 및 스트리핑 단계에서, 이들 패턴들은 절연 층(202) 내로 에칭될 수 있고, 이어서 레지스트가 제거된다.
다음으로, 도 4d에 도시된 바와 같이 전도성 층(207)이 에칭 및 스트리핑된 절연 층 상에 적용될 수 있다. 예를 들어, 도 4d에 도시된 바와 같이 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 불필요한 전도성 재료를 제거하기 위해 화학-기계적 평탄화(CMP)가 사용되어, 도 4e에 도시된 마스크 노출에 의해 정의된 바와 같이 전도성 비아들이 요구되는 위치들에 존재하는 전도성 재료를 갖는 절연 재료를 포함하는는 층(202) 및 바닥 금속 층(201)을 갖는 웨이퍼를 도출할 수 있다.
다음으로, 제2 부분의 생성을 위해, 웨이퍼는 절연 층(202)을 에칭하기 위해 하나 이상의 에칭 장벽 필름들을 수용할 수 있다. 예를 들어, SOC(spin on carbon) 필름(203) 및 최상부 상에 e-빔 레지스트(206)가 형성된 SiARC(silicon-containing antireflective coating) 하드 마스크(203)가 도 4f에 도시된 바와 같이, 마스크-기반 포토리소그래피 페이즈(phase)로부터 에칭된 부분을 포함하는 절연 층(202)을 커버한다. 도 4g에 도시된 바와 같이, 레지스트(206)는 마스크리스 e-빔 노출을 겪고, 이어서 e-빔들에 의해 노출된 패턴들이 레지스트(206)로부터 제거되는 현상 단계가 후속된다. 도 4h에 도시된 바와 같이, 에칭 및 스트리핑 단계에서, 이들 패턴은 에칭 장벽 필름들(203 및 204) 내로 에칭될 수 있고, 레지스트는 제거될 수 있다. 다음으로, 도 4i에 도시된 바와 같이, 에칭 장벽 필름들(203, 204)에 생성된 패턴들은 절연 층(202) 내로 에칭될 수 있고, 필름들(203, 204)은 스트리핑될 수 있다.
다음으로, 도 4j에 도시된 바와 같이 전도성 층(207)이 에칭 및 스트리핑된 절연 층(202) 상에 적용될 수 있다. 예를 들어, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 도 4k에 도시된 바와 같이 화학-기계적 평탄화(CMP)가 불필요한 전도성 재료를 제거하여, 도 4k에 도시된 바와 같이, 마스크 노출 및 마스크리스 노출에 의해 정의된 바와 같이 전도성 비아들이 요구되는 위치들에 존재하는 전도성 재료를 갖는 절연 재료를 포함하는 층(202) 및 바닥 금속 층(201)을 갖는 웨이퍼를 도출할 수 있다.
도 4의 실시예에서, 2개의 CMP 단계들이 필요할 수 있다. CMP 단계들에 의해 초래되는 디싱(dishing) 및 이중 침식 효과들은 비아들의 전도성 재료를 포함하는 절연 층의 두께에 영향을 미칠 수 있다. 이는 칩의 아날로그 및 무선 주파수 성능에 부정적인 영향을 미칠 수 있다. 도 5는 단일 CMP 단계만이 필요할 수 있는 칩들을 생성하기 위한 개선된 프로세스를 도시한다.
도 5는 칩을 생성하는 다른 예시적인 프로세스를 도시한다. 이러한 예에서 칩의 제1 부분(도 5의 좌측)은 마스크-기반 포토리소그래피를 사용하여 생성될 수 있고, 칩의 제2 부분(도 5의 우측)은 마스크리스 하전 입자 멀티-빔렛 리소그래피를 사용하여 생성될 수 있다.
도 5의 프로세스의 시작에서, 웨이퍼는, 도 5a에 도시된 바와 같이 에칭 장벽 필름들(203 및 204)(예를 들어, SOC + SiARC HM) 및 레지스트(205)(예를 들어, KrF 레지스트) 하에 절연 층(202)(예를 들어, SiO2) 및 전도성 연결 라인들을 형성하기 위해 이전에 패터닝된 바닥 금속 층(201)을 포함할 수 있다. 유리하게는 에칭 장벽 필름들(203 및 204)은 마스크-기반 포토리소그래피 및 마스크리스 하전 입자 멀티-빔렛 리소그래피 페이즈 둘 모두에 대해 사용되어, 아래에서 추가로 설명될 바와 같이, 포토리소그래피 페이즈에서 CMP 단계에 대한 필요성을 제거할 수 있다.
도 5b에 도시된 바와 같이, 제1 부분의 생성을 위해, 레지스트(205)는 예를 들어 KrF 레이저를 사용하여 마스크 노출을 겪고, 이어서, 마스크에 의해 정의된 패턴들이 레지스트(205)로부터 제거될 수 있는 현상 단계가 후속될 수 있다. 도 5c에 도시된 바와 같이, 에칭 및 스트리핑 단계에서, 이들 패턴들은 SOC(204) 내로 에칭될 수 있고, 레지스트가 제거된다.
다음으로, 도 5d에 도시된 바와 같이, 제2 부분의 생성을 위해, 웨이퍼는 포토리소그래피 페이즈로부터 에칭된 부분을 포함하는 에칭 장벽 필름들(203 및 204)을 커버하는 e-빔 레지스트(206)를 수용할 수 있다. 도 5e에 도시된 바와 같이, 레지스트(206)는 e-빔 노출을 겪고, 이어서 e-빔들에 의해 정의된 패턴들이 레지스트(206)로부터 제거될 수 있는 현상 단계가 후속된다. 도 5f에 도시된 바와 같이, 에칭 및 스트리핑 단계에서, 이들 패턴은 에칭 장벽 필름들(203, 204) 내로 에칭될 수 있고, 레지스트(206)가 제거된다. 다음으로, 도 5g에 도시된 바와 같이, 마스크-기반 포토리소그래피 페이즈 및 마스크리스 하전 입자 멀티-빔렛 리소그래피 페이즈 둘 모두에서 에칭 장벽 필름들(203, 204)에서 생성된 패턴들이 절연 층(202) 내로 에칭될 수 있고, 필름들(203, 204)은 스트리핑될 수 있다.
다음으로, 도 5h에 도시된 바와 같이, 칩의 제1 부분 및 제2 부분 둘 모두에 대해 에칭 및 스트리핑된 절연 층(202) 상에 전도성 층(207)이 적용될 수 있다. 예를 들어, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 화학-기계적 평탄화(CMP)가 불필요한 전도성 재료를 제거하여, 도 5i에 도시된 바와 같이, 마스크 노출 및 마스크리스 노출에 의해 정의된 위치들에 전도성 재료를 갖는 절연 재료를 포함하는는 층(202) 및 바닥 금속 층(201)을 갖는 웨이퍼를 도출할 수 있다.
상부 금속 층은 절연 층(202) 위에 증착되고 전도성 연결 라인들의 제2 세트를 생성하도록 패터닝되어, 절연 층(202)에 형성된 비아들은 바닥 금속 층과 상부 금속 층 사이의 전기적 연결부들로서 기능할 수 있다.
도 6은 칩을 생성하는 다른 예시적인 프로세스를 도시한다. 이러한 예에서, 칩의 제1 부분(도 6의 좌측) 뿐만 아니라 칩의 제2 부분(도 6의 우측)의 전부 또는 일부분은 마스크리스 하전 입자 멀티-빔렛 리소그래피를 사용하여 생성될 수 있다.
도 6의 프로세스의 시작에서, 웨이퍼는, 도 10a에 도시된 바와 같이 에칭 장벽 필름들(203 및 204)(예를 들어, SOC + SiARC HM) 및 e-빔 레지스트(206)(예를 들어, KrF 레지스트) 하에 절연 층(202)(예를 들어, SiO2) 및 전도성 연결 라인들을 형성하기 위해 이전에 패터닝된 바닥 금속 층(201)을 포함할 수 있다.
도 10b에 도시된 바와 같이, 레지스트(206)는 e-빔 노출을 겪고, 이어서 e-빔들에 의해 정의된 패턴들이 레지스트 층(206)으로부터 제거될 수 있는 현상 단계가 후속된다. 도 6c에 도시된 바와 같이, 에칭 및 스트리핑 단계에서, 이들 패턴은 에칭 장벽 필름들(203, 204) 내로 에칭될 수 있고, 레지스트(206)가 제거될 수 있다. 후속적으로, 도 6d에 도시된 바와 같이, 패턴들은 절연 층(202) 내로 에칭될 수 있고 에칭 장벽 필름들(203, 204)은 스트리핑된다.
다음으로, 도 6e에 도시된 바와 같이, 칩의 제1 부분 및 제2 부분 둘 모두에 대해 에칭 및 스트리핑된 절연 층(202) 상에 전도성 층(207)이 적용될 수 있다. 예를 들어, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 화학-기계적 평탄화(CMP)가 불필요한 전도성 재료를 제거하여, 도 6f에 도시된 바와 같이, e-빔들에 의해 정의된 위치들에 형성된 전도성 재료를 갖는 절연 재료를 포함하는는 층 및 바닥 금속 층(201)을 갖는 웨이퍼를 도출할 수 있다.
도 8의 SRAM 셀은 도 12a에 도시된 바와 같이 실리콘에서 레이아웃될 수 있다. 도 12a에서 사용되는 상이한 패턴들은 도 12b에서 설명된다. 이러한 예에서, 접촉 직경은 90nm이고 최소 게이트는 도시된 바와 같이 70nm이다. 게이트 비율들 W/L(폭 대 길이)는, NMOS 풀-다운(pull-down)(M1, M3)들이 액세스 트랜지스터들(M5, M6)보다 강하게 한다. 이는 판독 사이클 동안 안정성을 증가시키고, 여기서 비트 라인들은 미리 충전되고, 3상(tri-state)이 되고, 이어서 액세스 트랜지스터들을 개방함으로써 감지된다. 기록 사이클에서, 인버터들의 입력들 중 하나는 로우로 강제될 것이다. 그 값을 인계하기 위해, PMOS 풀-업(pull-up)(M2, M4)들은 액세스 트랜지스터들보다 약해야 한다. PMOS는 NMOS보다 훨씬 약하여, 그 기하구조는 액세스 트랜지스터들과 대략 동일할 수 있다.
도 12c는 예시적인 치수들을 표시하는 동일한 6T-SRAM 비트 셀을 다시 도시한다. 예시적인 레이아웃은 느슨하게 0.69 μm2 설계에 기초한다. 도 12c는 완벽하게 축척대로는 아니지만, 실제 설계 규칙들은 표시된 바와 같을 수 있다. 표 1의 설계 규칙들이 추가로 적용될 수 있다.
Figure 112020021214938-pct00002
표 1: 설계 규칙들
에칭 이후, 게이트들은, 예를 들어, 다음과 같이 도시된 것보다 짧아짐에 유의한다: Lsilicon = Ldrawn - 25nm = 45nm. 또한 접촉부들은 통상적으로 정사각형들로 도시되지만, 제조 시에 둥근 플러그들이 됨에 유의한다.
SRAM 셀들은 효율적인 패키징을 위해 웨이퍼 상으로 타일링될 수 있다. 그 예가 도 13에 도시되며, 여기서 총 36개의 트랜지스터들을 갖는 도 12a의 6개의 셀들이 도시되어 있다. 인접한 셀들이 미러링되어, 경계들 상의 상호연결부들은 공간의 효율적 사용을 위해 공유될 수 있다.
SRAM의 제조는, 재료의 상이한 층들을 함께 생성하여 SRAM을 형성하기 위해 포토리소그래피 및/또는 하전 입자 빔 리소그래피를 수반할 수 있다. 층들의 일부는 예를 들어, 도 12a에 도시된 바와 같이 SRAM 셀을 형성한다. 트랜지스터들의 게이트들을 형성하는 폴리(PO) 라인들, 예를 들어, 도 12a에 도시된 폴리 라인들은 하전 입자 빔 리소그래피를 사용하여 생성될 수 있다.
통상적으로, SRAM 셀의 트랜지스터들의 게이트들을 생성하기 전에, n-MOS 및 p-MOS 트랜지스터들의 n-우물, p-우물 및 n-채널, p-채널 및 및 게이트 산화물 필름이 생성되었을 수 있다. 다음으로, 폴리-실리콘(다결정 실리콘) 층이 적용될 수 있고, CVD 방법을 사용하여 그로부터 게이트 전극이 형성될 수 있다. 도 4 내지 도 6의 예들과 유사하게, 이어서, 가능하게는 에칭 장벽 필름들 아래를 포함하여 e-빔 레지스트가 적용될 수 있다. 하전 입자 멀티-빔렛 리소그래피 머신을 사용하면, e-빔 레지스트 층이 노출되어, e-빔 레지스트 층에 게이트들의 패턴을 생성할 수 있다. 이렇게 생성된 게이트 레지스트 패턴은, 게이트들이 형성될 곳을 제외하면, 폴리-실리콘을 제거하기 위한 다음 단계에서 사용될 수 있다. 예를 들어, 마스크로서 게이트 레지스트 패턴을 사용하면, 게이트는 폴리-실리콘을 에칭함으로써 형성될 수 있다. 에칭 이후, 레지스트 패턴은 제거될 수 있다.
따라서, 도 14에 도시된 바와 같은 PO 패턴 또는 "게이트" 패턴이 생성될 수 있다. 도 14의 예의 패턴은 도 13의 폴리실리콘 층의 패턴에 대응한다.
SRAM 셀의 인버터 트랜지스터의 게이트의 적어도 일부의 두께 및/또는 길이를 변경하는 것은 SRAM-셀의 시동 값에 영향을 미칠 수 있음이 밝혀졌다. 따라서, 하나 이상의 게이트들의 치수들은 SRAM 셀의 미리 결정된 시동 값을 달성하도록 변경될 수 있다. 또한, 하전 입자 멀티-빔렛 리소그래피는 상이한 두께 및/또는 길이를 갖는 게이트들의 생성을 가능하게 하는 한편, 상이한 치수들은 설계 허용오차들 내에 있다. 그 결과, 게이트들의 상이한 치수들은 물리적으로 검출불가능하며, SRAM 셀의 시동 값은 미리 결정될 수 있다.
인버터 트랜지스터들의 게이트들의 폭 및/또는 길이를 변경하기 위해, 빔렛 제어 데이터(2009)를 생성하기 위한 선량 변조 맵이 데이터에 적용되어, 미리 정의된 위치들에서 게이트 길이 및/또는 게이트 폭 수정을 도출할 수 있다. 선량 변조 맵은 도 3의 예에서 선택적인 칩 설계 부분에 대해 설명된 바와 같이 데이터에 적용될 수 있다. 선량 변조 맵은 웨이퍼 상의 픽셀들에 적용된 선량들의 알파 조성에 대한 알파 채널 맵으로서 기능할 수 있다. 선량 변조 맵은 통상적으로 웨이퍼 상의 픽셀 크기보다 낮은 분해능이다. 픽셀은 예를 들어, 웨이퍼 상의 5.3nm x 5.3nm 피처에 대응하는 한편, 선량 변조 맵의 분해능은 42nm x 42nm일 수 있다.
도 15는 하전 입자 멀티-빔렛 리소그래피 머신을 사용하여 생성된, 레지스트 층 상에 노출된 게이트 패턴의 일부의 예를 도시한다. 이러한 예에서, 레지스트 상에 노출된 패턴의 형상은 하부 폴리실리콘 층 내의 MOSFET에 대한 게이트를 형성하기 위한 것이다. 42nm x 42nm의 셀들을 갖는 그리드가 노출된 게이트 패턴 위에 중첩되어 도시되어 있다(그리드는 웨이퍼 상에 존재하지 않지만, 단지 선량 변조 맵 셀들의 위치를 표시한다). 도 15의 예에서, 노출된 게이트 패턴은 하전 입자 빔들을 제어하기 위해 사용되는 패턴 데이터에 기초하여 형성되고, 어떠한 선량 변조 맵도 적용되지 않는다. 노출 이후, 다음 프로세싱 단계에서, MOSFET의 게이트를 형성하기 위해, 폴리실리콘의 최상부 상에 레지스트가 존재하는 곳을 제외하고 폴리실리콘이 제거될 수 있다.
도 16은 데이터에 적용되고 있는 선량 변조 맵의 결과의 예를 도시한다. 선량 변조 맵은, 2개의 42nm x 42nm 그리드 요소들을 커버하는 위치들 DM(파선 블록들로 도시됨)에서, 레지스트가 도 15에서와 같이 동일한 패턴 데이터로 그러나 하전 입자 빔들의 더 높은 노출 선량으로, 예를 들어, 선량 변조 맵의 다른 그리드 요소들에 비해 노출 선량에서 20% 증가로 노출될 것을 정의할 수 있다. -100% 및 +100%의 범위 내에서 노출 선량 수정들이 사용될 수 있다. 그 결과, 노출 이후, 레지스트 층 상에 노출된 게이트 패턴은 위치들 DM보다 약간 작을 수 있고, 만곡된 형상에 의해 시각화되어 게이트 패턴의 감소된 폭을 생성할 수 있다. 따라서, 다음 프로세싱 단계에서 폴리실리콘의 제거는 2개의 그리드 요소들에서 (약간) 더 작은 치수를 갖는 게이트를 초래할 수 있다.
게이트의 이렇게 변경된 치수들은 SRAM 메모리 셀의 시동 값에 영향을 미치도록 설계될 수 있다. 따라서, 하나 이상의 게이트들의 치수들(예를 들어, 폭 및/또는 길이)은 이러한 방식으로 변경되어, 메모리 디바이스에 전력이 인가될 때 메모리 셀들에 나타나는 미리 결정된 시동 데이터 값을 달성할 수 있다. 노출 선량 변형을 갖는 하전 입자 리소그래피를 사용한 노출 선량의 변형은 많은 수의 트랜지스터 게이트들을 갖는 회로 설계의 생성을 가능하게 하고, 여기서 게이트들의 선택 게이트들은 메모리 디바이스에 저장된 시동 데이터 값에 영향을 미치기 위해 상이한 치수들, 크기 또는 기하구조를 갖는다. 게이트 치수들의 변형은 메모리 디바이스의 통상적인 설계 허용오차들 내에서, 즉 제조 프로세스의 변형으로 인해 초래되는 통상적 랜덤 변형들 내에서 유지될 수 있다. 이러한 방식으로, 의도된 변형들은 의도치 않은 랜덤 변형들로부터 사실상 구별불가능하고, 메모리 디바이스의 역 엔지니어링은 매우 어렵게 되고, 메모리 디바이스의 시동 값은 미리 결정될 수 있다.
유사한 방식으로, 메모리 디바이스 내의 다른 구조들의 치수들은 검출하기 매우 어려우면서 메모리 디바이스 내의 미리 결정된 시동 데이터 값을 생성하는 방식으로 변경될 수 있다.
대안적인 실시예에서, 게이트 피처들은 멀티-빔 벡터 기록을 사용하여 기록될 수 있다. 이러한 실시예에서, 게이트의 치수들은 벡터 기록 프로세스 동안 벡터 패턴을 변경함으로써 또는 픽셀 당 시간/선량을 변경함으로써 SRAM 셀의 미리 결정된 시동 값을 달성하도록 로컬로 변경될 수 있다.
본 발명의 다른 양상에 따르면, 하전 입자 멀티-빔렛 리소그래피 머신은 NMOS 또는 PMOS 활성 영역들을 도핑 또는 주입하기 전에 레지스트 층을 생성하기 위해 사용될 수 있다. NMOS 영역을 주입할 때 PMOS 영역을 커버하기 위해 레지스트 층이 적용되는 것, 및 그 반대로 PMOS 영역을 주입할 때 NMOS 영역을 커버하기 위해 레지스트 층이 적용되는 것이 알려져 있다. PMOS 트랜지스터는 (다른 NMOS 트랜지스터들에 대해) NMOS 주입 동안 트랜지스터의 PMOS 영역을 커버하지 않음으로써 의도적으로 비-기능적이 될 수 있고, NMOS 트랜지스터는 PMOS 주입 동안 트랜지스터의 NMOS 영역을 커버하지 않음으로써 의도적으로 비-기능적이 될 수 있다. 트랜지스터의 활성 영역(예를 들어, PMOS 또는 NMOS 영역) 내의 도핑 레벨은 반도체 디바이스의 물리적 검사에 의해 검출하기 매우 어렵다. 비-기능적 트랜지스터들의 검출을 훨씬 더 검출하기 어렵게 하기 위해, 커버되지 않고 남은 PMOS 또는 NMOS 영역의 부분은 작아서, 비-기능적 트랜지스터를 여전히 달성하면서 단지 작은 부정확한 주입 영역을 도출할 수 있다.
이러한 물리적으로 검출불가능한 비-기능적 트랜지스터들은 물리적으로 모호한 ROM들 또는 다른 메모리 디바이스들을 생성하기 위해 사용될 수 있고, 여기서 메모리 셀들은, 예를 들어 층 제거 및 전자 현미경을 사용하여 메모리 칩을 역 엔지니어링함으로써, 메모리 셀의 물리적 검사가, 메모리 셀들 내의 시동 데이터 값들을 미리 결정하기 위해 생성 프로세스 동안 취해진 조치들을 나타내기 않도록 생성된다. ROM 메모리 셀들의 경우에, 메모리 셀의 시동 값 데이터는 통상적으로 의도된 ROM 콘텐츠와 대응한다.
도 17에서, 예시적으로 물리적으로 모호한 ROM이 개략적으로 시각화되고, 여기서 외부로부터 모든 비트 라인들 및 워드 라인들은 트랜지스터들에 연결된 것으로 나타나서 ROM은 이진 "0" 값들로 충전될 것이다. 실제로, "X"로 도시된 트랜지스터들은 전술된 방법을 사용하여 생성되었고, 여기서 PMOS 및/또는 NMOS 영역들은 부정확하게 주입되었고 따라서 결함이 있다. 도 17의 ROM은 도 11에 도시된 바와 같은 ROM처럼 동작한다. 따라서, 도 17의 예에서, ROM의 데이터 콘텐츠는 작동 트랜지스터들 및 비-기능적 트랜지스터들에 의해 결정되고, 여기서 비-기능적 트랜지스터는 (어떠한 트랜지스터도 존재하지 않는 것처럼) 이진 "1"을 초래하고, 작동 트랜지스터는 이진 "0"을 초래한다.
대안적으로, ROM 콘텐츠는 다이오드 매트릭스를 사용하여 결정될 수 있고, 이러한 경우 ROM의 데이터 콘텐츠는 작동 다이오드들 및 비-기능적 다이오드들에 의해 결정될 수 있고, 여기서 비-기능적 다이오드는 (어떠한 다이오드도 존재하지 않는 것처럼) 이진 "1"을 초래하고, 작동 다이오드는 이진 "0"을 초래한다. 여기서, 비-기능적 다이오드는 비-기능적 트랜지스터에 대해 설명된 바와 유사한 방식으로 실현될 수 있다.
유사한 방식으로, SRAM 메모리 셀들의 인버터 트랜지스터들은 물리적으로 사실상 검출불가능한 방식으로 비기능적으로 제조되어, SRAM 메모리 셀의 시동 데이터 값에 영향을 미칠 수 있다.
메모리 디바이스를 제조하기 위한 하전 입자 리소그래피에서 사용될 패턴 데이터에 의해 메모리 디바이스의 설계가 정의될 때, 노출 선량 변조 맵이 패턴 데이터에 적용되어, 주입 페이즈에 따라 NMOS 또는 PMOS 영역들의 부정확한 주입을 가능하게 하기 위해 레지스트 층의 부분들이 개방되는 것을 달성할 수 있다. 선량 변조 맵은 도 3의 예에서 선택적인 칩 설계 부분에 대해 설명된 바와 같이 패턴 데이터에 적용될 수 있다. 이러한 경우, 선량 변조 맵은, 미리 정의된 위치들에서 노출 선량을 100%로 설정하기 위해 사용되어, 레지스트 층에 개구들을 생성하고, 다음 주입 단계가 개구들을 통해 도핑을 제공하여 비-기능적 트랜지스터들을 생성하도록 허용한다.
도 18은 도 12a와 유사하게, SRAM 셀 내의 트랜지스터들의 NMOS 및 PMOS 영역들에서 N+ 및 P+ 피처들을 도시한다. 도 18의 예에서, 레지스트 층 RL은 하전 입자 멀티 빔렛 리소그래피를 사용하여 패터닝되었다. 레지스트 층 RL은 2개의 NMOS 영역들을 커버한다. 레지스트 층에서, 패터닝에 의해 개구가 생성되어, 도 12a의 예에서 개구 아래에 위치된 트랜지스터 M1이 PMOS 영역들의 주입 단계 이후 비-기능적이 되게 허용한다. 개구는 전술된 바와 같이, 노출 선량 변조 맵을 사용하여 생성될 수 있다. 하나의 개구 대신에, 다수의 개구들이 레지스트 층에 생성될 수 있다. 개구들은 임의의 형상을 가질 수 있다.
도 19는 비-기능적 트랜지스터들을 생성하기 위한 대안적인 방법을 도시한다. 도 19에서, 주입되도록 의도된 영역은 부분적으로 레지스트 층에 의해 커버된다. 그 결과, 주입은 불충분할 수 있고, 트랜지스터는 그 결과 비-기능적일 수 있다. 도 19는 도 18과 유사하다. 도 19는 도 12a와 유사하게, SRAM 셀 내의 트랜지스터들의 NMOS 및 PMOS 영역들에서 N+ 및 P+ 피처들을 도시한다. 도 19a의 예에서, 레지스트 층 RL은 하전 입자 멀티 빔렛 리소그래피를 사용하여 패터닝되었다. 레지스트 층 RL은 2개의 NMOS 영역들을 커버한다. 또한, 레지스트가 주입될 PMOS 영역의 일부를 커버한다. 이러한 예에서, 트랜지스터 M2(또한 도 12a의 예 참조)의 활성 영역은 추가적인 레지스트에 의해 표시된 레지스트 층에 의해 커버되었다. PMOS 영역의 주입 단계 이후, 커버된 부분 때문에 활성 영역은 불충분한 도핑을 수신하여, 트랜지스터 M2가 비-기능적이 되게 할 수 있다. 추가적인 레지스트는 노출 선량 변조 맵을 사용하여 생성되었고, 이러한 경우, 추가적인 레지스트 영역에 대해 제로 노출 선량이 패터닝 단계에서 레지스트 층에 적용될 것을 표시한다. 하나의 추가적인 레지스트 영역 대신에, 다수의 추가적인 레지스트 영역들이 레지스트 층에 생성될 수 있다. 추가적인 레지스트는 임의의 형상을 가질 수 있다.
도 18의 방법 및 도 19의 방법은 조합될 수 있다.
실시예들은 다음의 조항(clause)들을 이용하여 추가로 설명될 수도 있다:
조항 1.
하나 이상의 데이터 값들을 저장하기 위한 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스를 제조하는 방법으로서,
상기 반도체 메모리 디바이스를 위한 복수의 메모리 셀들에 대한 구조들을 생성하기 위해 웨이퍼 상에 패턴을 노출시키는 단계 - 상기 구조들은 상기 복수의 메모리 셀들의 하나 이상의 공통 피처들을 포함하고, 상기 패턴은 마스크리스(maskless) 패턴 기록기에서 하나 이상의 하전 입자 빔들을 이용하여 노출됨 -;
적어도 하나의 메모리 셀의 구조들이 상기 반도체 메모리 디바이스의 다른 메모리 셀들의 대응하는 구조들과 상이하도록, 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 하나 이상의 구조들에서 하나 이상의 비-공통 피처들의 세트를 생성하기 위해 상기 패턴의 노출 동안 상기 하나 이상의 하전 입자 빔들의 노출 선량(dose)을 변형하는 단계를 포함하는, 방법.
조항 2.
제1항에 있어서, 상기 반도체 메모리 디바이스는 초기 데이터 값을 저장하고, 상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되는, 방법.
조항 3.
제1항에 있어서, 상기 반도체 메모리 디바이스는 상기 반도체 메모리 디바이스의 파워-업 시에 상기 메모리 셀들 중 하나 이상에서 초기 데이터 값을 생성하고, 상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되는, 방법.
조항 4.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 웨이퍼 상에 노출되는 패턴은, 상기 노출 선량 변형을 제외하면, 상기 복수의 메모리 셀들의 각각의 메모리 셀에 대해 본질적으로 동일한, 방법.
조항 5.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터의 게이트를 포함하고, 상기 패턴의 노출 동안 상기 하나 이상의 하전 입자 빔들의 상기 노출 선량의 변형은 상기 게이트를 제거함이 없이 상기 게이트의 폭 및/또는 길이에서의 변형을 생성하는, 방법.
조항 6.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터 또는 다이오드의 활성 영역을 포함하고, 상기 패턴의 노출 동안 상기 하나 이상의 하전 입자 빔들의 상기 노출 선량의 변형은 상기 활성 영역을 커버하는 레지스트 층에서 하나 이상의 개구들을 생성하고, 상기 개구들은 후속 도핑 프로세스에서 상기 트랜지스터의 상기 활성 영역의 N+ 또는 P+ 도핑에서의 변형을 도출하는, 방법.
조항 7.
제6항에 있어서, 상기 반도체 메모리 디바이스의 상기 트랜지스터 또는 다이오드는 상기 트랜지스터의 상기 활성 영역의 N+ 또는 P+ 도핑의 변형의 결과로서 비-기능적인, 방법.
조항 8.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 선량 변형은 상기 하전 입자 빔들을 제어하기 위한 패턴 데이터를 준비하기 위해 사용되는 레이아웃 관련 데이터를 설계하기 위해 선량 변조 맵의 애플리케이션으로부터 유도되는, 방법.
조항 9.
제8항에 있어서, 상기 선량 변조 맵은 상기 패턴의 미리 정의된 부분에 적용될 선량에서의 상대적 변화를 정의하는, 방법.
조항 10.
제8항에 있어서, 상기 선량 변조 맵은 상기 패턴의 미리 정의된 부분에 적용될 절대적 선량을 정의하는, 방법.
조항 11.
제1항 내지 제10항 중 어느 한 항에 있어서, 상기 노출 선량 변형은 상기 피처의 제조 허용오차들 내에서 상기 비-공통 피처들의 세트의 변형을 도출하는, 방법.
조항 12.
제1항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체 메모리 디바이스는 SRAM 또는 ROM인, 방법.
조항 13.
제1항 내지 제12항 중 어느 한 항에 있어서, 반도체 칩을 형성하기 위해 상기 반도체 메모리 디바이스를 패키지에 통합하는 단계를 더 포함하는, 방법.
조항 14.
제1항 내지 제13항 중 어느 한 항에 있어서, 복수의 추가적인 반도체 메모리 디바이스들을 제조하는 단계를 더 포함하고, 각각의 반도체 메모리 디바이스는 제1항에 따라 제조되고, 상기 반도체 메모리 디바이스 및 상기 추가적인 반도체 메모리 디바이스들은 세트를 형성하고, 상기 세트의 각각의 반도체 메모리 디바이스는 상기 세트의 다른 반도체 메모리 디바이스들과 동일한 수의 메모리 셀들을 갖고, 상기 세트의 각각의 반도체 메모리 디바이스의 상기 메모리 셀들은, 상기 비-공통 피처들을 제외하면, 상기 세트의 다른 반도체 메모리 디바이스들 모두의 메모리 셀들과 동일한 구조를 갖고, 상기 반도체 메모리 디바이스들의 세트는 반도체 메모리 디바이스들의 복수의 서브세트들을 포함하고, 상기 세트의 각각의 반도체 메모리 디바이스는 상기 서브세트들 중 오직 하나의 서브세트의 메모리이고, 서브세트 내의 상기 반도체 메모리 디바이스들의 비-공통 피처들의 세트는 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 비-공통 피처들의 세트와 상이한, 방법.
조항 15.
제14항에 있어서, 상기 세트의 각각의 반도체 메모리 디바이스는 파워-업 시에 초기 데이터 값을 생성하고, 상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되는, 방법.
조항 16.
제15항에 있어서, 서브세트 내의 각각의 반도체 메모리 디바이스의 상기 초기 데이터 값은 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 초기 데이터 값과 상이한, 방법.
조항 17.
제1항 내지 제16항 중 어느 한 항에 따른 방법을 사용하여 형성되는 반도체 메모리 디바이스.
조항 18.
제1항 내지 제16항 중 어느 한 항에 따른 방법을 사용하여 반도체 메모리 디바이스를 제조하는 것, 및 반도체 칩을 형성하기 위해 상기 반도체 메모리 디바이스를 패키지에 통합하는 것으로부터의 반도체 메모리 칩 디바이스.
조항 19.
하나 이상의 데이터 값들을 저장하기 위한 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스로서,
상기 반도체 메모리 디바이스는 반도체 메모리 디바이스들의 세트의 멤버이고,
상기 세트의 각각의 반도체 메모리 디바이스는 상기 세트의 다른 반도체 메모리 디바이스들 전부와 동일한 수의 메모리 셀들을 갖고, 상기 세트의 각각의 반도체 메모리 디바이스의 상기 메모리 셀들은, 하나 이상의 비-공통 피처들의 세트를 제외하면, 상기 세트의 다른 반도체 메모리 디바이스들 모두의 메모리 셀들과 동일한 구조를 갖고,
상기 반도체 메모리 디바이스들의 세트는 반도체 메모리 디바이스들의 복수의 서브세트들을 포함하고, 상기 세트의 각각의 반도체 메모리 디바이스는 상기 서브세트들 중 오직 하나의 서브세트의 메모리이고,
상기 반도체 메모리 디바이스는 상기 반도체 메모리 디바이스의 파워-업 시에 초기 데이터 값을 저장하고,
상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되고,
상기 반도체 메모리 디바이스의 상기 초기 데이터 값은 각각의 서브세트 내의 반도체 메모리 디바이스들의 초기 데이터 값과 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 초기 데이터 값과 상이한,
반도체 메모리 디바이스.
조항 20.
제19항에 있어서, 상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터의 게이트를 포함하고, 상기 게이트의 폭 및/또는 길이는 각각의 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 게이트의 대응하는 폭 및/또는 길이와 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 게이트의 대응하는 폭 및/또는 길이와 상이한, 반도체 메모리 디바이스.
조항 21.
제19항 또는 제20항에 있어서, 상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터의 활성 영역을 포함하고, 상기 활성 영역의 N+ 또는 P+ 도핑은 각각의 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 대응하는 활성 영역과 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 대응하는 활성 영역과 상이한, 반도체 메모리 디바이스.
조항 22.
제21항에 있어서, 상기 반도체 메모리 디바이스의 상기 트랜지스터는 회로 요소의 상기 활성 영역의 N+ 또는 P+ 도핑의 결과로서 비-기능적인, 반도체 메모리 디바이스.
조항 23.
제19항 내지 제22항 중 어느 한 항에 있어서, 상기 비-공통 피처들의 세트는 부분적으로, 상기 반도체 메모리 디바이스의 제조 동안 하전 입자 빔의 노출 선량 변형에 의해 생성되는, 반도체 메모리 디바이스.
조항 24.
하전 입자 멀티-빔렛(beamlet) 리소그래피(lithography) 머신(1)과 같은 마스크리스 패턴 기록기로서,
제1항 내지 제16항 중 어느 한 항에 따른 방법을 사용하여 반도체 메모리 디바이스를 제조하기 위해 웨이퍼와 같은 타겟의 표면 상에 패턴을 노출시키도록 구성되는, 마스크리스 패턴 기록기.
조항 25.
제24항에 따른 마스크리스 패턴 기록기를 포함하는 제조 설비.

Claims (25)

  1. 하나 이상의 데이터 값들을 저장하기 위한 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스를 제조하는 방법으로서,
    상기 반도체 메모리 디바이스를 위한 복수의 메모리 셀들에 대한 구조들을 생성하기 위해 웨이퍼 상에 패턴을 노출시키는 단계 - 상기 구조들은 상기 복수의 메모리 셀들의 하나 이상의 공통 피처들을 포함하고, 상기 패턴은 마스크리스(maskless) 패턴 기록기에서 하나 이상의 하전 입자 빔들을 이용하여 노출됨 -;
    적어도 하나의 메모리 셀의 구조들이 상기 반도체 메모리 디바이스의 다른 메모리 셀들의 대응하는 구조들과 상이하도록, 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 하나 이상의 구조들에서 하나 이상의 비-공통 피처들의 세트를 생성하기 위해 상기 패턴의 노출 동안 상기 하나 이상의 하전 입자 빔들의 노출 선량(dose)을 변형하는 단계를 포함하고,
    적어도 하나의 메모리 셀의 구조들과 다른 메모리 셀의 대응하는 구조들 간 차이는 설계 허용오차 내에 있는,
    방법.
  2. 제1항에 있어서,
    상기 반도체 메모리 디바이스는 초기 데이터 값을 저장하고, 상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되는,
    방법.
  3. 제1항에 있어서,
    상기 반도체 메모리 디바이스는 상기 반도체 메모리 디바이스의 파워-업 시에 상기 메모리 셀들 중 하나 이상에서 초기 데이터 값을 생성하고, 상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되는,
    방법.
  4. 제1항에 있어서,
    상기 웨이퍼 상에 노출되는 패턴은, 상기 노출 선량 변형을 제외하면, 상기 복수의 메모리 셀들의 각각의 메모리 셀에 대해 본질적으로 동일한,
    방법.
  5. 제1항에 있어서,
    상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터의 게이트를 포함하고, 상기 패턴의 노출 동안 상기 하나 이상의 하전 입자 빔들의 상기 노출 선량의 변형은 상기 게이트를 제거함이 없이 상기 게이트의 폭 및/또는 길이에서의 변형을 생성하는,
    방법.
  6. 제1항에 있어서,
    상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터 또는 다이오드의 활성 영역을 포함하고, 상기 패턴의 노출 동안 상기 하나 이상의 하전 입자 빔들의 상기 노출 선량의 변형은 상기 활성 영역을 커버하는 레지스트 층에서 하나 이상의 개구들을 생성하고, 상기 개구들은 후속 도핑 프로세스에서 상기 트랜지스터의 상기 활성 영역의 N+ 또는 P+ 도핑에서의 변형을 도출하는,
    방법.
  7. 제6항에 있어서,
    상기 반도체 메모리 디바이스의 상기 트랜지스터 또는 다이오드는 상기 트랜지스터의 상기 활성 영역의 N+ 또는 P+ 도핑의 변형의 결과로서 비-기능적인,
    방법.
  8. 제1항에 있어서,
    상기 노출 선량 변형은 상기 하전 입자 빔들을 제어하기 위한 패턴 데이터를 준비하기 위해 사용되는 레이아웃 관련 데이터를 설계하기 위해 선량 변조 맵의 애플리케이션으로부터 유도되는,
    방법.
  9. 제8항에 있어서,
    상기 선량 변조 맵은 상기 패턴의 미리 정의된 부분에 적용될 선량에서의 상대적 변화를 정의하는,
    방법.
  10. 제8항에 있어서,
    상기 선량 변조 맵은 상기 패턴의 미리 정의된 부분에 적용될 절대적 선량을 정의하는,
    방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 노출 선량 변형은 상기 공통 피처의 제조 허용오차들 내에서 상기 비-공통 피처들의 세트의 변형을 도출하는,
    방법.
  12. 제1항 내지 제10항 중 어느 한 항에 있어서,
    복수의 추가적인 반도체 메모리 디바이스들을 제조하는 단계를 더 포함하고, 각각의 반도체 메모리 디바이스는 제1항에 따라 제조되고,
    상기 반도체 메모리 디바이스 및 상기 추가적인 반도체 메모리 디바이스들은 세트를 형성하고, 상기 세트의 각각의 반도체 메모리 디바이스는 상기 세트의 다른 반도체 메모리 디바이스들과 동일한 수의 메모리 셀들을 갖고, 상기 세트의 각각의 반도체 메모리 디바이스의 상기 메모리 셀들은, 상기 비-공통 피처들을 제외하면, 상기 세트의 다른 반도체 메모리 디바이스들 모두의 메모리 셀들과 동일한 구조를 갖고,
    상기 반도체 메모리 디바이스들의 세트는 반도체 메모리 디바이스들의 복수의 서브세트들을 포함하고, 상기 세트의 각각의 반도체 메모리 디바이스는 상기 서브세트들 중 오직 하나의 서브세트의 메모리이고,
    서브세트 내의 상기 반도체 메모리 디바이스들의 비-공통 피처들의 세트는 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 비-공통 피처들의 세트와 상이한,
    방법.
  13. 하나 이상의 데이터 값들을 저장하기 위한 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스로서,
    상기 반도체 메모리 디바이스는 반도체 메모리 디바이스들의 세트의 멤버이고,
    상기 세트의 각각의 반도체 메모리 디바이스는 상기 세트의 다른 반도체 메모리 디바이스들 전부와 동일한 수의 메모리 셀들을 갖고, 상기 세트의 각각의 반도체 메모리 디바이스의 상기 메모리 셀들은, 하나 이상의 비-공통 피처들의 세트를 제외하면, 상기 세트의 다른 반도체 메모리 디바이스들 모두의 메모리 셀들과 동일한 구조를 갖고,
    상기 반도체 메모리 디바이스들의 세트는 반도체 메모리 디바이스들의 복수의 서브세트들을 포함하고, 상기 세트의 각각의 반도체 메모리 디바이스는 상기 서브세트들 중 오직 하나의 서브세트의 메모리이고,
    상기 반도체 메모리 디바이스는 상기 반도체 메모리 디바이스의 파워-업 시에 초기 데이터 값을 저장하고,
    상기 초기 데이터 값은 적어도 부분적으로 상기 반도체 메모리 디바이스의 상기 비-공통 피처들의 세트에 의해 결정되고,
    상기 반도체 메모리 디바이스의 상기 초기 데이터 값은 각각의 서브세트 내의 반도체 메모리 디바이스들의 초기 데이터 값과 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 초기 데이터 값과 상이하고,
    각각의 서브세트의 구조들과 모든 다른 서브세트의 구조들 간 차이는 설계 허용오차 내에 있는,
    반도체 메모리 디바이스.
  14. 제13항에 있어서,
    상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터의 게이트를 포함하고, 상기 게이트의 폭 및/또는 길이는 각각의 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 게이트의 대응하는 폭 및/또는 길이와 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 게이트의 대응하는 폭 및/또는 길이와 상이한,
    반도체 메모리 디바이스.
  15. 제13항 또는 제14항에 있어서,
    상기 비-공통 피처들의 세트는 상기 반도체 메모리 디바이스의 상기 메모리 셀들 중 하나의 일부를 형성하는 트랜지스터의 활성 영역을 포함하고, 상기 활성 영역의 N+ 또는 P+ 도핑은 각각의 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 대응하는 활성 영역과 동일하고, 모든 다른 서브세트 내의 반도체 메모리 디바이스들의 대응하는 트랜지스터의 대응하는 활성 영역과 상이한,
    반도체 메모리 디바이스.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020207005923A 2017-08-28 2018-08-28 미리 결정된 시동 값을 갖는 메모리 디바이스 KR102491478B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237002215A KR102626791B1 (ko) 2017-08-28 2018-08-28 미리 결정된 시동 값을 갖는 메모리 디바이스

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762550727P 2017-08-28 2017-08-28
US62/550,727 2017-08-28
PCT/JP2018/032518 WO2019045087A1 (en) 2017-08-28 2018-08-28 MEMORY DEVICE WITH PREDETERMINED STARTING VALUE

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237002215A Division KR102626791B1 (ko) 2017-08-28 2018-08-28 미리 결정된 시동 값을 갖는 메모리 디바이스

Publications (2)

Publication Number Publication Date
KR20200033942A KR20200033942A (ko) 2020-03-30
KR102491478B1 true KR102491478B1 (ko) 2023-01-26

Family

ID=63965991

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237002215A KR102626791B1 (ko) 2017-08-28 2018-08-28 미리 결정된 시동 값을 갖는 메모리 디바이스
KR1020207005923A KR102491478B1 (ko) 2017-08-28 2018-08-28 미리 결정된 시동 값을 갖는 메모리 디바이스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020237002215A KR102626791B1 (ko) 2017-08-28 2018-08-28 미리 결정된 시동 값을 갖는 메모리 디바이스

Country Status (5)

Country Link
US (2) US11501952B2 (ko)
KR (2) KR102626791B1 (ko)
CN (1) CN111213232A (ko)
NL (1) NL1042970B1 (ko)
WO (1) WO2019045087A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180068047A1 (en) * 2016-09-08 2018-03-08 Mapper Lithography Ip B.V. Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368137A (ja) * 2001-06-06 2002-12-20 Sony Corp 半導体記憶装置の製造方法
JP2012146378A (ja) * 2011-01-14 2012-08-02 Yamaha Corp 半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4805143A (en) * 1986-01-16 1989-02-14 Hitachi Ltd. Read-only memory
JPH0660667A (ja) * 1992-08-11 1994-03-04 Toshiba Corp 半導体記憶装置
TW340966B (en) * 1997-04-07 1998-09-21 United Microelectronics Corp The salicide process for mask ROM
DE69833247D1 (de) * 1998-10-02 2006-04-06 St Microelectronics Srl Verfahren zur Herstellung eines Mehrpegel ROM Speichers in einem Doppelgate CMOS Prozess und entsprechende ROM Speicherzelle
AU8867501A (en) 2000-09-01 2002-03-13 Biogen Inc Co-crystal structure of monoclonal antibody 5c8 and cd154, and use thereof in drug design
US6906962B2 (en) * 2002-09-30 2005-06-14 Agere Systems Inc. Method for defining the initial state of static random access memory
WO2005024481A1 (en) * 2003-09-05 2005-03-17 Massachusetts Institute Of Technology Precise and permanent modification of the resonant frequency of a dielectric microcavity and correction of frequency shifts in dielectric coupled-resonator filters
US20090317937A1 (en) * 2008-06-20 2009-12-24 Atul Gupta Maskless Doping Technique for Solar Cells
US9182682B2 (en) * 2008-12-30 2015-11-10 Asml Netherlands B.V. Inspection method and apparatus, lithographic apparatus, lithographic processing cell and device manufacturing method
NL2007615A (en) * 2010-11-30 2012-05-31 Asml Netherlands Bv Method of operating a patterning device and lithographic apparatus.
US9034542B2 (en) * 2011-06-25 2015-05-19 D2S, Inc. Method and system for forming patterns with charged particle beam lithography
CN104471669B (zh) * 2012-05-14 2017-02-22 迈普尔平版印刷Ip有限公司 带电粒子多子束光刻系统和冷却配置制造方法
JP6060667B2 (ja) * 2012-12-14 2017-01-18 株式会社Ｌｉｘｉｌ 粉体塗料及び塗装部材の製造方法
US9460260B2 (en) * 2014-02-21 2016-10-04 Mapper Lithography Ip B.V. Enhanced stitching by overlap dose and feature reduction
CN105990367B (zh) * 2015-02-27 2019-03-12 硅存储技术公司 具有rom单元的非易失性存储器单元阵列

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368137A (ja) * 2001-06-06 2002-12-20 Sony Corp 半導体記憶装置の製造方法
JP2012146378A (ja) * 2011-01-14 2012-08-02 Yamaha Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20200203125A1 (en) 2020-06-25
KR102626791B1 (ko) 2024-01-19
KR20230016711A (ko) 2023-02-02
KR20200033942A (ko) 2020-03-30
TW201923983A (zh) 2019-06-16
NL1042970A (en) 2019-03-07
CN111213232A (zh) 2020-05-29
US20230048507A1 (en) 2023-02-16
NL1042970B1 (en) 2019-06-26
US11501952B2 (en) 2022-11-15
WO2019045087A1 (en) 2019-03-07

Similar Documents

Publication Publication Date Title
US11004800B2 (en) Secure chips with serial numbers
US11137689B2 (en) Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system
US20230048507A1 (en) Memory device with predetermined start-up value
TWI842676B (zh) 半導體記憶裝置及其製造方法
US20220026815A1 (en) Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system
EP3559980B1 (en) Secure chips with serial numbers
NL2019504B1 (en) Secure chips with serial numbers
JP7507815B2 (ja) 荷電粒子マルチビームレットリソグラフィーシステムを使用し、一意的チップを製作するための方法及びシステム
JP4083104B2 (ja) 抵抗素子のパターンをドーピングするプロセス

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant