JP2012124656A - パルス位相差符号化回路 - Google Patents
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Abstract
【解決手段】パルス遅延回路2でのパルス信号の周回数をカウントするカウント部3を、複数の部分カウンタ(第1および第2カウンタ31,32)で構成し、第1カウンタ31(下位の部分カウンタ)の最上位ビットの出力が第2カウンタ32(上位の部分カウンタ)の動作クロックCK2となるように直列接続する。第2カウンタ32のカウント値CNT2をラッチする第2ラッチ部62を、第1カウンタ31のカウント値CNT1をラッチする第1ラッチ部61より、第1カウンタ31での遅延時間ΔT1だけ遅延したタイミングで動作させることにより、第1カウンタ31での遅延に基づく第2カウンタ32の動作の遅れを補償する。
【選択図】 図1
Description
同期式カウンタは、桁上がりラインの遅延時間により動作速度が制限されるため、桁数の大きなものほど動作速度を低下させる(即ち、動作クロックの周期を長くする)必要がある。
このように、何等かの理由で、パルス遅延回路を構成する遅延素子の数を増やすことができない場合には、カウンタ回路の桁数が制限されてしまうため、パルス位相差符号化回路としての性能を向上させることができず、その用途も大幅に制限されてしまうという問題があった。
そして、部分カウンタのうち、少なくとも初段のものが、2分周回路で構成されていてもよい。この場合、パルス遅延回路を最大限に小型化することが可能となる。
そこで、周回数検出手段は、部分カウンタ毎に設けられ、該部分カウンタの出力をラッチする第2ラッチ回路と、第2ラッチ回路でのラッチタイミングが、同一の部分カウンタの出力をラッチする第1ラッチ回路でのラッチタイミングより、リング遅延回路でのパルス信号の周回時間の半分に設定された遅延時間だけ遅延するように計測用パルスを遅延させる第2遅延回路と、周回位置検出手段での検出結果に従い、部分カウンタのカウント値が安定している時にラッチされた結果が出力されるように、第1ラッチ回路および第2ラッチ回路のいずれかを選択する選択手段とを備えていてもよい。
この場合、第1ラッチ回路および第2ラッチ回路のいずれの出力が安定しているかは、パルス信号の周回位置から推定することが可能であるため、このような構成とすることで、安定したカウント値を得ることができ、回路の信頼性を向上させることができる。
この場合、起動用パルスと測定用パルスとの位相差を一定にして測定を行えば、駆動電圧に応じた数値データが得られることになり、AD変換回路を構成する際に、好適に用いることができる。
[全体構成]
図1は、起動用パルスPAと測定用パルスPBとの位相差を数値データに符号化本発明が適応されたパルス位相差符号化回路1の全体構成を示すブロック図である。
カウント部3は、同期式カウンタからなる第1カウンタ31および第2カウンタ32で構成されている。そして、第1カウンタ31は、パルス遅延回路2の出力CKを動作クロックCK1としてカウント動作を行い、第2カウンタ32は、第1カウンタ31の最上位ビット(又はキャリーアウト)を動作クロックCK2としてカウント動作を行うように構成されている。
上位データ生成部6は、第1カウンタ31のカウント値である下位カウント値CNT1を測定用パルスPB(ラッチパルスPB1ともいう)のタイミングに従ってラッチする第1ラッチ部61と、第1カウンタ31での遅延時間ΔT1だけラッチパルスPB1を遅延させたラッチパルスPB2を生成する遅延回路63と、第2カウンタ32のカウント値である上位カウント値CNT2を、ラッチパルスPB2のタイミングに従ってラッチする第2ラッチ部62とを備えている。
ここで、図2は、第1ラッチ部61の詳細な構成を示すブロック図である。
図2に示すように、第1ラッチ部61は、下位カウント値CNT1を、ラッチパルスPB1のタイミングでラッチするラッチ回路65と、動作クロックCK1のエッジ間隔の半分の長さに設定された遅延時間ΔTpだけラッチパルスPB1を遅延させた遅延ラッチパルスPB1dを生成する遅延回路67と、下位カウント値CNT1を、遅延ラッチパルスPB1dのタイミングでラッチするラッチ回路66と、エンコーダ5(図1参照)が生成する下位測定データDLの値に従って、二つのラッチ回路65,66のいずれか一方を選択して、データDH1として出力するセレクタ68とを備えている。
ここで、図3は、第1カウンタ31の桁数K1を2とした場合の各部の動作を示すタイミング図である。
一方、パターン2の場合、第1ラッチ部61では、ラッチ回路65がラッチしたデータ(ラッチパルスPB1によってラッチ)は不安定、ラッチ回路66がラッチしたデータ(遅延ラッチパルスPB1dによってラッチされたデータ)は安定したものとなっている。
[効果]
以上説明したように、パルス位相差符号化回路1では、パルス遅延回路2でのパルス信号の周回数をカウントするカウント部3が、複数の部分カウンタ(第1および第2カウンタ31,32)で構成され、第1カウンタ31(下位の部分カウンタ)の最上位ビットの出力が第2カウンタ32(上位の部分カウンタ)の動作クロックCK2となるように直列接続されている。これと共に、第2カウンタ32のカウント値CNT2をラッチする第2ラッチ部62を、第1カウンタ31のカウント値CNT1をラッチする第1ラッチ部61より、第1カウンタ31での遅延時間ΔT1だけ遅延したタイミングで動作させることにより、第1カウンタ31での遅延に基づく第2カウンタ32の動作の遅れを補償するようにされている。
上記実施形態において、カウント部3がカウント手段、パルスセレクタが周回位置検出回路、エンコーダが符号化回路、ラッチ回路65が第1ラッチ回路、遅延回路63が第1遅延回路、ラッチ回路66が第2ラッチ回路、遅延回路67が第2遅延回路、セレクタ68が選択手段に相当する。
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。
Claims (6)
- 複数の遅延素子をリング状に接続してなり、起動タイミングを示す起動用パルスが入力されると、前記遅延素子にてパルス信号を遅延させながら伝送するパルス遅延回路と、
前記パルス遅延回路での前記パルス信号の周回数をカウントするカウント手段と、
計測タイミングを示す計測用パルスが入力されると、前記パルス遅延回路での前記パルス信号の周回位置を検出する周回位置検出手段と、
前記計測用パルスが入力されると、前記パルス遅延回路での前記パルス信号の周回数を検出する周回数検出手段と、
前記周回位置検出手段にて検出された周回位置および前記周回数検出手段にて検出された周回数に基づき、前記起動用パルスの入力から前記計測用パルスの入力までの間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数を表す数値データを出力する符号化手段と、
を備えたパルス位相差符号化回路において、
前記カウント手段は、前段の最上位ビットの出力が後段の動作クロックとなるように直列接続された複数の部分カウンタからなり、
前記周回数検出手段は、
前記部分カウンタ毎に設けられ、前記計測用パルスに従って前記部分カウンタの出力をラッチする第1ラッチ回路と、
前記部分カウンタのうち、2段目以降のものを対象カウンタとして、該対象カウンタの出力をラッチする第1ラッチ回路に入力する前記計測用パルスを、前記対象カウンタより前段に位置する全ての部分カウンタでの遅延時間分だけ遅延させる第1遅延回路と、
を備えることを特徴とするパルス位相差符号化回路。 - 前記部分カウンタは、同期式カウンタで構成されていることを特徴とする請求項1に記載のパルス位相差符号化回路。
- 前記部分カウンタのうち、少なくとも初段のものが、2分周回路で構成されていることを特徴とする請求項2に記載のパルス位相差符号化回路。
- 前記周回数検出手段は、
前記部分カウンタ毎に設けられ、該部分カウンタの出力をラッチする第2ラッチ回路と、
前記第2ラッチ回路でのラッチタイミングが、同一の部分カウンタの出力をラッチする前記第1ラッチ回路でのラッチタイミングより、前記リング遅延回路での前記パルス信号の周回時間の半分に設定された遅延時間だけ遅延するように前記計測用パルスを遅延させる第2遅延回路と、
前記周回位置検出手段での検出結果に従い、前記部分カウンタのカウント値が安定している時にラッチされた結果が出力されるように、前記第1ラッチ回路および第2ラッチ回路のいずれかを選択する選択手段と、
を備えることを特徴とする請求項1ないし請求項3のいずれか1項に記載のパルス位相差符号化回路。 - 前記遅延素子は、該遅延素子に印加する駆動電圧に応じて遅延時間が変化するように構成されていることを特徴とする請求項1ないし請求項4のいずれか1項に記載のパルス位相差符号化回路。
- 少なくとも前記パルス遅延回路が、FPGA(Field Programmable Gate Array )により構成されていることを特徴とする請求項1ないし請求項5のいずれか1項に記載のパルス位相差符号化回路。
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