JP2012108391A - インターロック回路、及び、画像形成装置 - Google Patents

Abstract

【課題】 省エネルギーモード時には、全ての電気負荷に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチが開状態にされた場合には、一部の電気負荷に対して選択的に電力を供給することが可能なインターロック回路を提供する。
【解決手段】 インターロック回路１は、電源ライン２０に直列に挿入されるＦＥＴ３０及びインターロックスイッチ１０と、電力モードが通常モードでインターロックスイッチ１０が閉状態の場合にＦＥＴ３０をオン状態にし、通常モードでインターロックスイッチ１０が開状態の場合に半オン状態にし、省エネルギーモードの場合にオフ状態にするようにゲート電圧を切替えるゲート電圧切替回路６０とを備える。ＦＥＴ３０とインターロックスイッチ１０の入力端子１０ａとの間には第１の電気負荷４０が接続され、インターロックスイッチ１０の出力端子１０ｂには第２の電気負荷４１が接続されている。
【選択図】 図２

Description

本発明は、インターロック回路、及び、該インターロック回路を備える画像形成装置に関する。

従来から、例えばプリンタなどのカバーには、カバーの開閉に連動してオン・オフするインターロックスイッチが設けられたものがあり、カバーが開けられたときに、電動モータなどの駆動部分への電力供給が遮断されるようになっている。

ここで、特許文献１には、電源ラインにＦＥＴとインターロックスイッチとが直列に介装され、インターロックスイッチが開（オフ）から閉（オン）になると、所定の時間だけ遅延された後、被電源供給部に電力が供給されるように構成されたインターロック回路が開示されている。このインターロック回路によれば、インターロックスイッチが閉じられても、瞬時には電力が供給されず、時定数で決定される遅延時間が経過した後、インターロックスイッチを通して被電源供給部に電力が供給される。したがって、インターロックスイッチが閉じてからチャタリングしている間は、ほとんど電流が流れず、チャタリングが消失して完全にインターロックスイッチが閉ざされてからＦＥＴがオンされ、被電源供給部に電力が供給される。その結果、インターロックスイッチのワニグチが炭化劣化することを防止することができ、また、ノイズによる電子装置の暴走を防止することができる。

また、このインターロック回路によれば、省エネルギーモード（以下、略して「省エネモード」ともいう）時には、ＦＥＴがオフされ、被電源供給部に対する電力供給が遮断される。なお、省エネモードからの復帰時については、インターロックスイッチのチャタリングが発生しないため、遅延時間が設けられていない。

特開２００１−２１６８５７号公報

ところで、上述したインターロック回路では、カバーが開状態（すなわちインターロックスイッチがオフ）になるとすべての電気負荷（被電源供給部）への電力供給が遮断される。しかしながら、例えば、画像形成装置では、カバーが開かれたとき、複写枚数をカウントするためのカウンタ、及び用紙を搬送する搬送ローラの電磁クラッチなどに対する電力供給をすぐに遮断すると、累計枚数のカウントを誤ったり、ジャム紙の処理が適切にできないといった不具合が発生するおそれがある。一方、省エネルギーモードでは、消費電力をより低減するために、すべての電気負荷への電力供給を遮断することが好ましい。

本発明は、上記問題点を解消する為になされたものであり、省エネルギーモード時には、電源ラインに接続されている全ての電気負荷に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチが開状態にされた場合には、電源ラインに接続されている一部の電気負荷に対して選択的に電力を供給することが可能なインターロック回路、及び、該インターロック回路を備える画像形成装置を提供することを目的とする。

本発明に係るインターロック回路は、電源ラインに直列に挿入され、制御端子に印加される制御電圧に応じて電源ラインに流れる電流を調節可能なスイッチング素子と、スイッチング素子に直列に接続され、電源ラインを断続するインターロックスイッチと、インターロックスイッチの開閉状態、及び、通常モード並びに該通常モードよりも消費電力の小さい省エネルギーモードを含む電力モードに基づいて、制御電圧を変更する制御電圧変更手段とを備え、スイッチング素子とインターロックスイッチの入力端子とをつなぐ電源ラインには第１の電気負荷が接続され、インターロックスイッチの出力端子とつながる電源ラインには第２の電気負荷が接続され、制御電圧変更手段が、電力モードが通常モードでありかつインターロックスイッチが閉状態の場合に、スイッチング素子をオン状態にし、電力モードが通常モードでありかつインターロックスイッチが開状態の場合に、スイッチング素子をオン状態よりも流れる電流が少ない半オン状態にし、電力モードが省エネルギーモードの場合に、スイッチング素子をオフ状態にするように制御端子に印加する制御電圧を変更することを特徴とする。

本発明に係るインターロック回路によれば、インターロックスイッチの開閉状態、及び、電力モードに基づいて、スイッチング素子の制御端子に印加される制御電圧が変更され、電源ライン（スイッチング素子）に流れる電流が調節される。すなわち、電力モードが通常モードでありかつインターロックスイッチが閉状態（オン）の場合に、スイッチング素子がオン状態（導通状態）にされ、第１の電気負荷及び第２の電気負荷に電力が供給される。また、電力モードが通常モードでありかつインターロックスイッチが開状態（オフ）の場合に、スイッチング素子が半オン状態（半導通状態）にされ、第１の電気負荷にのみ電力が供給される。さらに、電力モードが省エネルギーモードの場合に、スイッチング素子がオフ状態（絶縁状態）にされ、第１の電気負荷及び第２の電気負荷に対する電力供給が遮断される。その結果、省エネルギーモード時には、電源ラインに接続されている全ての電気負荷（第１の電気負荷及び第２の電気負荷）に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチが開状態にされた場合には、電源ラインに接続されている一部の電気負荷（第１の電気負荷）に対して選択的に電力を供給することが可能となる。

本発明に係るインターロック回路では、上記制御電圧変更手段が、電力モードが通常モードであるときに、インターロックスイッチが開状態から閉状態に変化した場合に、スイッチング素子を、所定時間、半オン状態にするとともに、該所定時間経過後に、オン状態にするように、制御端子に印加する制御電圧を変更する遅延手段を有することが好ましい。

この場合、電力モードが通常モードであるときに、インターロックスイッチが開状態から閉状態に変化した場合に、スイッチング素子の制御端子に印加される制御電圧が変更され、スイッチング素子が、所定時間、半オン状態にされた後に、オン状態にされる。ここで、半オン状態では、スイッチング素子に流れる電流がオン状態に比べて制限されるため、例えば第２の電気負荷に容量性負荷が含まれる場合であっても、スイッチング素子が半オン状態にされる際の突入電流を抑制することができる。また、スイッチング素子が、所定時間、半オン状態にされた後に、オン状態にされるため、第２の電気負荷に容量性負荷が含まれる場合であっても、半オン状態のときに該容量性負荷が充電されることによって、所定時間経過後にスイッチング素子がオン状態にされる際の突入電流を抑制することができる。なお、第１の電気負荷には、インターロックスイッチが開状態のときから電力が供給されているため、容量性負荷が含まれていたとしても、スイッチング素子がオン状態にされる際の突入電流が抑えられる。このように、インターロックスイッチが開状態から閉状態に変化する際の突入電流を抑制することができるため、スイッチング素子として、定格がより小さいものを使用することができ、回路の小型化、低コスト化を図ることが可能となる。

本発明に係るインターロック回路では、上記制御電圧変更手段が、インターロックスイッチが閉状態であるときに、電力モードが省エネルギーモードから通常モードに変化した場合に、スイッチング素子を、所定時間、半オン状態にするとともに、該所定時間経過後に、オン状態にするように、制御端子に印加する制御電圧を変更する遅延手段を有することが好ましい。

この場合、インターロックスイッチが閉状態であるときに、電力モードが、省エネルギーモードから通常モードに変化した場合に、スイッチング素子の制御端子に印加される制御電圧が変更され、スイッチング素子が、所定時間、半オン状態にされた後に、オン状態にされる。ここで、半オン状態では、スイッチング素子に流れる電流がオン状態に比べて制限されるため、例えば第１の電気負荷及び第２の電気負荷に容量性負荷が含まれる場合であっても、スイッチング素子が半オン状態にされる際の突入電流を抑制することができる。また、スイッチング素子が、所定時間、半オン状態にされた後に、オン状態にされるため、第１の電気負荷及び第２の電気負荷に容量性負荷が含まれる場合であっても、半オン状態のときにこれらの容量性負荷が充電されることによって、所定時間経過後にスイッチング素子がオン状態にされる際の突入電流を抑制することができる。このように、電力モードが省エネルギーモードから通常モードに変化する際の突入電流を抑制することができるため、スイッチング素子として、定格がより小さいものを使用することができ、回路の小型化、低コスト化を図ることが可能となる。

本発明に係るインターロック回路では、上記スイッチング素子がＦＥＴであり、制御電圧変更手段が、ＦＥＴのゲート・ソース間に接続される第１の抵抗器と、一端がＦＥＴのゲート端子に接続され、他端に電力モードの切替信号に応じた電圧が印加される第２の抵抗器と、一端がＦＥＴのゲート端子に接続され、他端に、遅延手段を介して、電力モードの切替信号とインターロックスイッチの開閉信号とに応じた電圧が印加される第３の抵抗器とを備え、第２の抵抗器の抵抗値が、第３の抵抗器の抵抗値よりも大きく設定され、第２の抵抗器の他端の電圧値は、省エネルギーモードのときに略電源電圧になるとともに、通常モードのときに略ゼロボルトになり、第３の抵抗器の他端の電圧値は、インターロックスイッチが閉状態であり、かつ、電力モードが通常モードのときにのみ略ゼロボルトになることが好ましい。

このようにすれば、インターロックスイッチの開閉状態、及び、電力モードに基づいて、ＦＥＴのゲート電圧（すなわちゲート・ソース間電圧）を切替えることができる。よって、第１〜第３の抵抗器の抵抗値を適切に設定することにより、電力モードが通常モードでありかつインターロックスイッチが閉状態の場合に、ＦＥＴをオン状態にし、電力モードが通常モードでありかつインターロックスイッチが開状態の場合に、ＦＥＴを半オン状態にし、電力モードが省エネルギーモードの場合に、ＦＥＴをオフ状態することができる。また、第３の抵抗器の他端には、遅延手段を介して、電力モードの切替信号とインターロックスイッチの開閉信号とに応じた信号が入力されるため、インターロックスイッチが開状態から閉状態に変化する際、及び／又は、電力モードが省エネルギーモードから通常モードに変化する際に、所定時間、ＦＥＴを半オン状態にすることが可能となる。

本発明に係る画像形成装置は、上記いずれかのインターロック回路を備えることを特徴とする。

本発明に係る画像形成装置によれば、上記いずれかのインターロック回路を備えているため、省エネルギーモード時には、電源ラインに接続されている全ての電気負荷（第１の電気負荷及び第２の電気負荷）に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチが開状態にされた場合には、電源ラインに接続されている一部の電気負荷（第１の電気負荷）に対して選択的に電力を供給することができる。また、インターロックスイッチが開状態から閉状態に変化する際、及び／又は、電力モードが省エネルギーモードから通常モードに変化する際の突入電流を抑制することができるため、スイッチング素子として、定格がより小さいものを使用することができ、回路の小型化、低コスト化を図ることが可能となる。

本発明によれば、省エネルギーモード時には、電源ラインに接続されている全ての電気負荷に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチが開状態にされた場合には、電源ラインに接続されている一部の電気負荷に対して選択的に電力を供給することが可能となる。

実施形態に係るインターロック回路を備える画像形成装置の外観を示す斜視図である。 実施形態に係るインターロック回路を示す回路図である。 実施形態に係るインターロック回路で用いられるＦＥＴの動作特性を示すグラフである。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。まず、図１を用いて、実施形態に係るインターロック回路１を備える画像形成装置１００の全体構成について説明する。図１は、インターロック回路１を備える画像形成装置１００の外観を示す斜視図である。なお、画像形成装置としては、プリンタ、コピー機、ファクシミリ装置、或いはこれらの機能を兼ね備えた所謂複合機のいずれであってもよい。

画像形成装置１００は、電子写真方式の画像形成装置である。画像形成装置１００の上部には読取部１１０が配置され、その下部には、記録部１２０が配されている。読取部１１０は、原稿の画像を走査して読み取る画像読取装置１１１と、画像読取装置１１１前面側に取り付けられた操作パネル１１２と、画像読取装置１１１の上部に開閉可能に取り付けられた原稿押えカバー１１３とを備えている。原稿押えカバー１１３の一端部には、画像読取装置１１１に原稿を搬送する自動原稿搬送装置（ＡＤＦ）１１４が設置されている。ＡＤＦ１１４は、原稿供給トレイ１１５上に載置された複数枚の原稿を順に画像読取装置１１１に搬送するとともに、画像読取装置１１１で読み取られた原稿を原稿排出トレイ１１６へ排出する。

記録部１２０には、用紙に画像を記録する記録装置１２１と、記録装置１２１へ用紙を供給する給紙装置１３０が設置されている。記録装置１２１は、内部に形成された用紙搬送経路に沿って配置される感光体ドラム、帯電ブラシ、露光ヘッド、現像器、転写ローラ、及び定着ローラなどを備えて構成されている。ここで、画像形成装置１００では、まず、感光体ドラムの表面が帯電され、帯電された感光体ドラムの表面が露光されることにより、静電潜像が形成される。次に、この静電潜像上に、現像ローラがトナーを転移させてトナー像を形成する。その後、転写ローラが感光体ドラムからトナー像を用紙に転写し、定着ローラが用紙にトナーを定着させて、用紙に画像が形成される。

給紙装置１３０は、用紙を収納する給紙カセット１３１と、給紙カセット１３１が引出状に装着されるカセット装着部１３２とを備えている。

記録部１２０（画像形成装置１００）の前面には、メンテナンス用カバー１４０が開閉自在に設けられている。このメンテナンス用カバー１４０には、カバーの開閉に連動してオン・オフするインターロックスイッチ１０（図２参照）が取り付けられている。そして、メンテナンス用カバー１４０が開けられたときに、電動モータなどの駆動部分への電力供給が遮断されるようになっている。なお、詳細は後述する。

画像形成装置１００は、例えば待機時などに省エネルギーモード（低消費電力状態）を取り得るように構成されている。より詳細には、画像形成装置１００は、ＤＣ２４Ｖ，ＤＣ５Ｖ，ＤＣ３Ｖの３つの電源ラインを通して画像形成装置１００を構成する各ユニットに電力を供給する主電源（図示省略）を備えている。ＤＣ２４Ｖ、ＤＣ５Ｖ、及びＤＣ３Ｖの電力を供給する３つの電源ラインは、それぞれ独立して電力の供給／停止が制御できるように構成されている。画像形成装置１００では、上述した３つの電源ラインが選択的に断続され、電力の供給／停止が制御されることにより、電力モードが切替えられる。

より具体的には、画像形成装置１００は、３つの電力モード（電力状態）、すなわち、３Ｖ系ユニット、５Ｖ系ユニット、２４Ｖ系ユニットすべてに電力が供給される通常モード（ＮＯＲＭＡＬ ＭＯＤＥ）、２４Ｖ系ユニットへの電力供給が停止される待機モード（ＬＩＧＨＴ ＳＬＥＥＰ ＭＯＤＥ）、及び、２４Ｖ系ユニットに加え５Ｖ系ユニットへの電力供給も停止される省電力モード（ＤＥＥＰ ＳＬＥＥＰ ＭＯＤＥ）を取り得るように構成されている。なお、ＤＣ２４Ｖの電力供給が停止される待機モード及び省電力モード双方が、特許請求の範囲に記載の省エネルギーモードに相当する。

ここで、２４Ｖ系ユニットには、例えば、各種ローラを駆動する電動モータ並びに電磁クラッチ、定着器を冷却するためのファンモータ、複写枚数をカウントするためのカウンタ、帯電ワイヤ（帯電電圧）、現像ローラ（現像電圧）、及び、転写ローラ（転写電圧）等が含まれる。５Ｖ系ユニットには、メインＣＰＵ、ＲＯＭ、メインメモリ、システムＬＳＩ、画像／符号メモリ、及びＬＥＤユニット等が含まれる。また、３Ｖ系ユニットには、サブＣＰＵが含まれる。

画像処理装置１００では、所定時間（例えば５分）以上処理要求がない場合、及び、操作パネル１１２の省電力モード移行キーが押されたときなどに、通常モードから待機モード又は省電力モード（省エネルギーモード）に電力モードが移行される。一方、省エネルギーモード中に、パネル部１１２からのキー入力があった場合、及び、ＰＣプリントジョブ等のジョブ要求があったときなどに、電力供給が再開され、省エネルギーモードから通常モードに電力モードが移行される。

上述した２４Ｖ系の電源ライン（以下、単に「電源ライン」という）２０には、電力モード及びインターロックスイッチ１０の開閉状態（すなわちメンテナンス用カバー１４０の開閉状態）に基づいて、該電源ライン２０を断続するインターロック回路１が設けられている。続いて、図２を用いて、インターロック回路１の構成について説明する。ここで、図２は、インターロック回路１を示す回路図である。

インターロック回路１は、電源ライン２０に直列に挿入され、ゲート端子に印加されるゲート電圧（特許請求の範囲に記載の「制御電圧」に相当）に応じて電源ライン２０に流れる電流を調節可能なＭＯＳ ＦＥＴ３０を有している。ＦＥＴ３０のドレイン端子には、メンテナンス用カバー１４０の開閉に連動して、電源ライン２０を断続するインターロックスイッチ１０が直列に接続されている。また、ＦＥＴ３０のドレイン端子とインターロックスイッチ１０の入力端子１０ａとの間の電源ライン２０には、第１の電気負荷４０（２４ＶＡ）が接続されている。ここで、第１の電気負荷４０には、２４Ｖ系のユニットのうち、インターロックスイッチ１０が開状態（オフ）にされたときに、直ぐに電力の供給を停止することが好ましくないユニット、例えば、各種ローラの電磁クラッチ、定着器を冷却するためのファンモータ、及び、複写枚数をカウントするためのカウンタなどが含まれる。一方、インターロックスイッチ１０の出力端子１０ｂとつながる電源ライン２０には、第２の電気負荷４１（２４Ｖ＿ＩＬ）が接続されている。

また、インターロックスイッチ１０の出力端子１０ｂには、インターロックスイッチ１０の開閉状態に応じた電圧を出力する開閉状態検知回路５０が接続されている。開閉状態検知回路５０は、入力端子が、インターロックスイッチ１０の出力端子１０ｂと接続される、出力反転タイプの抵抗内蔵型トランジスタ５１を有している。抵抗内蔵型トランジスタ５１の出力端子には、一端が３Ｖの電源ラインに接続されたプルアップ抵抗５２の他端、及び、反転型シュミットトリガ５３の入力端子が接続されている。そして、反転型シュミットトリガ５３の出力端子は、ＣＰＵのカバー信号ポート５４（ＣＯＶＥＲ）、及び、ゲート電圧切替回路６０（詳細は後述する）のＡＮＤゲート６７の入力端子に接続されている。

ここで、インターロックスイッチ１０が閉状態（オン）の場合には、抵抗内蔵型トランジスタ５１がオンされてローレベルの信号が出力されるため、反転型シュミットトリガ５３からはハイレベル（３Ｖ）の信号が出力される。一方、インターロックスイッチ１０が開状態（オフ）の場合には、抵抗内蔵型トランジスタ５１がオフされてハイレベルの信号が出力されるため、反転型シュミットトリガ５３からはローレベル（０Ｖ）の信号が出力される。

上述したように、インターロックスイッチ１０の開閉状態を示す、開閉状態検知回路５０からの検出信号は、ゲート電圧切替回路６０のＡＮＤゲート６７に入力される。続いて、ゲート電圧切替回路６０（特許請求の範囲に記載の制御電圧変更手段に相当）について説明する。ゲート電圧切替回路６０は、インターロックスイッチ１０の開閉状態、及び、電力モードに基づいて、ＦＥＴ３０のゲート電圧を切替える。すなわち、ＦＥＴ３０のゲート電圧が電源電圧（２４Ｖ）からより低い電圧に切替えられることにより、ＦＥＴ３０のドレイン電流Ｉ_Ｄ（すなわち電源ライン２０を流れる電流）が、抑制された状態から定格状態に増加される。

ゲート電圧切替回路６０は、一端がＦＥＴ３０のソースに接続され、他端がＦＥＴ３０のゲートに接続される第１抵抗６１（特許請求の範囲に記載の「第１の抵抗器」に相当）、及びコンデンサ６２を備えている。なお、本実施形態では、第１抵抗６１として２．５ｋΩの抵抗を用いた。第１抵抗６１の他端（ＦＥＴ３０のゲート）には、第２抵抗６３（特許請求の範囲に記載の「第２の抵抗器」に相当）の一端、及び、第３抵抗６４（特許請求の範囲に記載の「第３の抵抗器」に相当）の一端が接続されている。ここで、本実施形態では、第２抵抗６３として２１．５ｋΩの抵抗を用い、第３抵抗６４として３．５ｋΩの抵抗を用いた。

第２抵抗６３の他端は、出力反転タイプの抵抗内蔵型トランジスタ６５を介してＣＰＵの電力モードポート６６（／ＰＳＡＶＥ）に接続されている。電力モードポート６６は、電力モードの切替信号を出力する出力ポートであり、通常モード時にハイレベル（３Ｖ）になり、省エネルギーモード時にローレベル（０Ｖ）になる。すなわち、通常モード時には、抵抗内蔵型トランジスタ６５がオンし、第２抵抗６３の他端は、略ゼロＶとなる。一方、省エネルギーモード時には、抵抗内蔵型トランジスタ６５がオフし、第２抵抗６３の他端は、略２４Ｖ（電源電圧）となる。

第３抵抗６４の他端は、遅延回路７０を介して、ＡＮＤゲート６７の出力端子に接続されている。遅延回路７０は、ＡＮＤゲート６７からの出力信号（電圧）を約１ｍｓｅｃ遅延させて出力する。より具体的には、遅延回路７０は、入力端子がＡＮＤゲート６７の出力端子に接続されている反転型シュミットトリガ７１を有している。この反転型シュミットトリガ７１の出力端子には抵抗７２の一端が接続されている。抵抗７２の他端とＧＮＤとの間には、コンデンサ７３が接続されている。ここで、遅延回路７０の遅延時間（特許請求の範囲に記載の所定時間に相当）は、抵抗７２とコンデンサ７３との時定数により定められる。なお、本実施形態では、遅延時間が、約１ｍｓｅｃとなるように設定した。抵抗７２の他端には、また、反転型シュミットトリガ７４の入力端子が接続されている。反転型シュミットトリガ７４の出力端子は、出力反転タイプの抵抗内蔵型トランジスタ７５の入力端子に接続されている。この抵抗内蔵型トランジスタ７５の出力端子は、上述した、第３抵抗６４の他端に接続されており、遅延回路７０によって遅延された信号（電圧）が、第３抵抗６４の他端に印加される。

遅延回路７０の入力端子、すなわち、反転型シュミットトリガ７１の入力端子は、上述したように、ＡＮＤゲート６７の出力端子に接続されている。ＡＮＤゲート６７の第１の入力端子は、上述した電力モードポート６６に接続されており、この第１の入力端子には、電力モードに応じた信号が入力される。また、ＡＮＤゲート６７の第２の入力端子は、上述した開閉状態検知回路５０を構成する反転型シュミットトリガ５３の出力端子に接続されており、この第２の入力端子には、インターロックスイッチ１０の開閉状態に応じた信号が入力される。よって、第３抵抗６４の他端は、インターロックスイッチ１０が閉状態であり、かつ電力モードが通常モードの場合にのみ略ゼロＶとなる。一方、インターロックスイッチ１０が開状態（オフ状態）で電力モードが通常モードであるとき、第３抵抗６４の他端は、２１．５Ｖとなる。また、電力モードが省エネルギーモードのときには、第３抵抗６４の他端は略電源電圧（２４Ｖ）となる。

次に、図２及び図３を併せて参照しつつ、インターロック回路１の動作について説明する。ここで、図３は、インターロック回路１で用いられるＦＥＴ３０の動作特性（Ｉ_Ｄ−Ｖ_ＤＳ特性）を示すグラフである。図３の横軸はドレイン・ソース電圧Ｖ_ＤＳ（Ｖ）であり、縦軸はドレイン電流Ｉ_Ｄ（Ａ）である。そして、図３では、ゲート・ソース間電圧Ｖ_ＧＳを、−２．５Ｖ，−３．０Ｖ，−３．５Ｖ，−４．０Ｖ，−４．５Ｖ，−６．０Ｖ，−８．０Ｖ，−１０．０Ｖと変化させた場合の、ドレイン・ソース電圧Ｖ_ＤＳとドレイン電流Ｉ_Ｄとの関係が示されている。

（１）電力モードが通常モードであり、インターロックスイッチ１０が閉状態（オン）の場合、上述したように、電力モードポート６６はハイ（３Ｖ）となり、カバー信号ポート５４（反転型シュミットトリガ５３の出力）もハイ（３Ｖ）となる。この場合、抵抗内蔵型トランジスタ６５がオンし、第２抵抗６３の他端は、略ゼロＶとなる。一方、ＡＮＤゲート６７の出力端子がハイとなるため、遅延回路７０の出力、すなわち第３抵抗６４の他端は、略ゼロＶとなる。よって、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３及び第３抵抗６４の合成抵抗の抵抗値との比率に応じた電圧値が印加される。ここで、本実施形態では、第１抵抗６１が２．５ｋΩ、第２抵抗６３が２１．５ｋΩ、第３抵抗６４が３．５ｋΩに設定されているため、ゲート電圧は約１４Ｖ（すなわちゲート・ソース間電圧Ｖ_ＧＳは約−１０Ｖ）となる。よって、図３に示されるように、ＦＥＴ３０が完全にオン（以下「フルオン」ともいう）され、電源ライン２０には、定格電流（１０Ａ）が流れる。この場合、ＦＥＴ３０がフルオンされ、インターロックスイッチ１０が閉状態（オン）であるため、第１の電気負荷４０及び第２の電気負荷４１に電力が供給される。

（２）電力モードが通常モードであり、インターロックスイッチ１０が閉状態（オン）から開状態（オフ）に変化した場合、電力モードポート６６はハイ（３Ｖ）のまま、カバー信号ポート５４がハイ（３Ｖ）からロー（０Ｖ）に変化する。この場合、抵抗内蔵型トランジスタ６５がオンし、第２抵抗６３の他端は、略ゼロＶとなる。一方、ＡＮＤゲート６７の第２の入力端子がハイからローになるため、ＡＮＤゲート６７の出力がハイからローに変化する。そのため、遅延回路７０の出力、すなわち第３抵抗６４の他端は、遅延時間（約１ｍｓ．）経過後、略ゼロＶから２１．５Ｖに変化する。よって、インターロックスイッチ１０が閉状態（オン）から開状態（オフ）に変化した後、遅延時間が経過するまでは、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３及び第３抵抗６４の合成抵抗の抵抗値との比率に応じた電圧値が印加される。すなわち、上述したように、ゲート電圧は約１４Ｖ（すなわちゲート・ソース間電圧Ｖ_ＧＳは約−１０Ｖ）となり、ＦＥＴ３０がフルオンされ、電源ライン２０には、定格電流（１０Ａ）が流れる。

一方、遅延時間が経過した後は、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３の抵抗値との比率に応じた電圧値が印加される。ここで、本実施形態では、上述したように、第１抵抗６１が２．５ｋΩ、第２抵抗６３が２１．５ｋΩに設定されているため、ゲート電圧は約２１．５Ｖ（すなわちゲート・ソース間電圧Ｖ_ＧＳは約−２．５Ｖ）となる。そのため、ＦＥＴ３０は、図３に示されるように、ドレイン電流として約−１．０Ａ流すことができる、半オン状態（半導通状態）となる。よって、この場合、ＦＥＴ３０が半オンされ、インターロックスイッチ１０が開状態（オフ）であるため、第１の電気負荷４０のみに電力が供給され、第２の電気負荷４１に対する電力供給が遮断される。なお、電力モードが通常モードであり、インターロックスイッチ１０が開状態（オフ）にある間は、ＦＥＴ３０が半オンされるため、第１の電気負荷４０のみに電力が供給され、第２の電気負荷４１に対する電力供給が遮断される状態が継続する。

（３）電力モードが通常モードであり、インターロックスイッチ１０が開状態（オフ）から閉状態（オン）に変化した場合、電力モードポート６６はハイ（３Ｖ）のまま、カバー信号ポート５４がロー（０Ｖ）からハイ（３Ｖ）に変化する。この場合、抵抗内蔵型トランジスタ６５がオンし、第２抵抗６３の他端は、略ゼロＶとなる。一方、ＡＮＤゲート６７の第２の入力端子がローからハイになるため、ＡＮＤゲート６７の出力がローからハイに変化する。そのため、遅延回路７０の出力、すなわち第３抵抗６４の他端は、遅延時間（約１ｍｓ．）経過後、２１．５Ｖから略ゼロＶに変化する。よって、インターロックスイッチ１０が開状態（オフ）から閉状態（オン）に変化した後、遅延時間が経過するまでは、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３の抵抗値との比率に応じた電圧値が印加される。すなわち、上述したように、ゲート電圧は約２１．５Ｖ（すなわちゲート・ソース間電圧Ｖ_ＧＳは約−２．５Ｖ）となる。そのため、ＦＥＴ３０は、半オン状態となる。

一方、遅延時間が経過した後は、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３及び第３抵抗６４の合成抵抗の抵抗値との比率に応じた電圧値が印加される。すなわち、上述したように、ゲート電圧は約１４Ｖ（すなわちゲート・ソース間電圧Ｖ_ＧＳは約−１０Ｖ）となり、ＦＥＴ３０がフルオンされる。よって、この場合、遅延時間、ＦＥＴ３０が半オンされ、電源ライン２０に約１Ａの電流が流された後、ＦＥＴ３０がフルオンされ、電源ライン２０に定格電流（約１０Ａ）が流される。ここで、半オン状態では、ＦＥＴ３０に流れる電流が約１Ａに制限されるため、例えば第２の電気負荷４１に容量性負荷が含まれる場合であっても、ＦＥＴ３０が半オン状態にされる際の突入電流が抑制される。また、ＦＥＴ３０が、遅延時間、半オン状態にされた後に、フルオン状態にされるため、第２の電気負荷４１に容量性負荷が含まれる場合であっても、半オン状態のときに該容量性負荷が充電されることによって、遅延時間経過後にＦＥＴ３０がフルオン状態にされる際の突入電流が抑制される。なお、第１の電気負荷４０には、インターロックスイッチ１０が開状態（オフ）のときから電力が供給されているため、第１の電気負荷４０に容量性負荷が含まれていたとしても、ＦＥＴ３０がフルオン状態にされる際の突入電流が抑えられる。なお、遅延時間経過後は、ＦＥＴ３０がオンされ、インターロックスイッチ１０が閉状態（オン）であるため、第１の電気負荷４０及び第２の電気負荷４１に電力が供給される。

（４）インターロックスイッチ１０が閉状態（オン）であり、電力モードが通常モードから省エネルギーモードに変化した場合、電力モードポート６６がハイ（３Ｖ）からロー（０Ｖ）に変化する。なお、カバー信号ポート５４は、遅延時間経過後にハイ（３Ｖ）からロー（０Ｖ）に変化する。この場合、抵抗内蔵型トランジスタ６５がオフし、第２抵抗６３の他端は、略電源電圧（２４Ｖ）となる。一方、ＡＮＤゲート６７の第１の入力端子がハイからローになるため、ＡＮＤゲート６７の出力がハイからローに変化する。そのため、遅延回路７０の出力、すなわち第３抵抗６４の他端は、遅延時間（約１ｍｓ．）経過後、略ゼロＶから略電源電圧（２４Ｖ）に変化する。よって、電力モードが通常モードから省エネルギーモードに変化した後、遅延時間が経過するまでは、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第３抵抗６４の抵抗値との比率に応じた電圧値が印加される。

その後、遅延時間が経過した後は、ＦＥＴ３０のゲート端子には、略電源電圧（２４Ｖ）が印加される。そのため、ゲート・ソース間電圧Ｖ_ＧＳが略ゼロＶとなり、ＦＥＴ３０は、オフ状態（絶縁状態）となる。よって、この場合、遅延時間経過後にＦＥＴ３０がオフされ、第１の電気負荷４０及び第２の電気負荷４１に対する電力供給が遮断される。なお、インターロックスイッチ１０が開状態（オフ）であり、電力モードが通常モードから省エネルギーモードに変化した場合も、遅延時間経過後にＦＥＴ３０がオフされ、第１の電気負荷４０及び第２の電気負荷４１に対する電力供給が遮断される。また、省エネルギーモード中は、ＦＥＴ３０がオフされているため、インターロックスイッチ１０の開閉状態（オン・オフ）に関係なく、２４Ｖ系のすべての電気負荷、すなわち、第１の電気負荷４０及び第２の電気負荷４１に対する電力供給が遮断される。

（５）インターロックスイッチ１０が閉状態（オン）であり、電力モードが省エネルギーモードから通常モードに変化した場合、電力モードポート６６がロー（０Ｖ）からハイ（３Ｖ）に変化する。なお、カバー信号ポート５４は、ＦＥＴ３０がオフから半オンされることにより、ロー（０Ｖ）からハイ（３Ｖ）に変化する。この場合、抵抗内蔵型トランジスタ６５がオンし、第２抵抗６３の他端は、略電源電圧（２４Ｖ）から略ゼロＶとなる。一方、ＡＮＤゲート６７の第１，第２の入力端子が共にローからハイになるため、ＡＮＤゲート６７の出力がローからハイに変化する。そのため、遅延回路７０の出力、すなわち第３抵抗６４の他端は、遅延時間（約１ｍｓ．）経過後、２１．５Ｖから略ゼロＶに変化する。よって、電力モードが省エネルギーモードから通常モードに変化した後、遅延時間が経過するまでは、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３の抵抗値との比率に応じた電圧値が印加される。そのため、ＦＥＴ３０は、半オン状態となる。

一方、遅延時間が経過した後は、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３及び第３抵抗６４の合成抵抗の抵抗値との比率に応じた電圧値が印加され、ＦＥＴ３０がフルオンされる。よって、この場合、遅延時間、ＦＥＴ３０が半オンされ、電源ライン２０に約１Ａの電流が流された後、ＦＥＴ３０がフルオンされ、電源ライン２０に定格電流（約１０Ａ）が流される。ここで、半オン状態では、ＦＥＴ３０に流れる電流が約１Ａに制限されるため、例えば第１の電気負荷４０及び第２の電気負荷４１に容量性負荷が含まれる場合であっても、ＦＥＴ３０が半オン状態にされる際の突入電流が抑制される。また、ＦＥＴ３０が、遅延時間、半オン状態にされた後に、フルオン状態にされるため、第１の電気負荷４０及び第２の電気負荷４０に容量性負荷が含まれる場合であっても、半オン状態のときにこれらの容量性負荷が充電されることによって、遅延時間経過後にＦＥＴ３０がフルオン状態にされる際の突入電流が抑制される。

（６）インターロックスイッチ１０が開状態（オフ）であり、電力モードが省エネルギーモードから通常モードに変化した場合、電力モードポート６６がロー（０Ｖ）からハイ（３Ｖ）に変化する。なお、カバー信号ポート５４は、ロー（０Ｖ）のまま変化しない。よって、ＡＮＤゲート６７の出力もローから変化しない。この場合、抵抗内蔵型トランジスタ６５がオンし、第２抵抗６３の他端は、略電源電圧（２４Ｖ）から略ゼロＶとなる。よって、電力モードが省エネルギーモードから通常モードに変化した場合、ＦＥＴ３０のゲート端子には、第１抵抗６１の抵抗値と、第２抵抗６３の抵抗値との比率に応じた電圧値が印加される。そのため、ＦＥＴ３０は、半オン状態となる。なお、電力モードが通常モードであり、インターロックスイッチ１０が開状態（オフ）にある間は、ＦＥＴ３０が半オンされるため、第１の電気負荷４０のみに電力が供給され、第２の電気負荷４１に対する電力供給が遮断される状態が継続する。

以上、詳細に説明したように、本実施形態に係るインターロック回路１によれば、インターロックスイッチ１０の開閉状態、及び、電力モードに基づいて、ＦＥＴ３０のゲート端子に印加されるゲート電圧が切替えられ、電源ライン２０（ＦＥＴ３０）に流れる電流が調節される。すなわち、電力モードが通常モードでありかつインターロックスイッチ１０が閉状態（オン）の場合に、ＦＥＴ３０がフルオン状態にされ、第１の電気負荷４０及び第２の電気負荷４１に電力が供給される。また、電力モードが通常モードでありかつインターロックスイッチ１０が開状態（オフ）の場合に、ＦＥＴ３０が半オン状態にされ、第１の電気負荷４０にのみ電力が供給される。さらに、電力モードが省エネルギーモードの場合に、ＦＥＴ３０がオフにされ、第１の電気負荷４０及び第２の電気負荷４１に対する電力供給が遮断される。その結果、省エネルギーモード時には、電源ライン２０に接続されている全ての電気負荷（第１の電気負荷４０及び第２の電気負荷４１）に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチ１０が開状態にされた場合には、電源ライン２０に接続されている一部の電気負荷（第１の電気負荷４１）に対して選択的に電力を供給することが可能となる。また、本実施形態に係るインターロック回路１によれば、１つのＦＥＴで３つの電力供給状態を取ることができるため、回路の小型化、低コスト化を図ることができる。

本実施形態に係るインターロック回路１よれば、電力モードが通常モードであるときに、インターロックスイッチ１０が開状態から閉状態に変化した場合に、ＦＥＴ３０のゲート端子に印加されるゲート電圧が切替えられ、ＦＥＴ３０が、所定の遅延時間、半オン状態にされた後に、フルオン状態にされる。ここで、半オン状態では、ＦＥＴ３０に流れる電流が約１Ａに制限されるため、例えば第２の電気負荷４１に容量性負荷が含まれる場合であっても、ＦＥＴ３０が半オン状態にされる際の突入電流を低減することができる。また、ＦＥＴ３０が、所定の遅延時間、半オン状態にされた後に、フルオン状態にされるため、第２の電気負荷４１に容量性負荷が含まれる場合であっても、半オン状態のときに該容量性負荷が充電されることによって、遅延時間経過後にＦＥＴ３０がフルオン状態にされる際の突入電流を抑制することができる。なお、第１の電気負荷４０には、インターロックスイッチ１０が開状態のときから電力が供給されているため、容量性負荷が含まれていたとしても、ＦＥＴ３０がフルオン状態にされる際の突入電流が抑えられる。このように、インターロックスイッチ１０が開状態から閉状態に変化する際の突入電流を抑制することができるため、ＦＥＴ３０として、定格がより小さいものを使用することができ、回路の小型化、低コスト化を図ることが可能となる。

また、本実施形態に係るインターロック回路１よれば、インターロックスイッチ１０が閉状態であるときに、電力モードが省エネルギーモードから通常モードに変化した場合に、ＦＥＴ３０のゲート端子に印加されるゲート電圧が切替えられ、ＦＥＴ３０が、所定の遅延時間、半オン状態にされた後に、フルオン状態にされる。ここで、半オン状態では、ＦＥＴ３０に流れる電流が約１Ａに制限されるため、例えば第１の電気負荷４０及び第２の電気負荷４１に容量性負荷が含まれる場合であっても、ＦＥＴ３０が半オン状態にされる際の突入電流を低減することができる。また、ＦＥＴ３０が、所定の遅延時間、半オン状態にされた後に、フルオン状態にされるため、第１の電気負荷４０及び第２の電気負荷４１に容量性負荷が含まれる場合であっても、半オン状態のときにこれらの容量性負荷が充電されることによって、遅延時間経過後にＦＥＴ３０がフルオン状態にされる際の突入電流を抑制することができる。このように、電力モードが省エネルギーモードから通常モードに変化する際の突入電流を抑制することができるため、ＦＥＴ３０として、定格がより小さいものを使用することができ、回路の小型化、低コスト化を図ることが可能となる。

本実施形態に係るインターロック回路１よれば、第１抵抗６１、第２抵抗６３、及び第３抵抗６４の抵抗値を適切に設定することにより、電力モードが通常モードでありかつインターロックスイッチ１０が閉状態の場合にＦＥＴ３０をフルオン状態にし、電力モードが通常モードでありかつインターロックスイッチ１０が開状態の場合にＦＥＴ３０を半オン状態にし、電力モードが省エネルギーモードの場合にＦＥＴ３０をオフ状態することができる。また、第３抵抗６４の他端には、遅延回路７０を介して、電力モードの切替信号とインターロックスイッチ１０の開閉信号とに応じた信号が入力されるため、インターロックスイッチ１０が開状態から閉状態に変化する際、及び、電力モードが省エネルギーモードから通常モードに変化する際に、遅延時間の間、ＦＥＴ３０を半オン状態にすることが可能となる。

本実施形態に係る画像形成装置１００によれば、上述したインターロック回路１を備えているため、省エネルギーモード時には、電源ライン２０に接続されている全ての電気負荷（第１の電気負荷４０及び第２の電気負荷４１）に対する電力供給を停止でき、かつ、通常モード時において、インターロックスイッチ１０が開状態にされた場合には、電源ライン２０に接続されている一部の電気負荷（第１の電気負荷４０）に対して選択的に電力を供給することができる。また、インターロックスイッチ１０が開状態から閉状態に変化する際、及び、電力モードが省エネルギーモードから通常モードに変化する際の突入電流を抑制することができるため、ＦＥＴ３０として、定格がより小さいものを使用することができ、小型化、低コスト化を図ることが可能となる。

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、インターロック回路１を構成する開閉状態検知回路５０及びゲート電圧切替回路６０の回路構成は、上記実施形態には限られない。また、第１抵抗６１、第２抵抗６３、第３抵抗６４の抵抗値は、上記実施形態には限られない。さらに、遅延回路７０の遅延時間も上記実施形態には限られない。

また、上記実施形態では、画像形成装置１００が３つの電源ラインを有し、それぞれ電圧値が異なる電力を供給する構成とされていたが、電源ラインの数、及び、各電源ラインの電圧値などは、上記実施形態には限られない。

１ インターロック回路
１０ インターロックスイッチ
２０ 電源ライン
３０ ＦＥＴ
４０ 第１の電気負荷
４１ 第２の電気負荷
５０ 開閉状態検知回路
６０ ゲート電圧切替回路
６１ 第１抵抗器
６３ 第２抵抗器
６４ 第３抵抗器
７０ 遅延回路
１００ 画像形成装置
１４０ メンテナンス用カバー

Claims (5)

1. 電源ラインに直列に挿入され、制御端子に印加される制御電圧に応じて前記電源ラインに流れる電流を調節可能なスイッチング素子と、
   前記スイッチング素子に直列に接続され、前記電源ラインを断続するインターロックスイッチと、
   前記インターロックスイッチの開閉状態、及び、通常モード並びに該通常モードよりも消費電力の小さい省エネルギーモードを含む電力モードに基づいて、前記制御電圧を変更する制御電圧変更手段と、を備え、
   前記スイッチング素子と前記インターロックスイッチの入力端子とをつなぐ電源ラインには第１の電気負荷が接続され、
   前記インターロックスイッチの出力端子とつながる電源ラインには第２の電気負荷が接続され、
   前記制御電圧変更手段は、前記電力モードが通常モードであり、かつ前記インターロックスイッチが閉状態の場合に、前記スイッチング素子をオン状態にし、前記電力モードが通常モードであり、かつ前記インターロックスイッチが開状態の場合に、前記スイッチング素子を前記オン状態よりも流れる電流が少ない半オン状態にし、前記電力モードが省エネルギーモードの場合に、前記スイッチング素子をオフ状態にするように前記制御端子に印加する制御電圧を変更することを特徴とするインターロック回路。
2. 前記制御電圧変更手段は、前記電力モードが通常モードであるときに、前記インターロックスイッチが開状態から閉状態に変化した場合に、前記スイッチング素子を、所定時間、前記半オン状態にするとともに、該所定時間経過後に、前記オン状態にするように、前記制御端子に印加する制御電圧を変更する遅延手段を有することを特徴とする請求項１に記載のインターロック回路。
3. 前記制御電圧変更手段は、前記インターロックスイッチが閉状態であるときに、前記電力モードが省エネルギーモードから通常モードに変化した場合に、前記スイッチング素子を、所定時間、前記半オン状態にするとともに、該所定時間経過後に、前記オン状態にするように、前記制御端子に印加する制御電圧を変更する遅延手段を有することを特徴とする請求項１又は２に記載のインターロック回路。
4. 前記スイッチング素子はＦＥＴであり、
   前記制御電圧変更手段は、前記ＦＥＴのゲート・ソース間に接続される第１の抵抗器と、一端が前記ＦＥＴのゲート端子に接続され、他端に前記電力モードの切替信号に応じた電圧が印加される第２の抵抗器と、一端が前記ＦＥＴのゲート端子に接続され、他端に、前記遅延手段を介して、前記電力モードの切替信号と前記インターロックスイッチの開閉信号とに応じた電圧が印加される第３の抵抗器と、を備え、
   前記第２の抵抗器の抵抗値は、前記第３の抵抗器の抵抗値よりも大きく設定され、
   前記第２の抵抗器の他端の電圧値は、前記省エネルギーモードのときに略電源電圧になるとともに、前記通常モードのときに略ゼロボルトになり、
   前記第３の抵抗器の他端の電圧値は、前記インターロックスイッチが閉状態であり、かつ、前記電力モードが通常モードのときにのみ略ゼロボルトになることを特徴とする請求項２又は３に記載のインターロック回路。
5. 請求項１〜４のいずれか１項に記載のインターロック回路を備えることを特徴とする画像形成装置。

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