JP2012098932A - 電源監視装置および情報処理装置 - Google Patents

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Abstract

【課題】入力電圧遮断の原因が装置内にある制御基板内部の内的要因なのか、制御基板外部の外的要因なのかを明確に区別できる電源監視装置を提供することを目的とする。
【解決手段】内的要因による電力遮断時には、制御基板から電源装置へ電力遮断を要求する信号Aが変化し、さらに、電源装置から内部装置へ送信される信号Bが変化した後、電源装置2からの電力が遮断され、外的要因による電力遮断時には、電源装置2から制御基板へ送信されている信号Bが変化した後、電源装置2からの電力が遮断される装置における電源監視装置1であって、信号Bが変化したときの、信号Aの状態を信号レベル保存用レジスタ12に保存するDフリップフロップ11を有することを特徴とする。
【選択図】図2

Description

本発明は、電源監視装置および情報処理装置の技術に関する。
計算機(情報処理装置)に供給する電源(供給電源)のON/OFFを制御する制御信号と、その制御信号のレベルを監視する電源監視回路を備え、信号レベルが一定の範囲から逸脱した場合に、供給電源に異常が発生したとして検出するシステム監視回路を備えた計算機が開示されている(例えば、特許文献1参照)。
また、複数の内部電源から電圧供給を受ける携帯型端末において、各内部電源の電圧値を記憶し、その電圧値が規定範囲内であるか否かで正常または異常を示すフラグをたて、また内部電源に関連する動作モードおよびハードウェア割込信号状態を監視することで、障害の原因を切り分けて調査可能とする電源およびハードウェア障害の切り分け装置およびその方法が開示されている(例えば、特許文献2参照)。
特開2009−199336号公報 特開平11−191026号公報
しかしながら、特許文献1に記載の技術では、監視対象が制御信号のレベルを逸脱するか否かのみであるため、障害の原因が情報処理装置の制御基板内部の内的要因(例:静電ノイズによる電源制御用ICの誤動作など)なのか、制御基板外部の外的要因(例:落雷による停電、UPS電源装置の故障など)なのかが不明であるという問題がある。
情報処理装置の実運用において入力電圧の遮断が発生した場合、システムを早期に復旧するために障害部位の特定や、現象の再現や、原因の解析などが速やかに行わなければならない。しかし、特許文献1のような従来の技術では入力電圧遮断の原因が装置内にある制御基板内部の内的要因なのか、制御基板外部の外的要因なのかを切り分けて、明示することが困難である。
このように、特許文献1に記載の技術のような従来の技術では、入力電圧遮断要因の明示において課題が残されている。
また、特許文献1に記載の技術では、電源制御信号の監視回路および記憶部を電源装置から供給されるサブ電圧によって動作させている。しかしながら、この方法では、電源装置による電力の遮断と同時に監視回路に供給されている電力も遮断されてしまうため、電源装置の電力遮断時のデータの信頼性が低いという問題もある。このように、特許文献1に記載の技術では、電源装置自身に障害が発生した際の情報収集方法にも課題が残されている。
また、特許文献2に記載の技術では、複数の内部電源を有することを前提としているため、装置を駆動するための電源が1つである場合には、切り分けの精度が低くなるという課題がある。
このような背景に鑑みて本発明がなされたのであり、本発明は、入力電圧遮断の原因が装置内にある制御基板内部の内的要因なのか、制御基板外部の外的要因なのかを明確に区別できる電源監視装置および情報処理装置を提供することを目的とする。
前記課題を解決するため、本発明は、内部装置内の要因である内的要因による電力遮断時には、前記内部装置から電源装置へ電力遮断を要求する要求信号が変化し、さらに、前記電源装置から前記内部装置へ送信される遮断信号が変化した後、前記電源装置からの電力が遮断され、前記内部装置外の要因である外的要因による電力遮断時には、前記電源装置から前記内部装置へ送信される前記遮断信号が変化した後、前記電源装置からの電力が遮断される装置における電源監視装置であって、前記遮断信号が変化したときの、要求信号の状態を記憶手段に保存する状態保存手段を有することを特徴とする。
その他の解決手段は、実施形態中において適宜説明する。
本発明によれば、入力電圧遮断の原因が装置内にある制御基板内部の内的要因なのか、制御基板外部の外的要因なのかを明確に区別できる電源監視装置および情報処理装置を提供することができる。
本実施形態に係る情報処理装置の構成を示す図である。 本実施形態の一例としての電源監視装置の構成例を示す図である。 内的要因による電力の遮断が生じた際におけるタイミングチャートである。 外的要因による電力の遮断が生じた際におけるタイミングチャートである。 本実施形態に係る電源監視装置の別の構成例を示す図である。 本実施形態に係る電源監視装置のさらに別の構成例を示す図である。
次に、本発明を実施するための形態(「実施形態」という)について、適宜図面を参照しながら詳細に説明する。
(情報処理装置の構成)
図1は、本実施形態に係る情報処理装置の構成を示す図である。
情報処理装置7は、例えば、PC(Personal Computer)などであり、外部供給電源装置6から入力電圧Aが供給されて稼働する。入力電圧Aは、電源装置2に給電され、電源装置2は入力電圧Aを、情報処理装置7内部用の入力電圧Bに変換した上で、制御基板(内部装置)4に入力電圧Bを給電する。
電源装置2は、情報処理装置7の外的要因あるいは情報処理装置7の内的要因により、電力を遮断する必要が生じると、制御基板4へ送信している信号(信号B:遮断信号)の信号レベルを変化させ、これから電力を遮断する旨を通知する信号制御部21を有する。
制御基板4は、マザーボードなどの情報処理装置7の制御を行う基板であり、制御基板4内の不具合などを検知すると、電源装置2へ送信している信号(信号A:要求信号)の信号レベルを変化させ、電源装置2へ電力遮断を要求する電源出力制御装置3を有している。
なお、信号A、信号Bは、情報処理装置7が正常動作しているときには、電源装置2の信号制御部21および制御基板4の電源出力制御装置3から、それぞれ一定のレベルで出力されている信号である。
内的要因および外的要因それぞれの場合における電力遮断の手順の詳細は後記して説明する。
情報処理装置7は、信号Aおよび信号Bの信号レベルの変化から、外的要因による電力遮断か、内的要因による電力遮断か、の情報を出力し、その情報を保存する電源監視装置1を有している。電源監視装置1は、制御基板4上に備えられていてもよいし、制御基板4とは別に情報処理装置7内に備えられていてもよい。なお、電源監視装置1の詳細については、図2を用いた説明以降で後記する。
さらに、電源監視装置1は、電源装置2からの電力供給を受けず、電源装置2とは別の独立電源5(バッテリや、電池など)から入力電圧Cの給電により、電源装置2とは独立して動作する。このようにすることで、電源装置2自身の障害によって突然給電が遮断された場合でも、信号レベル保存用レジスタ12に保存された情報は保持され、電源監視装置1の機能が損なわれることはなく、電力遮断時のデータの信頼性を保つことができる。
《実施形態1》
図2は、本実施形態の一例としての電源監視装置の構成例を示す図である。なお、図2において、図1と同様の構成については、同一の符号を付して説明を省略する。
この例における電源監視装置1は、状態保存手段としてのDフリップフロップ11と、記憶手段としての信号レベル保存用レジスタ12を有している構成となっている。
ここで、信号AはDフリップフロップ11のD端子入力となっており、信号Bはクロック(CK)端子入力となっている。そして、Dフリップフロップ11の出力端子(Q)から信号Cが出力され、その信号Cの状態は信号レベル保存用レジスタ12に保存される。
(タイミングチャート)
図3および図4は、電源監視装置の構成が図2に示すような構成である場合におけるタイミングチャートを示す図である。なお、図3および図4では、信号レベルが低いとき(Low)を「1」、信号レベルが高いとき(High)を「0」とする負論理を用いている。
(内的要因の場合)
図3は、内的要因による電力の遮断が生じた際におけるタイミングチャートである。
情報処理装置7内部の不具合によって、すなわち内的要因において、電力を遮断する必要が生じたとき、制御基板4から入力電圧Bを遮断する命令を受けた電源出力制御装置3が、信号Aの信号レベルをHighからLowへ変化させる(符号301)。これにともない、負論理を使用しているため、信号Aの2進数表記は符号301の時刻で「0」から「1」へ変化する。
次に、信号Aの信号レベルの変化を検知した電源装置2の信号制御部21が、制御基板4へ入力電圧Bを落とすことを知らせるため、信号Bの信号レベルをHighからLowへ変化させる(符号302)。これにともない、負論理を使用しているため、信号Bの2進数表記は符号302の時刻で「0」から「1」へ変化する。電源装置2は、信号Bを変化させた後、一定時間後に入力電圧Bを電圧値Vから0に落とすことによって遮断する(符号303)。信号Cの動作については後記する。
(外的要因の場合)
図4は、外的要因による電力の遮断が生じた際におけるタイミングチャートである。
図示しない制御基板4外に存在する機器から入力電圧Bを遮断する命令を受けた電源装置2の電源出力制御装置3は、制御基板4へ入力電圧Bを遮断することを知らせるため、信号BをHighからLowへ変化させる(符号401)。これにともない、負論理を使用しているため、信号Bの2進数表記は時刻401で「0」から「1」へ変化する。このとき、内的要因の場合とは異なり、制御基板4から電力の遮断を要求するわけではないので、信号AはHighのまま変化しない(符号402)。
電源装置2は、信号Bを変化させた後、一定時間後に電圧値をVから0に落とすことによって入力電圧Bを遮断する(符号403)。
このように、信号Aは制御基板4内部から電力遮断の命令を受けた場合のみ、信号レベルを変化させるが、信号Bは信号Aの信号レベルの変化によっても変化するし、停電、電源故障などの制御基板4外部からの命令によっても信号レベルが変化する。本実施形態は、この2つの信号の信号レベルを変化させるトリガが異なる点に着目している。
すなわち、図3に示すような内的要因による入力電圧Bの遮断時において、信号BがLowに変化したときの信号AはLowである。Dフリップフロップ11のクロック端子に、Low(負論理の2進数表記では「1」)の信号Bが入力されると、そのときのD端子の状態(つまり、信号Aの状態)が出力される。よって、符号302のときの信号C(出力(Q))は、符号302時の信号Aの状態であるLow(負論理の2進数表記では「1」)が出力される(符号304)。
一方、図4に示すような外的要因による入力電圧Bの遮断時において、信号BがLowに変化したときの信号AはHigh(負論理の2進数表記では「0」)である。したがって、符号401,402のときの信号C(出力(Q))は、符号402時の信号Aの状態であるHigh(負論理の2進数表記では「0」)が出力される(符号404)。
信号Cの状態は、独立電源5から供給される電力によって信号レベル保存用レジスタ12に保持される。
そして、情報処理装置7の再起動後、ユーザは信号レベル保存用レジスタ12に保持されている信号Cのレベルを図示しないモニタなどを介して確認する。このとき、信号Cの信号レベルがLowであれば入力電圧Bの遮断要因が内的要因によるものであり、信号Cの信号レベルがHighであれば外的要因によるものと、ユーザは判別することができる。
なお、実施形態1では負論理を用いたが、正論理を用いてもよい。この場合、信号Aおよび信号Bが図3および図4に示すようなふるまいをするのであれば、Dフリップフロップ11のクロック(CK)端子の前段にNOT回路を設けてもよい。さらに、D端子の前段にNOT回路を設けてもよい。
あるいは、信号Aおよび信号Bのふるまいを、図3および図4とは逆のふるまいとすれば、正論理を適用していてもNOT回路を使用しなくてよい。
(実施形態1のまとめ)
実施形態1によれば、Dフリップフロップ11と、信号レベル保存用レジスタ12とによる簡易な構成によって、電源装置2の遮断要因が内的要因によるものか、外的要因によるものかを判別することが可能となり、迅速な障害解析を可能とすることができる。
実施形態1によれば、情報処理装置7を駆動するための電源装置2が1つの場合でも、原因の切り分けが可能となる。さらに、信号Cは1ビットですむので、信号レベル保存用レジスタ12としては、最低限1ビットの容量があればよく、コストの大幅な削減が可能となる。また、信号Bの変化をトリガとすることで、特許文献2に記載の技術とは異なり、所定周期で電源電圧を監視する必要がない。
《実施形態2》
図5は、本実施形態に係る電源監視装置の別の構成例を示す図である。なお、図5において、図2と同様の構成要素については同一の符号を付して説明を省略する。
図5における電源監視装置1aは、図2の電源監視装置1におけるDフリップフロップ11の代わりに、状態保存手段として演算回路11aが備えられ、信号レベル保存用レジスタ12の代わりに、記憶手段としてメモリ12aが備えられている。
演算回路11aは、マイクロコンピュータ、FPGA(Field Programmable Gate Array)、PLD(Programmable Logic Device)などであり、メモリ12aはFlash ROM(Read Only Memory)不揮発性メモリや、独立電源5から供給される電力によって記憶内容を保持する揮発性メモリなどである。
演算回路11aは、信号Aおよび信号Bを入力とし、図示しないROMなどに格納されているプログラムを実行し、そのプログラムに従った演算結果をメモリ12aに出力する。
プログラムは、例えば、実施形態1に示すDフリップフロップ11と同様の動作を行うものでもよいし、図示しないタイマから信号Aおよび信号Bの信号レベルが変化したときにおける各信号の信号レベルを取得するとともに、図示しないタイマから時刻を取得し、信号Aおよび信号Bとともに、該時刻を出力するものでもよい。
(実施形態2のまとめ)
このような構成では、プログラミングを行うことが可能となるので、実施形態1の効果に加え、例えば、信号Aや、信号BがLowになった時刻を記録することができるなど、複雑な記録が可能となるという効果を有する。
《実施形態3》
図6は、本実施形態に係る電源監視装置のさらに別の構成例を示す図である。なお、図6において、図2と同様の構成要素については同一の符号を付して説明を省略する。なお、実施形態3においても、正論理を適用しているものとする。
図6における電源監視装置1bは、図2の電源監視装置1におけるDフリップフロップ11の代わりに、状態保存手段としてOR回路11bが備えられている。
このような構成では、信号A、信号B、入力電圧Bおよび信号Cのタイミングチャートは、図3および図4に示すタイミングチャートと同様となる。また、信号レベル保存用レジスタ12にはOR回路11bから出力される信号Cが保存される。
なお、実施形態3において正論理を使用しているが、負論理を適用してもよい。この場合、OR回路11bの代わりにAND回路を用いることになる。
(実施形態3のまとめ)
実施形態3によれば、図2や、図5に示す構成よりも、さらに簡易な回路であるOR回路11bを用いて、入力電圧Bの遮断要因を確認することができる。
なお、本実施形態において、状態保存手段としてDフリップフロップ11や、演算回路11aや、OR回路11bや、AND回路を適用したが、信号Aが変化したときの信号Bの状態を出力する構成であれば、これらに限らない。
1,1a,1b 電源監視装置
2 電源装置
3 電源出力制御装置
4 制御基板(内部装置)
5 独立電源
6 外部供給電源装置
7 情報処理装置(装置)
11 Dフリップフロップ(状態保存手段)
11a 演算回路(状態保存手段)
11b OR回路(状態保存手段)
12 信号レベル保存レジスタ(記憶手段)
12a メモリ(記憶手段)
21 信号制御部
301〜304 信号レベルの変化
401〜403 信号レベルの変化

Claims (6)

  1. 内部装置内の要因である内的要因による電力遮断時には、前記内部装置から電源装置へ電力遮断を要求する要求信号が変化し、さらに、前記電源装置から前記内部装置へ送信される遮断信号が変化した後、前記電源装置からの電力が遮断され、
    前記内部装置外の要因である外的要因による電力遮断時には、前記電源装置から前記内部装置へ送信される前記遮断信号が変化した後、前記電源装置からの電力が遮断される装置における電源監視装置であって、
    前記遮断信号が変化したときの、要求信号の状態を記憶手段に保存する状態保存手段を有する
    ことを特徴とする電源監視装置。
  2. 前記要求信号および前記遮断信号は、2値の信号であり、
    前記状態保存手段は、Dフリップフロップであり、
    前記要求信号を、前記DフリップフロップのD入力とし、
    前記遮断信号を、前記Dフリップフロップのクロック入力とする
    ことを特徴とする請求項1に記載の電源監視装置。
  3. 前記状態保存手段は、前記要求信号および前記遮断信号を入力とし、実行されているプログラムに従った演算結果を出力する演算装置である
    ことを特徴とする請求項1に記載の電源監視装置。
  4. 前記要求信号および前記遮断信号は、2値の信号であり、
    前記状態保存手段は、前記要求信号および前記遮断信号を入力とするOR回路またはAND回路である
    ことを特徴とする請求項1に記載の電源監視装置。
  5. 前記状態保存手段は、前記電源装置や、前記内部装置とは異なる独立電源が接続されている
    ことを特徴とする請求項1から請求項4のいずれか一項に記載の電源監視装置。
  6. 内部装置内の要因である内的要因による電力遮断時には、前記内部装置から電源装置へ電力遮断を要求する要求信号が変化し、さらに、前記電源装置から前記内部装置へ送信される遮断信号が変化した後、前記電源装置からの電力が遮断され、
    前記内部装置外の要因である外的要因による電力遮断時には、前記電源装置から前記内部装置へ送信される前記遮断信号が変化した後、前記電源装置からの電力が遮断される情報処理装置であって、
    前記遮断信号が変化したときの、要求信号の状態を記憶手段に保存する状態保存手段を有する電源監視装置を搭載する
    ことを特徴とする情報処理装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015148973A (ja) * 2014-02-07 2015-08-20 日本電気株式会社 監視デバイス、管理デバイス、電子装置、状態通知方法、対処方法、およびコンピュータ・プログラム
JP2016062386A (ja) * 2014-09-19 2016-04-25 Necプラットフォームズ株式会社 電源監視装置および電源監視方法
JP2018049425A (ja) * 2016-09-21 2018-03-29 Necプラットフォームズ株式会社 要因判定装置、要因判定方法、要因判定プログラム、及び、通信装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57173331A (en) * 1981-04-16 1982-10-25 Nippon Denso Co Method of detecting power source instantaneous disconnection
JPS58138135U (ja) * 1982-03-15 1983-09-17 株式会社日立製作所 Cpu電源断モ−ド検知装置
JPS6339013A (ja) * 1986-08-04 1988-02-19 Fujitsu Ltd 電子計算機
JPS6451535A (en) * 1987-08-21 1989-02-27 Pfu Ltd Sequence abnormality detection system for interface
JP2008070934A (ja) * 2006-09-12 2008-03-27 Matsushita Electric Ind Co Ltd マイクロコントローラおよびその関連技術

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57173331A (en) * 1981-04-16 1982-10-25 Nippon Denso Co Method of detecting power source instantaneous disconnection
JPS58138135U (ja) * 1982-03-15 1983-09-17 株式会社日立製作所 Cpu電源断モ−ド検知装置
JPS6339013A (ja) * 1986-08-04 1988-02-19 Fujitsu Ltd 電子計算機
JPS6451535A (en) * 1987-08-21 1989-02-27 Pfu Ltd Sequence abnormality detection system for interface
JP2008070934A (ja) * 2006-09-12 2008-03-27 Matsushita Electric Ind Co Ltd マイクロコントローラおよびその関連技術

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015148973A (ja) * 2014-02-07 2015-08-20 日本電気株式会社 監視デバイス、管理デバイス、電子装置、状態通知方法、対処方法、およびコンピュータ・プログラム
JP2016062386A (ja) * 2014-09-19 2016-04-25 Necプラットフォームズ株式会社 電源監視装置および電源監視方法
JP2018049425A (ja) * 2016-09-21 2018-03-29 Necプラットフォームズ株式会社 要因判定装置、要因判定方法、要因判定プログラム、及び、通信装置

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