JP2012088710A - 液晶ディスプレー - Google Patents

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Abstract

【課題】アレイ基板を備える液晶ディスプレーを提供すること。
【解決手段】前記アレイ基板においてゲートラインとデータラインと画素電極が形成される。同一列の奇数行目の画素電極が当該列の両側のデータラインにおける一方に接続され、偶数行目の画素電極がこの列の両側のデータラインにおける他方に接続される。同一行の画素電極はそれぞれ当該行の画素電極の両側のデータラインにおける一方によって制御される。各ゲートラインのそれぞれが制御する画素電極は同一行に位置する。隣接する2行の画素電極間にゲートラインが2本ある。隣接する2本のデータラインの間の、同一行に位置し、且つ隣接する二つの画素電極は、それぞれ当該行の画素電極の両側の2本のゲートラインにおける一方により制御され、且つそれぞれ隣接する2本のデータラインにおける一方に接続される。本発明は従来技術において液晶ディスプレーの消費電力が大きいという課題を解決できる。
【選択図】図３

Description

本発明の実施例は、液晶ディスプレーの技術分野に関わり、特に液晶ディスプレーに関わるものである。
図面１は従来技術における液晶ディスプレーのアレイ基板の概略構成を示した図である。当該液晶ディスプレーのアレイ基板はゲートラインとデータラインと画素電極1を備える。図面１にはアレイ基板の一部を示したが、図示しない部分は示した部分の構造と類似している。図面1に示したゲートラインはそれぞれGi、Gi+1、Gi+2、Gi+3、Gi+4、Gi+5、Gi+6及びGi +7で標識される。図面１に示したデータラインはそれぞれDj、Dj+1、Dj+2、Dj+3、Dj+4及びDj+5で標識される。
図１に示した構造においては、隣接する２列の画素電極は同一のデータラインによってデータ信号が入力されている。同一行において、同一のデータラインに接続する二つの画素電極１のそれぞれは当該行の画素電極１の両側の２本のデータラインにおける一方により制御されている。このように構成されたアレイ基板によって、液晶ディスプレーはより良い光学均一性を達成するようになる。図面１に示すように、同一行において２列の画素電極１が１セットを構成し、１セットにおける二つの画素電極１の信号の極性は同じであるが、隣接する二つのセットの画素電極１の信号の極性は互いに反対している。同一列において、隣接する任意な二つの画素電極の信号の極性は互いに反対している。
極性とは液晶ディスプレーの画素電極に印加された電圧と共通電極に印加された電圧との電圧差が正極性（当分野において、＋極性とも称される）であるか又は負極性（当分野において、−極性とも称される）であるかを指す。液晶分子は画素電極と共通電極との電圧差によって駆動されるものである。電圧差の異なる極性によって、液晶分子のねじれ方向が異なるので、液晶分子の老化を防止できる。常に、画素電極の電圧が共通電極の電圧よりも大きい場合に、画素電極に入力されたデータ信号の極性は＋である。画素電極の電圧が共通電極の電圧よりも小さい場合に、画素電極に入力されたデータ信号の極性は−である。
図面2は、図面1に示したアレイ基板の駆動信号を示した模式図である。各本のゲートラインに入力された信号はGLi、GLi+1、GLi+2、GLi+3、GLi+4、GLi+5、GLi+6及びGLi+7で標識されている。共通電極に入力された信号はVcomで標識され、奇数本目のデータラインから出力された信号はDATA_ODDで標識され、偶数本目のデータラインから出力された信号はDATA_EVENで標識されている。DATA_ODDとDATA_EVENはデータラインの信号の極性を示す。
図1に示した構成において、より良い光学均一性を達成するために、フレームごとにデータラインの信号の極性が絶えずに変化することが必要である。例えば、ゲートラインGiがハイレベルを出力する、即ち、ゲートラインGiがオンにする場合に、m行目の画素電極の奇数列目の画素電極にデータ信号が入力され、奇数本目のデータラインのデータ信号の極性は＋であって、偶数本目のデータラインのデータ信号の極性は−である。ゲートラインGi+1がハイレベルを出力する、即ち、ゲートラインGi+1がオンにする場合に、m行目の偶数列目の画素電極にデータ信号が入力され、図１に示した画素電極の信号の極性設定を実現するために、奇数本目のデータラインのデータ信号の極性を−にし、偶数本目のデータラインのデータ信号の極性を＋にする必要がある。ゲートラインGi+2がハイレベルを出力する場合に、m+1行目の奇数列目の画素電極にデータ信号が入力され、図面1に示した画素電極の信号の極性設定を実現するために、各データラインのデータ信号の極性をそのまま保持する。ゲートラインGi+3がハイレベルを出力する場合に、m+1行目の偶数目の画素電極にデータ信号が入力され、図面1に示した画素電極の信号の極性設定を実現するために、各データラインのデータ信号の極性を反転する必要がある。
図面1に示すような液晶ディスプレーは、より良い光学均一性を達成するために、各データラインのデータ信号の極性が絶えず変化することが必要である。データ信号の極性が頻繁に変化するため、電力消費が向上する。例えば、データ信号の電圧をー6ボルトから＋9ボルトにするための必要となる電力消費は、データ信号の電圧を＋6ボルトから＋9ボルトにするための必要となる電力消費よりもはるかに大きいのである。
本発明は、従来技術において液晶ディスプレーの電力消費が大きすぎるという課題を解決するための液晶ディスプレーを提供することを目的とする。
本発明が液晶ディスプレーを提供し、アレイ基板においてゲートラインとデータラインと画素電極が形成され、
同一列の奇数行目の画素電極は当該列の両側のデータラインにおける一方によってデータ信号を入力され、偶数行目の画素電極はこの列の両側のデータラインにおける他方によってデータ信号を入力され、
同一行の画素電極はそれぞれ当該行の画素電極の両側の2本のゲートラインにおける一方によって制御され、各ゲートラインのそれぞれが制御する画素電極は同一行に位置し、隣接する2行の画素電極間にゲートラインが2本あり、
隣接する2本のデータライン間に、同一行の、且つ隣接する2つの画素電極は、それぞれ当該行の画素電極の両側の2本のゲートラインにおける一方によって制御され、且つそれぞれ隣接する2本のデータラインにおける一方によってデータ信号を入力される。
本発明がアレイ基板を備える液晶ディスプレーを提供し、前記アレイ基板においてゲートラインとデータラインと画素電極が形成され、
同一列の画素電極における、隣接する2つの画素電極が1セットを構成し、奇数セット目の画素電極は当該列の画素電極の両側のデータラインにおける一方によってデータ信号を入力され、偶数セット目の画素電極は当該列の両側のデータラインにおける他方によってデータ信号を入力され、
同一行の画素電極はそれぞれ当該行の画素電極の両側の2本のゲートラインにおける一方に制御され、各ゲートラインのそれぞれが制御する画素電極は同一行に位置し、隣接する2行の画素電極間にゲートラインが2本あり、
隣接する2本のデータライン間に同一行の、且つ隣接する2つの画素電極はそれぞれ当該行の画素電極の両側の2本のゲートラインにおける1本により制御され、且つ前記隣接する2本のデータラインにおける1本によってデータ信号を入力される。
本発明各実施例が提供した液晶ディスプレーは、同一列の奇数行目の画素電極が当該列の両側のデータラインにおける一方によってデータ信号を入力され、偶数行目の画素電極が当該列の両側のデータラインにおける他方によってデータ信号を入力される。しかも、隣接する2本のデータライン間に同一行の、且つ隣接する二つの画素電極はそれぞれ当該行の画素電極両側の2本のゲートラインにおける一方によって制御され、それぞれ隣接する2本のデータラインにおける一方によってデータ信号を入力される。このように、同一のデータラインによってデータ信号を入力された各画素の電極は交差して配置され、隣接する任意な二つの画素点の極性が異なるので、良い光学均一性を有し、且つフレーム時間内に各本のデータラインから出力された信号の極性を変化させる必要とならず、液晶ディスプレーの電力消費を低減できる。
従来技術中液晶ディスプレーのアレイ基板の構成模式図である。 図1に示すアレイ基板の駆動信号の模式図である。 本発明に係る液晶ディスプレーの第1実施例の構成模式図である。 本発明に係る液晶ディスプレーの第2実施例の構成模式図である。 本発明に係る液晶ディスプレーの第xフレームの駆動信号模式図である。 本発明に係る液晶ディスプレーの第x+1フレームの駆動信号模式図である。 図4に示す液晶ディスプレーの各画素電極の極性反転后の模式図である。 本発明に係る液晶ディスプレーの第3実施例の構成模式図である。
本発明の実施例の目的、技術案及びメリットを更に明瞭にするために、以下は、本発明の実施例の図面を結合して、本発明の実施例の技術案を明らか且つ完全に説明する。下記の実施例は本発明の一部の実施例に過ぎず、全部の実施例を含まれないのである。本発明の実施例に基づいて、当業者は創造的な労働を支払わないで得られた全ての他の実施例も、本発明の保護した範囲に属する。
図３は、本発明に係る液晶ディスプレーの第１実施例の構造模式図である。当該液晶ディスプレーはアレイ基板を備える。アレイ基板には、ゲートライン、データライン、画素電極1を形成する。図３にはアレイ基板の一部が示されたが、図示しない部分は示した部分の構造と類似している。図３に示したゲートラインはそれぞれGi、Gi+1、Gi+2、Gi+3、Gi+4、Gi+5、Gi+6及びGi +7で標識される。図３に示したデータラインはそれぞれDj、Dj+1、Dj+2、Dj+3、Dj+4及びDj+5で標識される。図３に示すように、縦方向に配列する画素電極はそれぞれ第ｎ列の画素電極、第ｎ＋１列の画素電極、第ｎ＋２列の画素電極、第ｎ＋３列の画素電極、第ｎ＋４列の画素電極、第ｎ＋５列の画素電極、第ｎ＋６列の画素電極、第ｎ＋７列の画素電極、第ｎ＋８列の画素電極、第ｎ＋９列の画素電極、第ｎ＋１０列の画素電極、第ｎ＋１１列の画素電極と称する。
図３において、同列の奇数行目の画素電極には、当該列の両側のデータラインにおける一方によりデータ信号が入力され、偶数行目の画素電極には、当該列の両側のデータラインにおける他方でデータ信号が入力される。同行の画像電極は、二つずつ１セットにされ、各セットは、当該行の画素電極の両側に位置する２本のゲートラインにおける一方により交替的に制御される。各ゲートラインのそれぞれに制御される画素電極は同一行に位置する。隣接する２行の画素電極の間に２本のゲートラインがある。隣接する２本のデータラインの間の、同一行に位置するかつ隣接する二つの画素電極は、それぞれ当該行の画素電極の両側に位置する２本のゲートラインにおける一方により制御され、且つそれぞれ隣接する２本のデータラインにおける一方によりデータ信号が入力される。
例えば、第ｍ行における第ｎ列の画素電極と第ｎ＋２列の画素電極は、共にデータラインDj+1によりデータ信号が入力される。第ｍ行における第ｎ＋１列の画素電極と第ｎ＋３列の画素電極は、共にデータラインDjによりデータ信号が入力される。第ｍ行の画素電極にとって、データラインDjとDj+1との間の二つの画素電極は、一つがゲートラインGiにより制御され、他の一つがゲートラインGi+1により制御される。データラインDj+1とDj+2との間の二つの画素電極は、一つがゲートラインGi+1により制御され、他の一つがゲートラインGiにより制御される。
図3において、同一行の画素電極において、同一データラインの両側に位置する二つの隣接する画素電極は、同一のゲートラインにより制御される。例えば、第ｍ行の画素電極において、データラインDjの両側に位置する二つの画素電極は、共にゲートラインGiにより制御される。データラインDj+1の両側に位置する二つの画素電極は、共にゲートラインGi+1により制御される。同一行の画素電極において、同一データラインの両側の隣接する二つの画素電極は、それぞれ当該行の画素電極の両側に位置する２本のデータラインにおける一方により制御されることもできる。
図４は本発明に係る液晶ディスプレーの第2実施例の構成模式図である。本実施例は、図３の実施例の上で、データライン駆動モジュール２を加える。当該データライン駆動モジュールは、各データラインにそれぞれ接続され、１フレームの期間内に、奇数本目のデータラインに第１極性のデータ信号を入力し、偶数本目のデータラインに第２極性のデータ信号を入力する。かつ、隣接する次のフレームの期間内に、奇数本目のデータラインに第２極性のデータ信号を入力し、偶数本目のデータラインに第１極性のデータ信号を入力する。
図５と図６は、それぞれ本発明に係る液晶ディスプレーの第ｘフレームと第ｘ＋１フレームの駆動信号の模式図であり、その中、ｘは自然数である。図７は、図４に示す液晶ディスプレーの各画素電極の極性が反転された後の模式図である。図５と図６における各ゲートラインが出力する信号は図２と同じ、共通電極に入力される信号も図２の信号と同じ。図５と図６における信号DATA_ODDとDATA_EVENは、図２の信号と異なる。図５と図６に示す信号DATA_ODDとDATA_EVENは、１フレームにおいて同じ極性を持ち、図２に示す信号DATA_ODDとDATA_EVENの極性は１フレームにおいて頻繁に変更する。図５と図６を比較すると、信号DATA_ODDとDATA_EVENの極性はそれぞれ反転することが分かる。
図５、図６と図２の区別は、図１と図４に示す液晶ディスプレーのアレイ基板の構成差別により決定される。以下、図４、図５、図６と図７に合わせて、隣接する二つのフレームを例にして、本発明に係る液晶ディスプレーの動作原理を説明する。ここで説明する必要のあるのは、図５に示す部分が液晶ディスプレーの局部図であり、他の部分における類似した構成が示さないので、以下に原理を紹介する過程において、主に示された部分について紹介を行い、示されない部分の原理は示された部分に一致する。
（１）第ｘフレーム（図４と図５を参照する）
ゲートラインGiがオンされる時（Giの出力がハイレベルであることを例にする）。第ｍ行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列の画素電極には、データ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は＋であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+1がハイレベルを出力する時、第ｍ行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は＋であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+2がハイレベルを出力する時、第ｍ＋１行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は−であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は＋である。データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+3がハイレベルを出力する時、第ｍ＋１行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は−であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は＋である。データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+4がハイレベルを出力する時、第ｍ＋２行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は＋であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+5がハイレベルを出力する時、第ｍ＋２行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は＋であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+6がハイレベルを出力する時、第ｍ＋３行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は−であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は＋である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
ゲートラインGi+7がハイレベルを出力する時、第ｍ＋３行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は−であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は＋である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性は＋であり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性はーである。
第ｘフレームにおいて、各ゲートラインの極性がともに変更しなく、第ｘ＋１フレームにおいて、各ゲートラインの極性がともに変更して各画素電極での極性を反転させられる。
（２）第ｘ＋１フレーム（図６と図７を参照する）
ゲートラインGiがハイレベルを出力する時、第ｍ行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は−であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は＋である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+1がハイレベルを出力する時、第ｍ行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は−であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は＋である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+2がハイレベルを出力する時、第ｍ＋１行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は＋であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+3がハイレベルを出力する時、第ｍ＋１行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は＋であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+4がハイレベルを出力する時、第ｍ＋２行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は−であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は＋である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+5がハイレベルを出力する時、第ｍ＋２行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は−であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は＋である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+6がハイレベルを出力する時、第ｍ＋３行画素電極における第ｎ＋２列、第ｎ＋３列、第ｎ＋６列、第ｎ＋７列、第ｎ＋１０列、第ｎ＋１１列にはデータ信号が入力される。その中、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の画素電極でのデータ信号の極性は＋であり、第ｎ＋３列、第ｎ＋７列、第ｎ＋１１列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
ゲートラインGi+7がハイレベルを出力する時、第ｍ＋３行画素電極における第ｎ列、第ｎ＋１列、第ｎ＋４列、第ｎ＋５列、第ｎ＋８列、第ｎ＋９列にはデータ信号が入力される。その中、第ｎ列、第ｎ＋４列、第ｎ＋８列の画素電極でのデータ信号の極性は＋であり、第ｎ＋１列、第ｎ＋５列、第ｎ＋９列の画素電極でのデータ信号の極性は−である。それに応じて、データラインDj、Dj+2、Dj+4が出力するデータ信号の極性はーであり、データラインDj+1、Dj+3、Dj+5が出力するデータ信号の極性は＋である。
従来技術の液晶ディスプレーに比べて、本発明の各実施例に提供する液晶ディスプレーは、同列の奇数行目の画素電極に、当該列の両側のデータラインにおける一方によりデータ信号が入力され、偶数行目の画素電極に、当該列の両側のデータラインにおける他方によりデータ信号が入力される。かつ、隣接する２本のデータラインの間の、同一行にある且つ隣接する二つの画素電極は、それぞれ当該行の画素電極の両側の２本のデータラインにおける一方により制御され、それぞれ隣接する２本のデータラインにおける一方によりデータ信号が入力される。そして、同一のデータラインによりデータ信号が入力される各画素電極は、交差に配置され、隣接する任意な二つの画素点の極性がともに異なり、とてもよい光学均一性がある。かつ、1フレームにおいて、各データラインが出力する信号の極性を頻繁に変更する必要がないので、液晶ディスプレーの電力消費を減少することができる。なお、画面全体において、やや明るい或いはやや暗いの画素電極が交差して配置され、画面全体の表示効果を均一させて、これにより、フラッシュなど現象が避けられる。
図８は本発明に係る液晶ディスプレーの第３実施例の構成模式図である。当該液晶ディスプレーは、同一列の画素電極において、隣接する二つの画素電極が１セットを構成し、奇数セット目の画素電極に、当該列の画素電極の両側に位置するデータラインにおける一方によりデータ信号が入力され、偶数セット目の画素電極に、当該列の画素電極の両側に位置するデータラインにおける他方によりデータ信号が入力される。同じ行の画素電極は、それぞれ当該行の画素電極の両側に位置する２本のデータラインにおける一方により制御され、各ゲートラインのそれぞれが制御する画素電極は同一行に位置する。隣接する二つの画素電極の間に２本のデータラインがある。隣接する２本のデータラインの間に、同一行に位置するかつ隣接する二つの画素電極は、それぞれ当該行の画素電極の両側に位置する２本のデータラインにおける一方により制御され、且つ前記隣接する２本のデータラインにおける一方によりデータ信号が入力される。
第３実施例と第１実施例の区別は、第３実施例で、同一列の画素電極において、隣接する二つの画素電極が１セットを構成し、セット毎の二つの画素電極に同じデータラインによりデータ信号が入力されるが、第１実施例で、同一列の画素電極において、隣接する任意な二つのセットの画素電極がそれぞれ異なるデータラインによりデータ信号が入力される。
図８に示す実施例で、同一行の画素電極において、隣接する任意な二つの画素電極の極性がともに異なり、同一列の画素電極において、同一セットに属する、同一のデータラインによりデータ信号が入力される二つの画素電極の極性が同じ、隣接する任意な二つの画素電極の極性が異なる。
図８に示す構成は、前記実施例に比べて、光学均一性が少し悪くなるが、このような構成は、駆動された時にも各データラインの極性を1フレームにおいてそのまま保持することが保証でき、電力消費を減少する目的を達成することができる。
図８に示す実施例で、同一行の画素において、同一データラインの両側の隣接する二つの画素電極は、それぞれ当該行の画素電極の両側に位置する２本のゲートラインにおける一方により制御されることもできる。
図８に示す液晶ディスプレーでは、図４に示すデータライン駆動モジュール２を備えることができ、データライン駆動モジュールの駆動方式は、前記各実施例とほとんど同じである。
最後に、以下のように説明する必要がある。即ちち、上記した実施形態は、本発明の技術案を説明するに用いられるものだけであり、それを制限するものではない。好適な実施例を参照して本発明を詳細に説明したが、依然として本発明の技術案を補正し、或いは同等のな取替を行うことができ、この補正又は取替が補正後の技術案の本質を本発明の各実施例の技術案の主旨と範囲から離脱させないことは当業者にとって理解するところである。
２・・・データライン駆動モジュール

Claims (6)

  1. アレイ基板を備える液晶ディスプレーであって、
    前記アレイ基板においてゲートラインとデータラインと画素電極が形成され、
    同一列の奇数行目の画素電極は、当該列の両側のデータラインにおける一方によりデータ信号が入力され、偶数行目の画素電極は、この列の両側のデータラインにおける他方によりデータ信号が入力され、
    同一行の画素電極はそれぞれ当該行の画素電極の両側の２本のデータラインにおける一方により制御され、各ゲートラインのそれぞれが制御する画素電極は同一行に位置し、且つ隣接する2行の画素電極間にゲートラインが2本あり、
    隣接する2本のデータラインの間の、同一行に位置し、且つ隣接する二つの画素電極は、それぞれ当該行の画素電極の両側の2本のゲートラインにおける一方により制御され、且つそれぞれ隣接する2本のデータラインにおける一方によりデータ信号が入力されることを特徴とする液晶ディスプレー。
  2. 同一行の画素電極において、同一のデータラインの両側に位置するかつ隣接する二つの画素電極は、同一のゲートラインにより制御されることを特徴とする請求項1に記載の液晶ディスプレー。
  3. 各データラインに接続され、1フレーム期間内に、奇数本目のデータラインに第1極性のデータ信号を入力し、偶数本目のデータラインに第2の極性のデータ信号を入力し、且つ隣接する次のフレーム期間内に、奇数本目のデータラインに第2の極性のデータ信号を入力し、偶数本目のデータラインに第1の極性のデータ信号を入力するデータライン駆動モジュールを更に備えることを特徴とする請求項1に記載の液晶ディスプレー。
  4. アレイ基板を備える液晶ディスプレーであって、
    前記アレイ基板においてゲートラインとデータラインと画素電極が形成され、
    同一列の画素電極において、隣接する2つの画素電極が1セットを構成し、奇数セット目の画素電極は、当該列の画素電極の両側のデータラインにおける一方によりデータ信号が入力され、偶数セット目の画素電極は、当該列の両側のデータラインにおける他方によりデータ信号が入力され、
    同一行の画素電極は、それぞれ当該行の画素電極の両側の2本のゲートラインにおける一方により制御され、各ゲートラインのそれぞれが制御する画素電極は同一行に位置し、隣接する2行の画素電極間にゲートラインが2本あり、
    隣接する2本のデータライン間に、同一行に位置し、且つ隣接する2つの画素電極はそれぞれ当該行の画素電極の両側の2本のゲートラインにおける一方により制御され、且つそれぞれ前記隣接する2本のデータラインにおける一方によりデータ信号が入力されることを特徴とする液晶ディスプレー。
  5. 同一行の画素電極におけて、同一のデータラインの両側に位置し、且つ隣接する2つの画素電極は、同一のゲートラインにより制御されることを特徴とする請求項4に記載の液晶ディスプレー。
  6. 各データラインに接続され、1フレーム期間内に、奇数本目のデータラインに第1極性のデータ信号を入力し、偶数本目のデータラインに第2の極性のデータ信号を入力し、且つ隣接する次のフレーム期間内に、奇数本目のデータラインに第2の極性のデータ信号を入力し、偶数本目のデータラインに第1の極性のデータ信号を入力するデータライン駆動モジュールを更に備えることを特徴とする請求項4又は5に記載の液晶ディスプレー。

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