JP2012078459A - 反射型液晶表示装置、アクティブマトリックス反射基板、及びその製造方法 - Google Patents

Abstract

【課題】
配線層に銅を用い、遮光層も銅で形成し、且つディッシングの発生を抑制する。
【解決手段】
複数の画素の各々に対応してスイッチ用半導体素子が形成された半導体基板の上方に、第１、第２の銅配線層とその上にアルミニウム反射電極層を配置し、銅配線層から配線と遮光層をパターニングし、第１、第２の遮光層にそれぞれ複数の第１、第２の開口を設け、第１の開口と第２の開口とは、平面視において２つの方向に関して、それぞれ重ならない位置に配置する。
【選択図】 図７

Description

本発明は、反射型液晶表示装置、アクティブマトリックス反射基板、及びその製造方法に関する。

近年、シリコン層に画素毎のスイッチ用ＭＯＳトランジスタを形成し、その上方に画素毎の反射電極を形成したアクティブマトリックス反射基板と対向透明電極を形成した透明基板とを対向させ、間の空間に液晶を保持したＬＣＯＳ（liquid crystal on silicon）液晶表示装置が反射投影型液晶表示装置として注目されている。ＬＣＯＳ液晶表示装置のシリコン基板には、いわゆる周辺回路を集積化することもできる。単結晶シリコン基板に、高速動作するＭＯＳトランジスタを作成することができる。

特開２００９−１３４００３号は、同一の単結晶半導体基板上に表示領域、デジタルアナログ変換回路、画像信号転送回路、水平走査回路、タイミング制御回路が形成されたアクティブマトリックス基板を用いた液晶表示装置を開示する。

液晶表示装置に偏光子、検光子 を用いると、光の利用率は約１／２以下になる。カラー表示の場合、例えばＲ，Ｇ，Ｂのカラーフィルタを用いると、入射光の利用率は更に約１／３以下になる。光の利用率を挙げる方法として、カラーフィルタを用いず、入射光を色分離して液晶表示装置に入射し、出射光を色合成する方法がある。例えば、赤（Ｒ）を反射するＲダイクロイックミラーと青（Ｂ）を反射するＢダイクロイックミラーとをクロス状に組み合わせたプリズムが知られている。直角三角プリズムの直角を挟む面にＲダイクロイックミラーとＢダイクロイックミラーとを成膜し、直角部を合わせて張り合わせた構成を有する。

白色ビームを色分離プリズムに入射し、反射したＲビーム、Ｂビームと共に直進する緑（Ｇ）ビームを得ることができる。出射方向からＲ，Ｇ，Ｂのビームを逆行させれば、同じ構成のプリズムが色合成プリズムとして機能し、色合成したビームを得ることができる。色分離、色合成を用いる場合、Ｒ，Ｇ，Ｂに対応して、３板式の液晶表示装置を用いる。

高圧水銀ランプ、ハロゲンランプ等の高輝度光源の出射光を液晶表示装置に入射し、出力光をスクリーン上に投影するプロジェクタは、広く、明るい表示面を得るために、光の利用率が高いことが望まれる。色分離プリズム、色合成プリズム、各色毎のＬＣＯＳ液晶表示装置を用いたプロジェクタは、このような用途に適している。

ＬＣＯＳ液晶表示装置においては、画素に対応した多数の反射電極が配置される。反射電極間には、絶縁のためギャップを設ける必要があり、電極間のギャップから光が入射する可能性がある。進入した光が半導体基板のトランジスタに達すると、誤動作を生じさせる可能性がある。このため、反射電極間のギャップから侵入する光を遮る遮光層を反射電極の下方に配置することが知られている。

特開２００７−２０６２１２号は、画素スイッチを形成した基板上方に配列した多数の反射電極の表面を平坦に研磨し、反射電極を覆って酸化シリコン等の絶縁膜を形成し、その表面を研磨して平坦化し、絶縁膜の表面に酸化シリコン等の絶縁材料を斜方蒸着して配向構造を形成し、対向透明基板との間に垂直配向液晶を充填した反射型液晶表示装置を開示している。反射電極は、可視光の反射率が高い金属、例えばＡｌ，ＡｌＳｉ，ＡｌＣｕ等で形成される。反射電極は、配線、導電性プラグなどで画素スイッチのＭＯＳトランジスタに接続される。反射電極の下方に反射電極接続用の導電性プラグを通す開口を備えた遮光層が配置されている。

特開２００８−９４０２号は、特開２００７−２０６２１２号同様のアクティブマトリックス基板において、導電性プラグをＴｉ，ＴｉＮ等のバリアメタルを備えたＷプラグで形成し、遮光層をＴｉ，ＴｉＮ，Ｗ，Ａｌ等で形成することを開示する。

特開２００９−１３４００３号公報 特開２００７−２０６２１２号公報 特開２００８−９４０２号公報

配線を銅配線層で形成し、銅配線層から遮光層も形成する新たな構成のＬＣＯＳ型液晶表示装置を提供する。

実施例によれば、
入射光を反射させ、２つの方向に従って配置された複数の画素からなる像を投影する反射型液晶表示装置であって、
前記複数の画素の各々に対応してスイッチ用半導体素子が形成された半導体基板と、
前記半導体基板の上方に形成された第１の絶縁層と、
前記第１の絶縁層に埋め込んで形成され、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第１の開口を有する導電性の第１の遮光層と、
前記第１の遮光層の上に形成された第２の絶縁層と、
前記第２の絶縁層に埋め込んで形成され、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第２の開口を有する導電性の第２の遮光層と、
前記第２の遮光層の上方に形成された第３の絶縁層と、
前記第３の絶縁層上、前記複数の画素の各々に対応する位置に形成された反射電極と、
前記反射電極の上方に配置された液晶層と、
前記液晶層の上に配置された対向基板と、
を備え、前記第１の開口と前記第２の開口とは、平面視において前記２つの方向に関して、それぞれ重ならない位置に配置されている反射型液晶表示装置
が提供される。

遮光層に開口を設けることにより、ディッシングを抑制できる。平面視配置において、２層の遮光層の開口を２つの方向に関して、それぞれ重ならない位置にずらして配置することにより、遮光性を高めることができる。同一金属層から配線と遮光層とを形成することにより、製造工程は増加させないことが可能である。

図１Ａ，１Ｂ，１Ｃは、アクティブマトリックス基板の構成を示す平面図及び断面図であり、図１Ａはアクティブマトリックス基板の構成を概略的に示す平面図、図１Ｂは周辺回路の構成を示す一部断面図、図１ＣはＣＭＯＳトランジスタの構成を拡大して示す断面図である。 図２Ａ，２Ｂは、アクティブマトリックス基板の表示領域を製造するプロセスを示す断面図及び平面図である。 図３Ａ，３Ｂは、アクティブマトリックス基板の表示領域を製造するプロセスを示す断面図及び平面図である。 図４Ａ，４Ｂは、アクティブマトリックス基板の表示領域を製造するプロセスを示す断面図及び平面図である。 図５Ａ，５Ｂは、アクティブマトリックス基板の表示領域を製造するプロセスを示す断面図及び平面図である。 図６は、アクティブマトリックス基板の表示領域の等価回路である。 図７Ａ，７Ｂは、２層の遮光層の開口の位置関係を示す平面図、断面図である。 図８Ａ，８Ｂは、液晶表示装置の断面図、及びプロジェクタのダイアグラムである。

単結晶Ｓｉ基板を用いたＬＣＯＳアクティブマトリックス基板は、高速動作するＭＯＳトランジスタを形成することができ、周辺回路も集積化するのに適している。

近年、半導体装置の高集積化と共に、配線として銅が広く用いられるようになった。ＬＣＯＳ液晶表示装置においては、周辺回路の占有面積をなるべく小さくすることが望まれ、銅配線を用いることが考えられる。銅配線は、絶縁層に配線用凹部（トレンチ、ビア孔等）を形成し、バリアメタル層、銅シード層をスパッタリングなどで形成し、銅シード層の上に電解メッキで銅層を形成し、不要金属層を化学機械研磨（ＣＭＰ）で除去して、形成される。周辺回路用に、例えば、２層の銅配線を形成することが考えられる。更に上方にアルミニウムまたはアルミニウム合金でボンディングパッドを形成することも必要であろう。

図１Ａは、ＬＣＯＳ液晶表示装置のＳｉ基板の構成例を示す。Ｓｉ基板１には、表示領域１０１、入出力パッド領域１０２と共に、入出力回路１０３、デジタルアナログコンバータ（ＤＡＣ）回路１０４、垂直走査回路１０７、デコーダ回路１０８、画像信号転送回路１０９等の周辺回路が集積されている。表示領域１０１には、画素ごとにスイッチ用ＭＯＳトランジスタと反射電極が配置され、更に反射電極の電位を維持するキャパシタも備える構成とする。但し、キャパシタは必須ではない。

ＬＣＯＳ液晶表示装置において、スイッチ用ＭＯＳトランジスタの一方の電流端子（ソースと呼ぶことにする）を反射電極に接続する配線の外、スイッチ用ＭＯＳトランジスタの他方の電流端子（ドレインと呼ぶことにする）を制御回路と接続するデータバスラインやＭＯＳトランジスタのゲート電極を制御回路と接続するゲートバスラインも必要である。ゲートバスラインはポリシリコンのゲート電極を素子分離領域上にも延在させて形成することもできるが、抵抗が高くなる。金属のゲートバスラインを備えることが望ましい。データバスラインは、金属配線層で形成する。これらの配線や遮光層を、周辺回路同様、銅配線で形成することを検討する。

遮光層を銅配線層で形成すると、導電性プラグを通す開口部を備えた広い面積の銅配線パターンとなろう。広い面積の銅配線パターンをＣＭＰすると、ディッシングが生じることが知られている。遮光層にディッシングが存在すると、薄くなりすぎた場合には光漏れが生じる可能性、ディッシングの上方に形成する反射電極の平坦性を損なう可能性がある。光漏れが生じると遮光層の機能が損なわれる。反射電極の平坦性が損なわれると鮮明で高コントラストの映像を形成できなくなり、プロジェクタとしての特性が損なわれる。ある一定面積において銅配線幅と銅配線間隔を変化させたパターン、つまり銅配線の占有率の異なるパターンを、研磨して作成し、銅配線の膜減り量を測定する実験を行なった。銅配線の膜厚がある値以下となる場合をＮＧとすると、占有率が９０％より大きい場合はほとんどの銅配線幅でＮＧであった。占有率が８０％より大きい（９０％以下）場合、配線幅がある値より細ければＯＫ，太ければほぼＮＧであった。占有率が８０％以下であれば、概ねＯＫであった。この実験結果を元にすると、ディッシングを抑制するためには、単位面積当たりの銅配線層の占有面積を条件によっては９０％以下、できれば８０％以下にすることが望まれる。

図１Ｂは、周辺回路の一部の構成例を示す。Ｓｉ基板１にシャロートレンチ型の素子分離領域ＩＳＯが形成され、複数の活性領域を画定している。活性領域にはｐ型不純物をドープしたｐ型ウェルｐＷ、ｎ型不純物をドープしたｎ型ウェルｎＷが形成される。ｐ型ウェルｐＷ内にゲート電極Ｇｎ，ソース領域Ｓｎ，ドレイン領域Ｄｎを備えたｎＭＯＳトランジスタが形成され、ｎ型ウェルｎＷ内にゲート電極Ｇｐ，ソース領域Ｓｐ，ドレイン領域Ｄｐを備えたｐＭＯＳトランジスタが形成される。なお、添字ｎ、ｐは、ｎ型、ｐ型を示す。

図１Ｃは、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタを拡大して示す。ｐ型ウェルｐＷ、ｎ型ウェルｎＷの表面にゲート酸化膜Ｇｉｎｓ、ポリシリコンゲート電極ＧＥ、シリサイド層ＳＩＬの積層によってゲート電極が形成される。ポリシリコンゲート電極ＧＥはｎＭＯＳトランジスタではｎ型ポリシリコン層ＧＥｎからなり、ｐＭＯＳトランジスタではｐ型ポリシリコン層ＧＥｐからなる。ゲート電極ＧＥの側壁上には酸化膜、窒化膜等のサイドウォールスペーサＳＷが形成されている。ゲート電極Ｇの両側に浅い接合を形成するエクステンションＥｘｎ，Ｅｘｐが形成される。サイドウォールスペーサＳＷの両側に、エクステンションと同導電型で、不純物濃度が高く、深いソース拡散層Ｓｄ（Ｓｄｎ，Ｓｄｐ），ドレイン拡散層Ｄｄ（Ｄｄｎ，Ｄｄｐ）が形成される。ソース拡散層、ドレイン拡散層、ゲート電極の表面にはコバルトシリサイド、ニッケルシリサイド等のシリサイド層ＳＩＬが形成される。

図１Ｂに戻って、ゲート電極構造を覆って、第１層間絶縁膜ＩＬ１が形成される。第１層間絶縁膜ＩＬ１にコンタクト孔がエッチングされ、ＴｉＮ／Ｗの導電性プラグＰＬ１が埋め込まれる。第１層間絶縁膜ＩＬ１の上に第２層間絶縁膜ＩＬ２が形成される。第２層間絶縁膜ＩＬ２に配線トレンチがエッチングされ、ダマシン構造の第１銅配線Ｍ１が埋め込まれる。第２層間絶縁膜ＩＬ２の上に第３層間絶縁膜ＩＬ３が形成される。第３層間絶縁膜ＩＬ３に配線トレンチ、ビア孔がエッチングされ、デュアルダマシン構造の第２銅配線Ｍ２が埋め込まれる。配線を覆ってカバー層ないしパッシベーション層ＣＶが形成される。チップ端部において、カバー層ＣＶ上に、ボンディングパッドＢＰが形成され、カバー層ＣＶを貫通する導電性プラグＰＬ２を介して、第２銅配線Ｍ２に接続される。

なお、以上説明した構成は２層の銅配線を有するＣＭＯＳ回路の概略構成であり、周知のものである。ＣＭＯＳ回路の構成は、公知の種々のものに置換可能である。

以下、主に表示領域１０１の構成、製造プロセスに付いて説明する。対称的な構成を有する２ピクセル分を例にとって説明する。

図２Ａは断面図、図２Ｂは平面図を示す。図２Ａに示すように、Ｓｉ基板１に、活性領域を画定する素子分離溝をエッチングし、酸化膜ライナ、窒化膜ライナを形成した後、高密度プラズマＣＶＤによりアンドープ酸化物を堆積し、ＣＭＰで不要部を除去してシャロートレンチ型の素子分離領域ＩＳＯを形成する。１ピクセルＰＩＸ当たり、スイッチング用ｎＭＯＳトランジスタを形成する領域ｎＭＯＳとキャパシタを形成するキャパシタ領域ＣＡＰが配置される。フォトレジストマスクで区分けして、活性領域にｎ型不純物、ｐ型不純物をイオン注入し、ｎ型ウェルｎＷ、ｐ型ウェルｐＷを形成する。例えば、Ｐ等のｎ型不純物をドーズ量３×１０^１３（３Ｅ１３と表記する）ｃｍ^−２イオン注入してｎ型ウェルｎＷを形成し、Ｂ等のｐ型不純物を３Ｅ１３ｃｍ^−２イオン注入してｐ型ウェルｐＷを形成する。表示領域にはマトリクス状に分布したｐ型ウェルｐＷを形成する。フォトレジストマスクを用い、キャパシタ領域ＣＡＰにｎ型不純物を高濃度に、例えば１Ｅ１５ｃｍ^−２，イオン注入し、下部電極ＬＥを形成する。

例えば１０００℃の分圧酸化により、活性領域表面を熱酸化して、厚さ２．０ｎｍの酸化膜を形成する。酸化膜は、トランジスタ領域ではゲート絶縁膜Ｇｉｎｓを構成し、キャパシタ領域ではキャパシタの誘電体膜ＤＦを構成する。その上に、ＣＶＤにより、ポリシリコン膜を、例えば厚さ１８０ｎｍ、堆積する。フォトレジストマスクを形成し、Ｃｌ_２，ＨＢｒ系エッチャントを用いたドライエッチングにより、ポリシリコン膜をエッチングし、キャパシタ上部電極ＵＥ、ゲート電極ＧＥをパターニングする。

ｎ型活性領域をフォトレジストマスクで覆い、ゲート電極ＧＥをマスクとして、ｐ型活性領域（ｎＭＯＳ領域）にｎ型不純物を、例えば５Ｅ１３ｃｍ^−２，イオン注入し、ゲート電極両側にエクステンション領域ＥＸｎを形成する。キャパシタ上部電極ＵＥ、ゲート電極ＧＥにもイオン注入される。周辺回路領域のｐＭＯＳ領域には、ｐ型不純物を３Ｅ１３ｃｍ^−２イオン注入し、エクステンション領域ＥＸｐを形成する。例えば、ＴＥＯＳ酸化膜を厚さ９５ｎｍ堆積し、ＣＦ_４系ガスを用いたリアクティブイオンエッチングなどの異方性エッチングを行ない、ゲート電極ＧＥ、キャパシタ上部電極ＵＥの側壁上にサイドウォールスペーサＳＷを形成する。

ｎ型活性領域をフォトレジストマスクで覆い、ゲート電極ＧＥとサイドウォールスペーサＳＷをマスクとして、ｐ型活性領域にｎ型不純物を高濃度、例えば４Ｅ１５ｃｍ^−２，かつ深くイオン注入し、ソース拡散領域Ｓｄｎ、ドレイン拡散領域Ｄｄｎを形成する。ゲート電極ＧＥ，キャパシタ上部電極ＵＥにもイオン注入される。ｐＭＯＳ領域にはｐ型不純物を１Ｅ１５ｃｍ^−２イオン注入して、ソース／ドレイン拡散層を形成する。例えば、１０２５℃、３秒間の窒素雰囲気中アニールを行い、イオン注入した不純物を活性化する。

基板全面上にコバルトないしニッケルの金属膜を形成し、シリサイド化反応の熱処理を行う。未反応金属膜はウォッシュアウトする。なお、スイッチ用ｎＭＯＳトランジスタの製造工程は、ＣＭＯＳ回路のｎＭＯＳトランジスタの製造工程を兼用する。

ゲート電極ＧＥ，キャパシタ上部電極ＵＥを覆って、シリコン基板１上に例えばＴＥＯＳ酸化膜等の酸化シリコン膜を厚さ９００ｎｍＣＶＤにより堆積する。ＣＭＰにより、酸化シリコン膜を厚さ７００ｎｍまで研磨し、第１層間絶縁膜ＩＬ１を形成する。なお、層間絶縁膜として、ポーラスシリカ等の低誘電率絶縁膜を用いることもできる。コンタクト領域に開口パターンを有するフォトレジストマスクを用い、第１層間絶縁膜をＣＦ_４系ガスをエッチャントとして異方性エッチングし、例えばサイズ０．１５μｍ×０．１５μｍのコンタクト孔を形成する。例えばＴｉＮ膜を厚さ２０ｎｍ程度、Ｗ膜を厚さ３００ｎｍ程度ＣＶＤにより堆積し、不要部分をＣＭＰで除去し、導電性プラグＰＬ１を形成する。なお、膜厚は、平坦部での膜厚である。

図２Ｂに示すように、例えば６．５μｍ×６．５μｍサイズのピクセルＰＩＸにｎＭＯＳトランジスタとキャパシタＣＡＰが各1個形成され、トランジスタのソース領域Ｓｎ，ドレイン領域Ｄｎ，ゲート電極ＧＥ、キャパシタの下部電極ＬＥ，上部電極ＵＥに各1個導電性プラグＰＬ１が接続される。例えば、画素を１２００×８００個配置すると、表示領域の面積は８ｍｍ×５ｍｍ程度のサイズになる。

図３Ａに示すように、基板全面上に、例えばＮＨ_３，ＳｉＨ_４をソースガスとしたプラズマ（ＰＥ）ＣＶＤにより、窒化シリコン膜を厚さ５０ｎｍ堆積し、続いて例えばＳｉＨ_４，Ｏ_２をソースガスとしたＰＥ−ＣＶＤにより酸化シリコン膜を厚さ３００ｎｍ堆積し、第２層間絶縁膜ＩＬ２を形成する。

図３Ｂに示すように、キャパシタ上部電極用局所配線２、データバスライン用中継配線４、ゲートバスラインＧＢＬ，キャパシタ下部配線用コモンラインＣＬの各配線、及びこれらの配線から絶縁用ギャップ離隔した領域を占有し、４個ずつ横２列、画素あたり８個の開口１０を備えた第1遮光パターン６を形成するための配線用トレンチを形成する。例えば、ゲートバスラインＧＢＬ，コモンラインＣＬ、及びこれらの両側のスペース８の幅をそれぞれ０．２μｍ、局所配線２のサイズを０．５５μｍ×２μｍ、中継配線４のサイズを０．５５μｍ×１．５μｍ、これらの周囲のスペース８の幅をそれぞれ０．２μｍ、開口１０のサイズを０．５５μｍ×０．５５μｍとする。例えば、配線パターンのフォトレジストマスクを形成し、酸化シリコン膜をＣＦ_４系ガスでエッチングし、窒化シリコン膜をＣＨＦ_３系ガスでエッチングする。トレンチ内面を覆うように、例えば厚さ１５ｎｍのＴａＮ膜のバリアメタル膜、及び厚さ１３０ｎｍの銅シード層をスパッタリングで形成し、電解メッキでトレンチを埋める銅層をメッキする。第２層間絶縁膜ＩＬ２上の不要金属層をＣＭＰで除去し、オーバ研磨も行って、厚さ２７０ｎｍの第１金属配線Ｍ１を形成する。

図３Ａに示すように、局所配線２は導電性プラグＰＬ１を介してトランジスタのソースＳｎとキャパシタの上部電極ＵＥを接続すると共に、上部配線用接続ノードを提供する。中継配線４は、トランジスタのドレインＤｎを導電性プラグＰＬ１と共同して上方に引き出す役目を果たす。図３Ｂに示すゲートバスラインＧＢＬは、図２Ｂに示すゲート電極ＧＥ上の導電性プラグＰＬ１を接続して走査線を形成する。コモンラインＣＬは、図２Ｂに示すキャパシタの下部電極ＬＥ上の導電性プラグＰＬ１を接続して、キャパシタの下部電極を、例えば接地電位に接続する。

配線が形成されない領域全面に、配線と例えば０．２μｍ離隔させて、遮光層を作成する場合を検討する。この場合、第１金属配線Ｍ１が占める面積占有率が約８３％と８０％を越え、ディッシングを抑制することが容易でなくなる。遮光層６に開口１０を形成することにより、第１金属配線Ｍ１の面積占有率は約７７％となる。なお、開口を形成して金属配線の面積占有率を低下させると、開口を介して基板に入射するノイズ光が問題となる。後に詳述するように、開口の配置に一定の規則を導入し、ノイズ光の増加を有効に抑制することが望ましい。

図４Ａに示すように、基板全面上に、ＮＨ_３，ＳｉＨ_４をソースガスとしたプラズマ（ＰＥ）ＣＶＤにより、窒化シリコン膜を厚さ７０ｎｍ堆積し、続いてＳｉＨ_４，Ｏ_２をソースガスとしたＰＥ−ＣＶＤにより酸化シリコン膜を厚さ２８０ｎｍ堆積し、さらに同様の工程で、窒化シリコン膜を厚さ４０ｎｍ堆積し、酸化シリコン膜を厚さ３５０ｎｍ堆積して、第３層間絶縁膜ＩＬ３を形成する。

図４Ｂに示すように、キャパシタ上部電極用局所配線２に接続される反射電極用中継配線１２、データバスラインＤＢＬの各配線、及びこれらの配線から絶縁用ギャップ離隔した領域を占有し、横４列、画素あたり１８個ずつの開口２０を備えた第２遮光パターン１６を形成するための配線用トレンチを形成する。例えば、配線パターンのフォトレジストマスクを形成し、酸化シリコン膜をＣＦ_４系ガスでエッチングし、窒化シリコン膜をＣＨＦ_３系ガスでエッチングしてトレンチを形成する。同様の工程により、配線用トレンチ底面から下層配線表面に達するビア孔を形成する。即ち、デュアルダマシン用リセスが形成される。遮光層は、電気的接続を持たず、シングルダマシン構造でよい。リセス内面を覆うように、例えば厚さ１５ｎｍのＴａＮ膜、及び厚さ１３０ｎｍの銅シード層をスパッタリングで形成し、電解メッキでリセスを埋める銅層をメッキする。第３層間絶縁膜ＩＬ３上の不要金属層をＣＭＰで除去し、オーバ研磨も行って、高さ３５０ｎｍのビアと、トレンチ内の配線が厚さ２７０ｎｍの銅の第２金属配線Ｍ２を形成する。

図４Ａに示すように、中継配線１２は局所配線２、導電性プラグＰＬ１を介してトランジスタのソースＳｎ及びキャパシタの上部電極ＵＥに接続される。データバスラインＤＢＬは、中継配線４、導電性プラグＰＬ１を介してトランジスタのドレインＤｎに接続される。図４Ｂに示すように、データバスラインＤＢＬは、図中縦方向に配列された複数のトランジスタのドレインＤｎに画像データを供給する配線である。

配線が形成されない領域全面に、配線と例えば０．２μｍ離隔させて、遮光層を作成する場合を検討する。この場合、第２金属配線Ｍ２が占める面積占有率が８０％を越え、ディッシングを抑制することが容易でなくなる。遮光層１６に開口２０を形成することにより、第２金属配線の面積占有率を所望値に設定し、ディッシングを効率的に抑制することが可能となる。

例えば、データバスラインＤＢＬの配線部，及び両側のスペースの幅をそれぞれ０．２μｍ、中継配線１２の配線部のサイズを０．６２μｍ×０．６２μｍ、周囲のスペースの幅をそれぞれ０．２μｍとすると、第２金属配線Ｍ２の面積占有率は約９２％となる。０．５５μｍ×０．５５μｍの開口を画素当たり１８個形成すると、第２金属配線Ｍ２の面積占有率は約７９％となる。開口を形成することにより、配線の面積占有率を８０％以下にすることができる。

図５Ａに示すように、基板全面に窒化シリコン膜を厚さ７０ｎｍ、酸化シリコン膜を厚さ９００ｎｍＰＥ−ＣＶＤで堆積する。ＣＭＰで酸化シリコン膜を厚さ７００ｎｍまで研磨して平坦化し、第４層間絶縁膜ＩＬ４を形成する。フォトレジストマスクを用い、ＣＦ_４系ガスで酸化シリコン膜をエッチングし、ＣＨＦ_３系ガスで窒化シリコン膜をエッチングして、サイズ０．４２μｍ×０．４２μｍの接続孔をエッチングする。ＴｉＮ膜を厚さ５０ｎｍスパッタリングし、Ｗ膜を厚さ４００ｎｍＣＶＤで堆積し、接続孔を埋める。第４層間絶縁膜ＩＬ４上の不要金属層をＣＭＰでエッチング除去し、導電性プラグＰＬ２を形成する。

導電性プラグＰＬ２を埋め込んだ第４層間絶縁膜ＩＬ４上に、Ｔｉ層を厚さ６０ｎｍ、ＴｉＮ層を厚さ３０ｎｍ、アルミニウム−銅合金層を厚さ２５０ｎｍスパッタリングする。フォトレジストマスクを用い、Ｃｌ_２，ＢＣｌ_３系ガスで、アルミニウム合金層、ＴｉＮ層、Ｔｉ層をエッチングし、反射電極ＲＥをパターニングする。その後、酸化シリコン等のカバー層ＣＶを形成する。必要に応じて酸化シリコンの斜方蒸着等により、配向構造を形成する。

図５Ｂは、反射電極ＲＥの形状を示す平面図である。画素当たり１つの反射電極ＲＥが配置される。反射電極ＲＥ間には、例えば０．３μｍのスペースが形成されている。上部からこのスペースに入射した光は、下方に進行できる。しかし、スペース下方には第２遮光層１６が存在し、入射光を遮る。第２遮光層１６で反射した光はさらに進行する。第２遮光層１６の開口部から更に下方に光が侵入しても、第１遮光層が光を遮る。

以上の説明において、アクティブマトリックス反射基板に２層の銅層と１層のアルミニウム層を作成した。図１Ａに示すように、周辺回路も集積する場合、２層の銅配線と１層のアルミニウム層（ボンディングパッド及び反射電極）は、表示領域と周辺回路領域とで共通の金属層を用い、共通のプロセスで作成できる。導電性プラグの作成プロセスも共通化できる。

図６は、アクティブマトリックス基板の等価回路を示す。複数の平行なゲートバスラインＧＢＬが水平方向に延在し、複数の平行なデータバスラインＤＢＬが垂直方向に延在し、各交点に画素ＰＩＸが接続されている。各画素内において、ｎＭＯＳトランジスタの一方の電流端子（ドレイン）がデータバスラインに接続され、ゲート電極がゲートバスラインに接続され、他方の電流端子（ソース）が反射電極ＲＥに接続されている。ソースと反射電極ＲＥを接続する局所配線がキャパシタの一方の電極にも接続され、キャパシタの他方の電極はコモンラインＣＬに接続されている。なお、コモンラインは、ゲートバスラインと平行に配置される場合を説明したが、接地電位などの固定電位に接続されるので、延在方向はデータバスラインと平行等どの方向でもよい。複数の画素ＰＩＸが水平（ｘ）方向、垂直（ｙ）方向に並んで行列状に配置されている。この並びの方向を基準方向とすることができる。

図７Ａは、第２遮光層１６の開口２０を含む領域の平面図である。第１遮光層６の開口１０を透視して示す。表示領域は典型的にはｘ方向、ｙ方向の辺で画定される矩形である。基準となる方向はｘ方向、ｙ方向であり、入射光はｘ方向またはｙ方向に沿って、斜めに進行する。第１遮光層６の開口１０と第２遮光層１６の開口２０とは、ｘ方向及びｙ方向にずらして、重ならない位置に配置される。即ち、第１の遮光層の開口と第２の遮光層の開口とは、ｘ座標、およびｙ座標に関して、重なりを有さない。プロジェクタは、通常横、縦の２つに基準方向を有し、横長としても、縦長としても使用できる。即ち、ｘ方向、またはｙ方向に沿って第２遮光層１６の開口２０に入射した光は、第１遮光層６の開口１０のない領域に進行する。

図７Ｂは、入射光の進行具合を示す断面図である。第２遮光層の開口２０を含むｘ方向断面を示す。第１遮光層は開口１０の存在しない領域であり、開口２０を通過した光、ないし開口２０の側壁で反射された光は、第１遮光層６の開口のない領域で更に反射される。第１遮光層６の開口１０に向かう光は途中で第２遮光層１６の開口のない領域で遮光される。このように、開口を作成しても、基本的に２層の遮光層を通過して半導体基板に達する光は発生しない。

なお、中継配線周囲のスペース、バスライン両側のスペースもリーク光の原因となりうるが、リーク光の可能性としては従来と同様であり、反射電極に覆われた領域ではそもそもの入射光がほとんどないので、大きな問題とせずにすむ。

図８Ａは、上述のアクティブマトリックス基板を用いた液晶表示装置の断面図を示す。液晶表示装置３０は、アクティブマトリックス基板３１、液晶層３２、対向基板３３を含む。アクティブマトリックス基板３１は、上述の構成を有する半導体基板であり、反射電極ＲＥの上にカバー層を介して配向膜ＡＦを備える。配向膜は例えば斜方蒸着酸化シリコン膜であり、垂直配向液晶にプレティルトを与える。対向基板３３は、ガラス等の透明基板またはシート３４上にインジウム錫酸化物（ＩＴＯ）のコモン電極３５、配向膜３６を形成した構成を有する。両基板に挟持される液晶層３２は例えば誘電率異方性が負の垂直配向液晶である。顧問電極と反射電極の間にオン電圧を印加しない状態で、液晶分子は基板にほぼ垂直に配列し、オン電圧を印加すると液晶分子は倒れこむ。クロスニコル配置の偏光子、検光子と組み合わせると、オン電圧を印加しない状態で黒表示、オン電圧を印加した状態で白表示となる。

図８Ｂは、プロジェクタの構成を示す概略断面図である。高圧水銀ランプやハロゲンランプ等の高輝度白色光源４１から発射する光束が集光レンズ４２で集光されて、色分離プリズム４３に入射し、Ｒ，Ｇ，Ｂ３色の色光ビームに分離される。各色光ビームは偏光子Ｐ１，液晶表示装置３０ｉ、検光子Ｐ２で画像化され、色合成プリズム４４に入射する。色分離プリズム４３から色合成プリズム４４までの間は、同一構成の３つの光学系が並列に並ぶ。色合成プリズム４４で色合成された画像光束は、投射レンズ４５によってスクリーン４６上に投射される。

以上実施例に沿って説明したが、本発明はこれらに制限されるものではない。例えば説明中の材料、数値は例示であり、種々変更可能である。銅層と記載した層を銅合金層で形成してもよく、アルミニウム合金層と記載した層をアルミニウムで形成してもよい。垂直配向型液晶に代え、ネマチック液晶等を用いることもできる。その他種々の置換、変更、追加、組み合わせ等が可能なことは、当業者に自明であろう。

１ 半導体（単結晶シリコン）基板、
２ 局所配線
４、１２ 中継配線、
６、１６ 遮光層、
８ スペース、
１０，２０ 開口、
ＩＳＯ 素子分離領域、
ｐＷ ｐ型ウェル、
ｎＷ ｎ型ウェル、
ＣＡＰ キャパシタ領域、
ｎＭＯＳ ｎＭＯＳトランジスタ領域、
ＰＩＸ ピクセル（画素）、
ＬＥ （キャパシタの）下部電極、
ＤＦ （キャパシタの）誘電体膜、
Ｇｉｎｓ ゲート絶縁膜、
ＧＥ ゲート電極、
ＵＥ （キャパシタの）上部電極、
ＩＬ 層間絶縁膜、
ＰＬ 導電性プラグ、
Ｓ ソース、
Ｄ ドレイン、
Ｍ 金属配線、
ＢＰ ボンディングパッド、
ＣＶ カバー層（絶縁保護層）、
ＥＸ エクステンション、
Ｓｄ ソース拡散領域、
Ｄｄ ドレイン拡散領域、
ＳＩＬ シリサイド層、
ＧＢＬ ゲートバスライン、
ＣＬ コモンライン、
ＤＢＬ データバスライン、
ＲＥ 反射電極、
３０ 液晶表示装置、
３１ アクティブマトリックス基板、
３２ 液晶層、
３３ 対向基板、
３４ 透明基板、
３５ コモン電極、
ＡＦ，３６ 配向膜、
４１ 光源、
４２ 集光レンズ、
４３ 色分離プリズム、
４４ 色合成プリズム、
４５ 投射レンズ、
４６ スクリーン、
１０１ 表示領域、
１０２ 入出力パッド領域、
１０３ 入出力回路、
１０４ デジタルアナログコンバータ（ＤＡＣ）回路、
１０７ 垂直走査回路、
１０８ デコーダ回路、
１０９ 画像信号転送回路。

Claims (10)

1. 入射光を反射させ、２つの方向に従って配置された複数の画素からなる像を投影する反射型液晶表示装置であって、
   前記複数の画素の各々に対応してスイッチ用半導体素子が形成された半導体基板と、
   前記半導体基板の上方に形成された第１の絶縁層と、
   前記第１の絶縁層に埋め込んで形成され、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第１の開口を有する導電性の第１の遮光層と、
   前記第１の遮光層の上に形成された第２の絶縁層と、
   前記第２の絶縁層に埋め込んで形成され、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第２の開口を有する導電性の第２の遮光層と、
   前記第２の遮光層の上方に形成された第３の絶縁層と、
   前記第３の絶縁層上、前記複数の画素の各々に対応する位置に形成された反射電極と、
   前記反射電極の上方に配置された液晶層と、
   前記液晶層の上に配置された対向基板と、
   を備え、前記第１の開口と前記第２の開口とは、平面視において前記２つの方向に関して、それぞれ重ならない位置に配置されている反射型液晶表示装置。
2. 前記複数の第１の開口と前記複数の第２の開口とは、平面視において互いに千鳥状に配置されている、請求項１に記載の反射型液晶表示装置。
3. 前記第１の遮光層、前記第２の遮光層は、銅または銅合金を含んで形成され、前記反射電極は、アルミニウムまたはアルミニウム合金を含んで形成されている、請求項１または２に記載の反射型液晶表示装置。
4. 前記第１の遮光層と前記第２の遮光層は、遮光を兼ねる第１の配線パターンと第２の配線パターンを含み、前記第１の配線パターン、第２の配線パターンの一方が前記スイッチ用半導体素子に画像信号を供給する画像信号バスラインを含み、他方が前記スイッチ用半導体素子のオン／オフ制御信号を供給する制御信号バスラインを含む、請求項１または２に記載の反射型液晶表示装置。
5. 前記第１の配線パターンがシングルダマシン構造を有し、前記第２の配線パターンがデュアルダマシン構造を有する請求項４記載の反射型液晶表示装置。
6. 前記半導体基板が、前記複数の画素の各々に対応して前記スイッチ用半導体素子と共にキャパシタを含み、前記第１の配線パターン、第２の配線パターンのいずれかが前記キャパシタの一方の電極に接続される電位ラインを含む、請求項１〜５のいずれか１項に記載の反射型液晶表示装置。
7. 前記半導体基板が、周辺回路を含み、前記周辺回路は前記第１の遮光層、前記第２の遮光層と同レベルに配置された第１配線層、第２配線層を含む請求項１〜６のいずれか１項記載の反射型液晶表示装置。
8. 入射光を反射させ、２つの方向に従って配置された複数の画素からなる像を投影する反射型液晶表示装置用のアクティブマトリックス反射基板であって、
   前記複数の画素の各々に対応してスイッチ用半導体素子が形成された半導体基板と、
   前記半導体基板の上方に形成された第１の絶縁層と、
   前記第１の絶縁層に埋め込んで形成され、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第１の開口を有する導電性の第１の遮光層と、
   前記第１の遮光層の上に形成された第２の絶縁層と、
   前記第２の絶縁層に埋め込んで形成され、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第２の開口を有する導電性の第２の遮光層と、
   前記第２の遮光層の上方に形成された第３の絶縁層と、
   前記第３の絶縁層上、前記複数の画素の各々に対応する位置に形成された反射電極と、
   を備え、前記第１の開口と前記第２の開口とは、平面視において前記２つの方向に関して、それぞれ重ならない位置に配置されているアクティブマトリックス反射基板。
9. 半導体基板に複数の画素の各々に対応してスイッチ用半導体素子を形成し、
   前記半導体基板の上方に第１の絶縁層を形成し、
   ダマシン法により、前記第１の絶縁層に、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第１の開口を有する導電性の第１の遮光層を埋め込んで形成し、
   前記第１の遮光層の上に第２の絶縁層を形成し、
   ダマシン法により、前記第２の絶縁層に、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第２の開口を有する導電性の第２の遮光層を埋め込んで形成し、
   前記第２の遮光層の上方に第３の絶縁層を形成し、
   前記第３の絶縁層上、前記複数の画素の各々に対応する位置に反射電極を形成し、アクティブマトリックス基板を形成し、
   前記アクティブマトリックス基板と対向基板との間に液晶層を配置する、
   反射型液晶表示装置の製造方法であって、前記第１の開口と前記第２の開口とは、平面視において前記２つの方向に関して、それぞれ重ならない位置に配置する反射型液晶表示装置の製造方法。
10. 半導体基板に複数の画素の各々に対応してスイッチ用半導体素子を形成し、
    前記半導体基板の上方に第１の絶縁層を形成し、
    ダマシン法により、前記第１の絶縁層に、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第１の開口を有する導電性の第１の遮光層を埋め込んで形成し、
    前記第１の遮光層の上に第２の絶縁層を形成し、
    ダマシン法により、前記第２の絶縁層に、前記複数の画素の各画素当たり、配線絶縁用ギャップの他に、複数の第２の開口を有する導電性の第２の遮光層を埋め込んで形成し、
    前記第２の遮光層の上方に第３の絶縁層を形成し、
    前記第３の絶縁層上、前記複数の画素の各々に対応する位置に反射電極を形成する、
    半導体装置の製造方法であって、前記第１の開口と前記第２の開口とは、平面視において前記２つの方向に関して、それぞれ重ならない位置に配置するアクティブマトリックス反射基板の製造方法。

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