JP2012042572A - 制御装置、表示装置及び表示装置の制御方法 - Google Patents

制御装置、表示装置及び表示装置の制御方法 Download PDF

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Abstract

【課題】表示装置において画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにする。
【解決手段】電気泳動方式の表示装置は、画素の階調を変更する際には複数回に渡って画素電極１３ａに電圧を印加する。表示装置１００は、階調を変更中の画素に隣り合う画素について階調を新たに変更する際、階調を変更中の画素に掛かる電界の向きと、新たに階調を変更しようとする画素に掛かる電界の向きとが逆になる場合には、階調を変更中の画素について階調を変更する処理が終わってから、新たに階調を変更しようとする画素について階調を変更する処理を開始する。
【選択図】図４

Description

本発明は、制御装置、表示装置及び表示装置の制御方法に関する。
特許文献１には、マイクロカプセルを用いた電気泳動方式の表示装置が開示されている。この表示装置は、アクティブマトリクス方式であり、行方向へ伸びた複数の行電極と、列方向に伸びた複数の列電極との交点の各々にマイクロカプセルを駆動する駆動回路が設けられている。行電極と列電極に電圧を印加すると、駆動回路に設けられた電極と、この電極に対してマイクロカプセルを挟んで対向する電極との間に電位差が生じる。マイクロカプセルを挟んで対向する電極間に電位差が生じると、マイクロカプセル内においては、この電位差により生じた電界に応じて白粒子と黒粒子が移動する。各マイクロカプセル内の白粒子と黒粒子の分布が変わることにより光学的反射特性が変化し、画像が表示されることとなる。
特開２００９−２５１６１５号公報
ところで、特許文献１に開示されている表示装置において隣り合う駆動回路の一方でマイクロカプセルの表示を黒とし他方を白とする場合、一方のマイクロカプセルと他方のマイクロカプセルとでかかる電界の向きを逆にすることとなる。かかる電界の向きを逆にするということは、一方の駆動回路の電極と他方の駆動回路の電極との間で電位差が大きくなる。このように隣り合う駆動回路間で電位差が大きくなると、駆動回路が劣化する虞があり、また、マイクロカプセルにおいても、マイクロカプセル内の材料の劣化が進む虞がある。
本発明は、上述した事情に鑑みてなされたもので、その目的の１つは、表示装置において画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにする技術を提供することにある。
上記目的を達成するために、本発明に係る表示装置の制御装置は、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御装置であって、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部とを有する。
この制御装置によれば、表示装置において画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
なお、前記判断部は、前記第１画素の上下左右の画素について、前記第１画素に掛かる電界の向きと逆向きの電界が掛かる画素があるか否か判断する構成にしてもよい。この構成によれば、駆動回路を劣化させる虞のある上下左右の画素について、隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、前記判断部は、前記第１画素の上下左右の画素に加え、右上、左上、右下及び左下の画素についても前記第１画素に掛かる電界の向きと逆向きの電界が掛かる画素があるか否か判断する構成にしてもよい。この構成によれば、駆動回路を劣化させる虞のある上下左右、右上、左上、右下及び左下の画素について、隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置の制御装置にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御装置であって、前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１電極へ電圧を印加する制御部と、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記テーブルに従って前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部とを備える構成であってもよい。
この制御装置によれば、表示装置において画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置の制御装置にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御装置であって、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１画素の第１電極へ電圧を印加し、前記第１画素に隣り合う画素に掛かる電界の向きと前記第１画素に掛かる電界の向きが逆向きとなる回がある場合、前記第１画素の第１電極への電圧の印加を当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、前記第１画素の第１電極への電圧の印加を再開する更新部とを有する構成であってもよい。
この制御装置によれば、表示装置において画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置は、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置であって、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部とを有する。
この表示装置によれば、画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置であって、前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１電極へ電圧を印加する制御部と、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記テーブルに従って前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部とを有する構成であってもよい。
この表示装置によれば、画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置であって、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１画素の第１電極へ電圧を印加し、前記第１画素に隣り合う画素に掛かる電界の向きと前記第１画素に掛かる電界の向きが逆向きとなる回がある場合、前記第１画素の第１電極への電圧の印加を当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、前記第１画素の第１電極への電圧の印加を再開する更新部とを有する構成としてもよい。
この表示装置によれば、画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置の制御方法は、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御方法であって、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み工程と、前記データ読み込み工程で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み工程で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定工程と、前記特定工程で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断工程と、前記判断工程において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断工程において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新工程とを有する。
この制御方法によれば、画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置の制御方法にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御方法であって、前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１電極へ電圧を印加する制御工程と、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み工程と、前記データ読み込み工程で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み工程で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定工程と、前記特定工程で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記テーブルに従って前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断工程と、前記判断工程において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断工程において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新工程とを有する構成であってもよい。
この制御方法によれば、画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
また、本発明に係る表示装置の制御方法にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御方法であって、前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み工程と、前記データ読み込み工程で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み工程で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定工程と、前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１画素の第１電極へ電圧を印加し、前記第１画素に隣り合う画素に掛かる電界の向きと前記第１画素に掛かる電界の向きが逆向きとなる回がある場合、前記第１画素の第１電極への電圧の印加を当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、前記第１画素の第１電極への電圧の印加を再開する更新工程とを有する構成であってもよい。この制御装置によれば、画素を駆動する時に隣り合う画素同士で掛かる電界の向きが逆方向にならないようにすることができる。
表示装置１００のハードウェア構成を示したブロック図。 表示部１の断面を示した図。 表示部１の回路の構成を説明するための図。 表示部１が備える画素駆動回路の構成を説明するための図。 コントローラー２で実現する機能の構成を示したブロック図。 コントローラー２が行う処理の流れを示したフローチャート。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００の動作を説明するための図。 表示装置１００Ａハードウェア構成を示したブロック図。 第２実施形態に係るテーブルＴＢ１〜ＴＢ１２の内容を示した図。 第２実施形態のコントローラー２が行う処理の流れを示したフローチャート。 表示装置１００Ａの動作を説明するための図。 表示装置１００Ａの動作を説明するための図。 表示装置１００Ａの動作を説明するための図。 第３実施形態に係るテーブルＴＢ１〜ＴＢ１２の内容を示した図。 第３実施形態のコントローラー２が行う処理の流れを示したフローチャート。 第３実施形態のコントローラー２が行う処理の流れを示したフローチャート。 表示装置１００Ａの動作を説明するための図。 本発明に係る表示装置の適用例を示した図。
［第１実施形態］
（表示装置１００の構成）
図１は、本発明の一実施形態に係る表示装置１００のハードウェア構成を示したブロック図である。表示装置１００は、電気泳動方式の表示装置であり、表示部１、コントローラー２、制御部３、ＶＲＡＭ（Video RAM）４及びＲＡＭ（Random Access Memory）５を備えている。表示装置１００の各部は、バス９で接続されている。
表示部１は、メモリー性を有する表示素子を有しており、表示素子に電圧が印加されていなくても表示した画像が維持される表示デバイスである。本実施形態においては、表示部１は、電気泳動粒子を有する表示素子を有しており白黒の画像を表示する。コントローラー２は、表示部１を駆動するものであり、表示部１に画像を表示させるための各種信号を出力する。コントローラー２は、本発明に係る制御装置の一例に相当するものである。制御部３は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ等を備えたマイクロコンピュータであり、表示装置１００の各部を制御する。また、制御部３は、ＶＲＡＭ４にアクセスし、各種データをＶＲＡＭ４に書き込む。ＶＲＡＭ４は、表示部１に表示させる画像を示す画像データを記憶するメモリーである。ＲＡＭ５は、表示部１に画像を表示させるために用いられるデータを記憶するメモリーであり、書込データ記憶領域６と予定画像データ記憶領域７が設けられている。
（表示部１の構成）
図２は、表示部１の断面を示した図である。また、図３は、表示部１の回路の構成を説明するための図であり、図４は、表示部１が備える画素駆動回路の構成を説明するための図である。表示部１は、図２に示したように大別して第１基板１０、電気泳動層２０、第２基板３０によって構成されている。第１基板１０は、絶縁性及び可撓性を有する基板１１上に回路の層が形成された基板である。基板１１は、本実施形態においてはポリカーボネートで形成されている。なお、基板１１としては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板１１は、可撓性を持たないガラスで形成されていてもよい。基板１１の表面には、接着層１１ａが設けられ、接着層１１ａの表面には回路層１２が積層されている。
回路層１２は、横方向に配列された複数の走査線６４と、各走査線と電気的に絶縁を保つように設けられ縦方向に配列された複数のデータ線６５を有している。また、回路層１２は、走査線６４とデータ線６５との交差のそれぞれに対応して、画素電極１３ａ（第１電極）と、ＴＦＴ（Thin Film Transistor）で構成された画素駆動回路とを有している。
電気泳動層２０は、バインダー２２と、バインダー２２によって固定された複数のマイクロカプセル２１で構成されており、画素電極１３ａ上に形成されている。なお、マイクロカプセル２１と画素電極１３ａとの間には、接着剤により形成された接着層を設けてもよい。
バインダー２２としては、マイクロカプセル２１との親和性が良好で電極との密着性が優れ、且つ絶縁性を有するものであれば特に制限はない。マイクロカプセル２１内には、分散媒と電気泳動粒子が格納されている。マイクロカプセル２１を構成する材料としては、アラビアゴム・ゼラチン系の化合物やウレタン系の化合物等の柔軟性を有するものを用いるのが好ましい。
分散媒としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などのいずれかを用いることができ、また、分散媒は、その他の油類であってもよい。また、これらの物質は単独又は混合して分散媒に用いることができ、さらに界面活性剤などを配合して分散媒としてもよい。
電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子（高分子あるいはコロイド）である。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル２１内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料からなる粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料からなる粒子であり、本実施形態では負に帯電されている。
第２基板３０は、フィルム３１と、フィルム３１の下面に形成された透明電極層３２（第２電極）で構成されている。フィルム３１は、電気泳動層２０の封止及び保護の役割を担うものであり、例えばポリエチレンテレフタレートのフィルムである。フィルム３１は、透明で絶縁性を有している。透明電極層３２は、例えば、酸化インジウム膜（ＩＴＯ膜）などの透明な導電膜で構成されている。
次に、表示部１が備える回路について説明する。コントローラー２は、表示領域５５に画像を表示させるための信号や、表示部１を駆動するための各種信号を出力するものである。図３に示した表示領域５５には、縦方向に沿って平行に配列された複数のデータ線６５と、横方向に沿って平行に配列された複数の走査線６４が設けられている。また、表示領域５５には、データ線６５と走査線６４との交差に対応して画素駆動回路が設けられている。
図４は、画素駆動回路の構成を説明するための図である。なお、本実施形態では、各走査線６４を区別するために、図３に示した走査線を上から順に１、２、３、・・・、（ｍ−１）、ｍ行目という呼び方をする場合がある。また同様に、各データ線６５を区別するために、図３に示したデータ線を左から順に１、２、３、・・・、（ｎ−１）、ｎ列目という呼び方をする場合がある。
図４においては、１行目の走査線６４と１列目のデータ線６５との交差に対応した画素駆動回路を示している。他のデータ線６５と走査線６４との交差についても同じ画素駆動回路が設けられているが、各画素駆動回路の構成は同じであるため、ここでは、代表して１行目のデータ線と１列目の走査線との交差に対応した画素駆動回路について説明し、他の画素駆動回路については説明を省略する。
画素駆動回路では、トランジスタ６１のゲートが走査線６４に接続され、トランジスタ６１のソースがデータ線に接続されている。また、トランジスタ６１のドレインが画素電極１３ａに接続されている。画素電極１３ａは、透明電極層３２と対向し、画素電極１３ａと透明電極層３２との間には電気泳動層２０が挟まれている。この一の画素電極１３ａと透明電極層３２との間にあるマイクロカプセル２１が表示部１において一の画素となる。なお、画素駆動回路においては、電気泳動層２０と並列に保持容量６３が接続されている。
走査線駆動回路５３は、表示領域５５の各走査線６４と接続されており、１、２、・・・、ｍ行目の走査線６４に走査信号Ｙ１、Ｙ２、・・・、Ｙｍを供給する。具体的には、走査線駆動回路５３は、走査線６４を１、２、・・・、ｍ行目という順番で選択し、選択した走査線６４の走査信号の電圧を選択電圧ＶＨ（Ｈレベル）とし、選択されていない走査線の走査信号の電圧を非選択電圧ＶＬ（Ｌレベル）とする。
データ線駆動回路５４は、表示領域の各データ線と接続されており、１、２、・・・、ｎ列目のデータ線６５にデータ信号Ｘ１、Ｘ２、・・・、Ｘｎを供給する。電位が選択電圧ＶＨとなっている走査線６４に接続されている画素駆動回路に対しては、データ線６５からデータ信号が供給される。具体的には、走査線６４がＨレベルとなると、当該走査線６４にゲートが接続されたトランジスタ６１がオン状態になり、画素電極１３ａがデータ線６５に接続される。このため、走査線６４がＨレベルであるときに、データ線６５にデータ信号を供給すると、当該データ信号は、オン状態になったトランジスタ６１を介して画素電極１３ａに印加される。走査線６４がＬレベルになると、トランジスタ６１はオフ状態になるが、データ信号によって画素電極１３ａに印加された電圧は、保持容量６３に蓄積され、画素電極１３ａの電位及び透明電極層３２の電位との電位差（電圧）に応じて電気泳動粒子が移動する。
例えば、透明電極層３２の電位に対して画素電極１３ａの電位が＋１５Ｖである場合、負に帯電している白の電気泳動粒子が画素電極１３ａ側に移動し、正に帯電している黒の電気泳動粒子が透明電極層３２側に移動して画素が黒の表示となる。また、透明電極層３２の電位に対して画素電極１３ａの電位が−１５Ｖである場合、正に帯電している黒の電気泳動粒子が画素電極１３ａ側に移動し、負に帯電している白の電気泳動粒子が透明電極層３２側に移動して画素が白の表示となる。
なお、以下の説明においては、走査線駆動回路５３が１行目の走査線を選択してからＹ行目の走査線の選択が終了するまでの期間を「フレーム期間」又は単に「フレーム」と称する。各走査線６４は、１フレームに一回づつ選択され、各画素駆動回路には１フレームに一回づつデータ信号が供給される。
また、本実施形態においては、各画素の表示状態を白から黒又は黒から白へ変化させる際には、１フレームだけで画素駆動回路を駆動して表示状態を変化させるのではなく、複数フレームに渡って画素駆動回路を駆動して表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、１フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素の表示状態を白から黒へ変化させる場合、画素に黒を表示させるためのデータ信号が複数フレームに渡って画素駆動回路へ供給され、画素の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って供給される。
（コントローラー２の構成）
次に、コントローラー２の構成について説明する。図５は、コントローラー２において実現する機能を示したブロック図である。コントローラー２においては、書き換え判断部２０１、書込状態判断部２０２、書込制御部２０３、データ更新部２０４、及び予定画像更新部２０５が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー２にＣＰＵを設け、このＣＰＵでプログラムを実行することにより各ブロックが実現されるようにしてもよい。
書き換え判断部２０１は、ＶＲＡＭ４に記憶されている画像データと、予定画像データ記憶領域７に記憶されている画像データとを比較し、両者が異なるか否か判断するブロックである。
書込状態判断部２０２は、書込データ記憶領域６に記憶されているデータを参照し、画素を黒から白または白から黒へ変化させるための書き換え動作が進行中か否か判断するブロックである。なお、書込データ記憶領域６には、各画素について黒から白へ表示状態を変更する動作が進行中であるか否かを示すデータ（第１書込データ）を記憶する白書込データ記憶領域６Ａと、各画素について白から黒へ表示状態を変更する動作が進行中であるか否かを示すデータ（第２書込データ）を記憶する黒書込データ記憶領域６Ｂとが設けられている。
書込制御部２０３は、画素電極１３ａに対してデータ信号が供給されるように走査線駆動回路５３とデータ線駆動回路５４を制御するブロックである。
データ更新部２０４は、白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂにデータを書き込むブロックである。
予定画像更新部２０５は、予定画像データ記憶領域７に記憶されている画像データをＶＲＡＭ４に記憶されている画像データで上書きするブロックである。
（実施形態の動作）
次に、表示装置１００の動作について図６〜図２２を用いて説明する。なお、図７〜図２２においては、画像Ａは、表示部１において表示されている画像を示している。また、画素Ｐｉｊは、一つの画素を表している。ここで、添字のｉは、行列に配置された画素の行番号を表し、ｊは、列番号を表しており、以下、画素を特定して説明する場合、例えば１行１列目の画素は画素Ｐ１１と称する。なお、画像Ａにおいては、各画素について階調を容易に理解できるように黒から白までの８段階の階調を０から７までの数字で示しているが実際にはこの数字は表示されない。また、表示部１においては、画素はｍ本の走査線６４とｎ本のデータ線６５の交差毎に存在するが、図面が繁雑になるのを防ぐために、図７〜図２２においては、表示部１の一部の領域にある４行４列の画素Ｐ１１〜Ｐ４４について図示している。
また、図７〜図２２においては、ＶＲＡＭ４において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ａｉｊの内容、予定画像データ記憶領域７において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｂｉｊの内容、白書込データ記憶領域６Ａにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｃｉｊの内容、及び黒書込データ記憶領域６Ｂにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｄｉｊの内容を図示している。なお、各記憶領域の添字のｉ及びｊは、行列に配置された記憶領域の行番号を表し、ｊは、列番号を表している。以下、記憶領域を特定して説明する場合、例えば１行１列目の記憶領域Ａｉｊは記憶領域Ａ１１と称する。
ＶＲＡＭ４の記憶領域Ａ１１〜Ａ４４には、表示部１に表示する画像の各画素の階調が記憶され、予定画像データ記憶領域７の記憶領域Ｂ１１〜Ｂ４４には、表示部１に表示させる予定の画像について各画素の階調が記憶される。白書込データ記憶領域６Ａの記憶領域Ｃ１１〜Ｃ４４には、画素Ｐ１１〜Ｐ４４を白にするまでに必要な電圧の印加回数（０〜７）が第１書込データとして記憶され、黒書込データ記憶領域６Ｂの記憶領域Ｄ１１〜Ｄ４４には、画素Ｐ１１〜Ｐ４４を黒にするまでに必要な電圧の印加回数（０〜７）が第２書込データとして記憶される。なお、第１書込データ及び第２書込データは、０でなければ画素に対する書き換え動作が進行中であることを表し、０であれば画素に対する書き換え動作が終了していることを表す。
コントローラー２は、画素の駆動を行う際に図６に示した処理を行う。まず、書込状態判断部２０２は、変数ｉ，ｊの値を初期化して１にする（ステップＳ１１，Ｓ１２）。次に書込状態判断部２０２は、変数ｉ，ｊで特定される画素Ｐｉｊを選択する（ステップＳ１３）。例えば、変数ｉの値が１であり、変数ｊの値が１である場合、画素Ｐ１１が選択される。
次に、書込状態判断部２０２は、選択した画素Ｐｉｊに対応する記憶領域Ｃｉｊに記憶されている第１書込データと、記憶領域Ｄｉｊに記憶されている第２書込データの両方が０であるか否か判断する（ステップＳ１４）。書込状態判断部２０２は、選択した画素Ｐｉｊについて対応する記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０である場合にはステップＳ１６へ移行し、第１書込データと第２書込データの少なくとも一方が０以外である場合にはステップＳ１５へ移行する。ステップＳ１５へ移行すると、データ更新部２０４は、記憶領域Ｃｉｊに記憶されている第１書込データ又は記憶領域Ｄｉｊに記憶されている第２書込データの値から１を減算する。なお、値が０となっている第１書込データ又は第２書込データについては１を減算しない。
一方、ステップＳ１６へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータを読み込み、読み込んだデータと記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、コントローラー２は、メモリーから画像データを読み込む読み込み部として機能している。書き換え判断部２０１は、両者が異なっている場合には（ステップＳ１６でＮＯ）、画素Ｐｉｊを新たに表示状態を変更する画素として特定し（特定工程）、画素Ｐｉｊを記憶領域Ａｉｊに書き込まれている階調にするために画素Ｐｉｊに掛ける電界と逆方向の電界が掛けられる画素が画素Ｐｉｊの上下左右にあるか否か判断する（ステップＳ１７）（判断工程）。なお、ここで、コントローラー２は、表示状態を変更する画素を特定する特定部として機能し、画素Ｐｉｊに掛ける電界と逆方向の電界が掛けられる画素が画素Ｐｉｊの上下左右にあるか否か判断する判断部として機能している。
具体的には、書き換え判断部２０１は、記憶領域Ａｉｊの階調値が０（黒）である場合、記憶領域Ｃｉｊの上下左右の記憶領域を参照し、これらの記憶領域のいずれかの第１書込データが０以外であると、選択した画素Ｐｉｊの上下左右のいずれかの画素に逆方向の電界が掛けられると判断し（ステップＳ１７でＹＥＳ）、上下左右の記憶領域の全てで第１書込データが０であると、選択した画素Ｐｉｊの上下左右の画素には逆方向の電界が掛からないと判断する（ステップＳ１７でＮＯ）。また、記憶領域Ａｉｊの階調値が７（白）である場合、記憶領域Ｄｉｊの上下左右の記憶領域を参照し、これらの記憶領域のいずれかの第２書込データが０以外であると、選択した画素Ｐｉｊの上下左右のいずれかの画素に逆方向の電界が掛けられると判断し（ステップＳ１７でＹＥＳ）、上下左右の記憶領域の全てで第２書込データが０であると、選択した画素Ｐｉｊの上下左右の画素には逆方向の電界が掛からないと判断する（ステップＳ１７でＮＯ）。
書き換え判断部２０１が、ステップＳ１７でＹＥＳと判断した場合、ステップＳ２０へ移行する。一方、書き換え判断部２０１が、ステップＳ１７でＮＯと判断した場合、データを更新する更新工程となり、データ更新部２０４（更新部）が、画素Ｐｉｊの階調を記憶領域Ａｉｊの階調に変更するまでに必要な電圧の印加回数を書込データ記憶領域６に書き込む（ステップＳ１８）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ１９）。
次に、コントローラー２は、ステップＳ２０において変数ｊの値がデータ線の本数ｎと同じであるか否か判断する。ここで変数ｊの値がｎと同じでなければ（ステップＳ２０でＮＯ）変数ｊの値に１を加え（ステップＳ２１）、ステップＳ１３へ移行する。変数ｊの値がｎである場合、変数ｉの値が走査線の本数ｍと同じであるか否か判断する。ここで変数ｉの値がｍでなければ（ステップＳ２２でＮＯ）変数ｉの値に１を加え（ステップＳ２３）、ステップＳ１２へ移行する。変数ｉの値がｍである場合、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳ２４）。
次に、図７〜図２２を参照し、ＶＲＡＭ４に画像データが書き込まれてから画像データの画像が表示部１に表示されるまでの表示部１における表示の変化、ＶＲＡＭ４の内容の変化、予定画像データ記憶領域７の内容の変化、書込データ記憶領域６の内容の変化について説明する。
表示部１の表示とＶＲＡＭ４、書込データ記憶領域６及び予定画像データ記憶領域７の状態が図７の状態となっている時に制御部３がＶＲＡＭ４に画像データを書き込むと（データ書き込み工程）、画像データに応じてＶＲＡＭ４の状態が図８に示した状態となる。
図８の状態でステップＳ１３において画素Ｐ１１が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６及びステップＳ１７でＮＯと判断される。これにより、ステップＳ１８で、記憶領域Ｃ１１に７が書き込まれ、記憶領域Ｂ１１に記憶領域Ａ１１の内容が書き込まれて図９に示した状態となる。次に、画素Ｐ１２が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６及びステップＳ１７でＮＯと判断される。これにより、ステップＳ１８で、記憶領域Ｃ１２に７が書き込まれ、ステップＳ１９で記憶領域Ｂ１２に記憶領域Ａ１２の内容が書き込まれて図１０に示した状態となる。この後、画素Ｐ４４まで選択されると、図１１に示したように予定画像データ記憶領域７の内容はＶＲＡＭ４の内容と同じとなる。また、白書込データ記憶領域６Ａにおいては、記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２に７が書き込まれており、黒書込データ記憶領域６Ｂにおいては、記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４に７が書き込まれている。
この後、ステップＳ２４の処理が行われると、画素Ｐ１１に対応する画素駆動回路（１行目の走査線６４と１列目のデータ線６５の交差に対応する画素駆動回路）においては、記憶領域Ｃ１１の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるようにデータ線６５に電圧が印加される。また、画素Ｐ１２，Ｐ２１，Ｐ２２に対応する画素駆動回路においても、記憶領域Ｃ１２，Ｃ２１，Ｃ２２の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるようにデータ線６５に電圧が印加される。
また、画素Ｐ３３に対応する画素駆動回路（３行目の走査線６４と３列目のデータ線６５の交差に対応する画素駆動回路）においては、記憶領域Ｄ３３の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるようにデータ線６５に電圧が印加される。また、画素Ｐ３４，Ｐ４３，Ｐ４４に対応する画素駆動回路においても、記憶領域Ｄ３４，Ｄ４３，Ｄ４４の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるようにデータ線６５に電圧が印加される。
なお、他の画素については、白書込データ記憶領域６Ａにおいて対応する記憶領域の内容が０であり、且つ黒書込データ記憶領域６Ｂにおいて対応する記憶領域の内容が０であるため、走査線６４が選択された時に画素電極１３ａの電位と透明電極層３２との電位との差が０Ｖとなるようにデータ線６５に電圧が印加される。このようにデータ線６５に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部１の表示は図１２に示した状態となる。
ステップＳ２４の処理が終了すると、コントローラー２は、処理の流れをステップＳ１１へ戻す。図１２の状態でステップＳ１３において画素Ｐ１１が選択されると、ステップＳ１４でＮＯと判断され、記憶領域Ｃ１１に書き込まれている値から１が減算され、記憶領域Ｃ１１の内容は６となる。次に画素Ｐ１２が選択されると、ステップＳ１４でＮＯと判断され、記憶領域Ｃ１２に書き込まれている値から１が減算され、記憶領域Ｃ１２の内容は６となる。この後、画素Ｐ４４まで選択されると、図１３に示したように記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２の内容が６となり、記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４の内容が６となる。
図１４は、図１３に示した状態から２回目のステップＳ２４の処理が行われた直後の状態を示した図である。ここで、図１５に示したようにＶＲＡＭ４の内容が書き換えられた場合について考える。図１５の状態からステップＳ１３において画素Ｐ１３が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６及びステップＳ１７でＮＯと判断される。これにより、ステップＳ１８で、記憶領域Ｃ１３に７が書き込まれ、記憶領域Ｂ１３に７が書き込まれる。また、ステップＳ１３において画素Ｐ１４が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６及びステップＳ１７でＮＯと判断される。これにより、ステップＳ１８で、記憶領域Ｃ１４に７が書き込まれ、記憶領域Ｂ１４に７が書き込まれて図１６に示した状態となる。
次に、ステップＳ１３において画素Ｐ２３が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。次にステップＳ１７においては、記憶領域Ａ２３の階調値が７（白）であるため、記憶領域Ｄ２３の上下左右の記憶領域が参照され、これらの記憶領域のいずれかの第２書込データが０以外であるか否かが判断される。ここで、記憶領域Ｄ２３の上下左右の記憶領域Ｄ１３、Ｄ２２、Ｄ２４、Ｄ３３を見ると、記憶領域Ｄ３３の内容が０以外であるため、ステップＳ１７でＹＥＳと判断される。すると、記憶領域Ｃ２３においては、第１書込データの書き込みが行われず、記憶領域Ｂ２３においては、記憶領域Ａ２３の内容で上書きがされない。
また、ステップＳ１３において画素Ｐ３１が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。次にステップＳ１７においては、記憶領域Ａｉｊの階調値が０（黒）であるため、記憶領域Ｃ３１の上下左右の記憶領域が参照され、これらの記憶領域のいずれかの第１書込データが０以外であるか否かが判断される。ここで、記憶領域Ｃ３１の上下左右の記憶領域Ｃ２１、Ｃ３２、Ｃ４１を見ると、記憶領域Ｃ２１の内容が０以外であるため、ステップＳ１７でＹＥＳと判断される。すると、記憶領域Ｄ３１においては、第２書込データの書き込みが行われず、記憶領域Ｂ３１においては、記憶領域Ａ３１の内容で上書きがされない。この後、画素Ｐ４４まで選択されると、ＶＲＡＭ４及び各記憶領域の内容は、図１７に示した状態となる。
ステップＳ１７の処理がなく、記憶領域Ｂ２３の内容をＶＲＡＭ４と同じとし、記憶領域Ｃ２３に７を書き込んだ場合、画素Ｐ２３に対応する画素駆動回路においては、画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるように駆動され、画素Ｐ３３に対応する画素駆動回路においては、画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるように駆動されることとなる。すると、画素Ｐ２３の画素電極１３ａと画素Ｐ３３の画素電極１３ａとの電位差は３０Ｖとなり、電位差が大きく画素駆動回路が劣化する虞や当該画素に係るマイクロカプセル２１が劣化する虞がある。
一方、本実施形態では、ステップＳ１７の処理があるため、画素Ｐ２３に対応する画素駆動回路においては、画素電極１３ａの電位と透明電極層３２との電位との差が０Ｖとなる。また、画素Ｐ３３に対応する画素駆動回路においては、画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなる。つまり、隣り合う画素電極１３ａ間で電位差が大きくならないため、画素駆動回路が劣化することやマイクロカプセル２１が劣化することがない。
図１７に示した状態からステップＳ２４の処理が行われると表示部１の状態は、図１８に示した状態となる。また、図１８に示した状態から図６の処理が進められると、記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２及び記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４の内容がやがて０になり、表示部１、ＶＲＡＭ４及び各記憶領域の状態は図１９に示した状態となる。
この後、ステップＳ１３において画素Ｐ２３が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。次にステップＳ１７においては、記憶領域Ａ２３の階調値が７（白）であるため、記憶領域Ｄ２３の上下左右の記憶領域が参照され、これらの記憶領域のいずれかの第２書込データが０以外であるか否かが判断される。ここで、記憶領域Ｄ２３の上下左右の記憶領域Ｄ１３、Ｄ２２、Ｄ２４、Ｄ３３を見ると、いずれも内容が０であるため、今度はステップＳ１７でＮＯと判断される。これにより、ステップＳ１８で、記憶領域Ｃ２３に７が書き込まれ、ステップＳ１９で記憶領域Ｂ２３に記憶領域Ａ２３の内容が書き込まれる。また、画素Ｐ２４についても、ステップＳ１４でＹＥＳ、ステップＳ１６でＮＯ、ステップＳ１７でＮＯと判断され、ステップＳ１８で、記憶領域Ｃ２４に７が書き込まれ、ステップＳ１９で記憶領域Ｂ２４に記憶領域Ａ２４の内容が書き込まれる。
また、ステップＳ１３において画素Ｐ３１が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。次にステップＳ１７においては、記憶領域Ａ３１の階調値が０（黒）であるため、記憶領域Ｃ３１の上下左右の記憶領域が参照され、これらの記憶領域のいずれかの第２書込データが０以外であるか否かが判断される。ここで、記憶領域Ｃ３１の上下左右の記憶領域Ｃ２１、Ｃ３２、Ｃ４１を見ると、いずれも内容が０であるため、今度はステップＳ１７でＮＯと判断される。これにより、ステップＳ１８で、記憶領域Ｄ３１に７が書き込まれ、ステップＳ１９で記憶領域Ｂ３１に記憶領域Ａ３１の内容が書き込まれる。また、画素Ｐ３２についても、ステップＳ１４でＹＥＳ、ステップＳ１６でＮＯ、ステップＳ１７でＮＯと判断され、ステップＳ１８で、記憶領域Ｄ３２に７が書き込まれ、ステップＳ１９で記憶領域Ｂ３２に記憶領域Ａ３２の内容が書き込まれる。この後、ステップＳ２４の処理が終了すると図２０に示した状態となる。
図２０に示した状態から図６の処理が進められると、白書込データ記憶領域６Ａの記憶領域Ｃ１３，Ｃ１４及び黒書込データ記憶領域６Ｂの記憶領域Ｃ４１，Ｃ４２の内容が０になり、表示部１、ＶＲＡＭ４及び各記憶領域の状態は図２１に示した状態となる。図２１に示した状態からさらに図６の処理が進められると、最終的には図２２に示した状態となる。
以上説明したように本実施形態によれば、画素Ｐｉｊを白（黒）に変更しようとする際に、画素Ｐｉｊの上下左右の画素のいずれかを黒（白）に変更しようとしている場合には、画素Ｐｉｊについては画素の状態を変更する処理が後回しにされるため、隣り合う画素電極１３ａ間で電位差が大きくなることがなく、画素駆動回路の劣化やマイクロカプセル２１の劣化を抑えることができる。
［第２実施形態］
次に本発明の第２実施形態に係る表示装置１００Ａについて説明する。図２３は、表示装置１００Ａのハードウェア構成を示した図である。なお、以下の説明において、第１実施形態の表示装置１００と構成が同じものについては同じ符号を付してその説明を省略する。コントローラー２は、駆動テーブルＴＢを有している。また、ＲＡＭ５には、テーブルＩＤ記憶領域６Ｃと、インデックス記憶領域６Ｄが設けられている。表示装置１００Ａは、画素の階調を変更する際の動作が第１実施形態と異なる。以下、第１実施形態と異なる構成と動作について説明する。
図２４は、駆動テーブルＴＢの内容を示した図である。駆動テーブルＴＢは、テーブルＩＤで識別される１２個のテーブルＴＢ１〜ＴＢ１２で構成されている。本実施形態では、画素は、黒から白までの４段階の階調をとり、各階調を０（黒）から順に３（白）までの数字で表す。テーブルＴＢ１〜ＴＢ１２は、画素をある階調から他の階調へ変更する時に選択され、選択されるテーブルは、画素の変更前の階調と変更後の階調によって決められる。
なお、画素の階調を変更する際には複数回に渡って画素電極１３ａに電圧を印加するが、各テーブルは、画素の階調をある階調からある階調へ変更する時に各回において画素電極１３ａに印加する電圧を示すデータが格納されている。テーブルに格納されている１〜８までの数字は、インデックスである。また、各インデックスに対応付けられている「ｂ」、「ｗ」、「ｎ」というデータは、各回において画素電極１３ａに印加する電圧を示している。ここで「ｂ」は、透明電極層３２の電位に対して正の電圧を印加することを示しており、「ｗ」は、透明電極層３２の電位に対して負の電圧を印加することを示している。また「ｎ」は、画素電極１３ａと透明電極層３２との間の電位差を０とすることを示している。
次に、表示装置１００Ａが行う処理の流れと表示装置１００Ａの動作について図２５〜図２８を用いて説明する。なお、図２６〜図２８においては、ＶＲＡＭ４と予定画像データ記憶領域７の内容に加え、テーブルＩＤ記憶領域６Ｃにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｅｉｊの内容、及びインデックス記憶領域６Ｄにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｆｉｊの内容を図示している。記憶領域Ｅ１１〜Ｅ４４には、画素の階調を変更する際に使用されるテーブルのテーブルＩＤが格納される。例えば、テーブルＩＤとして１が格納されている場合、テーブルＩＤが１であるテーブルＴＢ１が画素の階調を変更する際に使用される。また、記憶領域Ｆ１１〜Ｆ４４には、テーブルにおいてどのインデックスを参照するかを表す数字が格納される。
コントローラー２は、画素の駆動を行う際に図２５に示した処理を行う。まず、書込状態判断部２０２は、変数ｉ，ｊの値を初期化して１にする（ステップＳ３１，Ｓ３２）。次に書込状態判断部２０２は、変数ｉ，ｊで特定される画素Ｐｉｊを選択する（ステップＳ３３）。次に、書込状態判断部２０２は、選択した画素Ｐｉｊに対応する記憶領域Ｆｉｊに記憶されているインデックスの値が０か否か判断する（ステップＳ３４）。書込状態判断部２０２は、ここで記憶領域Ｆｉｊの内容が０である場合（ステップＳ３４でＹＥＳ）ステップＳ３６へ移行し、０以外である場合（ステップＳ３４でＮＯ）にはステップＳ３５へ移行する。ステップＳ３５へ移行すると、データ更新部２０４は、記憶領域Ｆｉｊの値から１を減算する。
ステップＳ３６へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータを読み込み、読み込んだデータと記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、コントローラー２は、メモリーから画像データを読み込む読み込み部として機能している。書き換え判断部２０１は、両者が異なっている場合には（ステップＳ３６でＮＯ）、画素Ｐｉｊを新たに表示状態を変更する画素として特定し（特定工程）、画素の階調を記憶領域Ｂｉｊに格納されている階調から記憶領域Ａｉｊに格納されている階調へ変化させるためのテーブルをテーブルＴＢ１〜ＴＢ１２の中から決定する（ステップＳ３７）。なお、ここで、コントローラー２は、表示状態を変更する画素を特定する特定部として機能している。
次に、書き換え判断部２０１が、ステップＳ３７で決定したテーブルと、記憶領域Ｅｉｊの上下左右に格納されているテーブルＩＤで特定されるテーブルとを比較する。ここで、ステップＳ３７で決定したテーブルに従って画素Ｐｉｊを駆動した時に、画素Ｐｉｊに掛かる電界の向きと、画素Ｐｉｊに隣り合う画素に掛かる電界の向きとが逆になる期間が生じるか否か判断され（判断工程）、電界が逆になる期間が生じる場合には（ステップＳ３８でＹＥＳ）、ステップＳ４１へ移行する。なお、ここで、コントローラー２は、画素Ｐｉｊに掛ける電界と逆方向の電界が掛けられる画素が画素Ｐｉｊの上下左右にあるか否か判断する判断部として機能している。
一方、ステップＳ３８でＮＯと判断されると、データを更新する更新工程となり、ステップＳ３７で決定したテーブルのテーブルＩＤが記憶領域Ｅｉｊに書き込まれ、記憶領域Ｆｉｊに８が書き込まれる（ステップＳ３９）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ４０）。
次にステップＳ４１では、コントローラー２は、変数ｊの値がデータ線の本数ｎと同じであるか否か判断する。ここで変数ｊの値がｎと同じでなければ（ステップＳ４１でＮＯ）変数ｊの値に１を加え（ステップＳ４２）、ステップＳ３３へ移行する。変数ｊの値がｎである場合、変数ｉの値が走査線の本数ｍと同じであるか否か判断する。ここで変数ｉの値がｍでなければ（ステップＳ４３でＮＯ）変数ｉの値に１を加え（ステップＳ４４）、ステップＳ３２へ移行する。変数ｉの値がｍである場合（ステップＳ４３でＹＥＳ）、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳ４５）。
例えば、画素Ｐ１１について記憶領域Ｅ１１に格納されているテーブルＩＤが８であり、記憶領域Ｆ１１に格納されているインデックスが８である場合、画素Ｐ１１については、インデックスの８に対応付けられているデータが「ｗ」であるため、画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるように画素駆動回路が駆動される。また、画素Ｐ１１について記憶領域Ｅ１１に格納されているテーブルＩＤが８であり、記憶領域Ｆ１１に格納されているインデックスが３である場合、画素Ｐ１１については、インデックスの３に対応付けられているデータが「ｂ」であるため、画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるように画素駆動回路が駆動される。
次に、図２６〜図２８を参照し、画素を駆動する時の動作の一例を説明する。なお、以下の説明では、ＶＲＡＭ４と各記憶領域の状態が図２６に示した状態である時に、図２７に示したように記憶領域Ａ１２に画像データが書き込まれた状態を想定して説明を行う。
図２５の処理が行われ、ステップＳ３３において画素Ｐ１２が選択されると、ステップＳ３４でＹＥＳと判断され、ステップＳ３６でＮＯと判断される。次にステップＳ３７では、記憶領域Ｂ１２の内容が２であり記憶領域Ａ１２の内容が０であるため、画素Ｐ１２の階調を変更するのに使用するテーブルとして階調を２から０へ変更するテーブルＴＢ２が決定される。
次にステップＳ３８では、記憶領域Ｆ１２の上下左右で値が０以外である記憶領域Ｆ１１が特定され、この記憶領域Ｆ１１に対応する記憶領域Ｅ１１に格納されている５というテーブルＩＤによりテーブルＴＢ５が特定される。図２７（ｂ）は、テーブルＴＢ５に従って駆動中の画素Ｐ１１の画素電極１３ａに印加される電圧を示した図である。この時点からテーブルＴＢ２に従って画素Ｐ１２を駆動すると、画素Ｐ１２の画素電極１３ａには、図２７（ｂ）に示したように電圧が印加されることとなる。ここで、テーブルＴＢ２に従って画素Ｐ１２の駆動を開始すると、図２７（ｂ）の期間Ｔでは、画素Ｐ１１の画素電極１３ａの電位は透明電極層３２に対して−１５Ｖの電位となり、画素Ｐ１２の画素電極１３ａの電位は透明電極層３２に対して＋１５Ｖの電位となるため、画素Ｐ１１と画素Ｐ１２との間で掛かる電界の方向が逆となる。このため、ステップＳ３８でＹＥＳと判断され、処理の流れがステップＳ４１へ移行する。
この後、ステップＳ４５の処理が行われ、処理の流れがステップＳ３１へ移行すると、ＶＲＡＭ４と各記憶領域の内容は、図２８の状態となる。図２８の状態からステップＳ３３で画素Ｐ１２が選択されると、ステップＳ３７でテーブルＴＢ２が決定される。ステップＳ３８では、再びテーブルＴＢ５が特定され、画素Ｐ１１と画素Ｐ１２との間で掛かる電界の方向が逆となるか否かが判断される。
図２８（ｂ）は、テーブルＴＢ５に従って駆動中の画素Ｐ１１の画素電極１３ａに印加される電圧を示した図である。この時点からテーブルＴＢ２に従って画素Ｐ１２を駆動すると、画素Ｐ１２の画素電極１３ａには、図２８（ｂ）に示したように電圧が印加されることとなる。図２８（ｂ）に示したように、画素Ｐ１１で画素電極１３ａの電位が＋１５Ｖとなる期間においては、画素Ｐ１２で画素電極１３ａの電位が−１５Ｖになることがない。このため、ステップＳ３８でＮＯと判断され、ステップＳ３７で決定されたテーブルのテーブルＩＤが記憶領域Ｅｉｊに書き込まれ、記憶領域Ｆ１２に８が書き込まれ（ステップＳ３９）、記憶領域Ｂ１２の内容が記憶領域Ａ１２の内容で上書きされる（ステップＳ４０）。
以上説明したように本実施形態によれば、テーブルに従って画素を駆動しても、隣り合う画素間では、画素電極１３ａ間で電位差が大きくなることがないので、画素駆動回路が劣化することやマイクロカプセル２１が劣化することがない。
［第３実施形態］
次に本発明の第３実施形態について説明する。本実施形態に係る表示装置は、ハードウェア構成は第２実施形態に係る表示装置１００Ａと同じであり、画素の階調を変更する際の動作が第２実施形態と異なる。このため、第２実施形態と同じ構成については、説明を省略し、以下、第２実施形態と異なる部分について説明する。
図２９は、本実施形態に係る駆動テーブルＴＢの内容を示した図である。本実施形態においては、テーブルＴＢ１〜ＴＢ１２において「ｄ」というデータが格納されている。「ｄ」は、「ｂ」と「ｗ」との間に格納される。
次に、本実施形態に係る表示装置１００Ａが行う処理の流れについて図３０，３１を用いて説明する。まず、書込状態判断部２０２は、変数ｉ，ｊの値を初期化して１にする（ステップＳ５１，Ｓ５２）。次に書込状態判断部２０２は、変数ｉ，ｊで特定される画素Ｐｉｊを選択する（ステップＳ５３）。次に、書込状態判断部２０２は、選択した画素Ｐｉｊに対応する記憶領域Ｆｉｊに記憶されているインデックスの値が０より大きいか判断する（ステップＳ５４）。書込状態判断部２０２は、ここで記憶領域Ｆｉｊの内容が０である場合（ステップＳ５４でＹＥＳ）、ステップＳ５５へ移行し、０以外である場合（ステップＳ５４でＮＯ）にはステップＳ６０へ移行する。
ステップＳ５５へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータを読み込み、記憶領域Ｂｉｊに記憶されているデータと比較する。ここで、コントローラー２は、メモリーから画像データを読み込む読み込み部として機能している。書き換え判断部２０１は、両者が異なっている場合には（ステップＳ５５でＮＯ）、画素Ｐｉｊを新たに表示状態を変更する画素として特定し（特定工程）、画素の階調を記憶領域Ｂｉｊに格納されている階調から記憶領域Ａｉｊに格納されている階調へ変化させるためのテーブルをテーブルＴＢ１〜ＴＢ１２の中から決定する（ステップＳ５６）。なお、ここで、コントローラー２は、表示状態を変更する画素を特定する特定部として機能している。
次に、書き換え判断部２０１が、ステップＳ５６で決定したテーブルと、記憶領域Ｅｉｊの上下左右に格納されているテーブルＩＤで特定されるテーブルとを比較する。ここで、ステップＳ５６で決定したテーブルに従って画素Ｐｉｊを駆動した時に画素Ｐｉｊに掛かる電界の向きと、画素Ｐｉｊに隣り合う画素に掛かる電界の向きとが逆になるか否か判断し（判断工程）、電界が逆になる場合には（ステップＳ５７でＹＥＳ）、ステップＳ６１へ移行する。なお、ここで、コントローラー２は、画素Ｐｉｊに掛ける電界と逆方向の電界が掛けられる画素が画素Ｐｉｊの上下左右にあるか否か判断する判断部として機能している。
一方、ステップＳ５７でＮＯと判断されると、データを更新する更新工程となり、ステップＳ５６で決定したテーブルのテーブルＩＤが記憶領域Ｅｉｊに書き込まれ、記憶領域Ｆｉｊに８が書き込まれる（ステップＳ５８）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ５９）。
一方、ステップＳ５４からステップＳ６０へ移行すると、図３１に示した処理が行われる。まず、データ更新部２０４は、記憶領域Ｅｉｊに格納されているテーブルＩＤのテーブルにおいて、記憶領域Ｆｉｊのインデックスで特定されるデータが「ｄ」であるか否かが判断される。ここで、データが「ｄ」である場合には（ステップＳ１００でＹＥＳ）、ステップＳ１０３へ移行する。
ステップＳ１０３では、記憶領域Ｅｉｊに格納されているテーブルＩＤのテーブルにおいて、記憶領域Ｆｉｊのインデックスより１小さいインデックスに対応付けられているデータに従って画素Ｐｉｊを駆動すると、画素Ｐｉｊに掛かる電界の向きと、画素Ｐｉｊに隣り合う画素に掛かる電界の向きとが逆になるか否か判断する。ここで、逆となると判断されると（ステップＳ１０３でＹＥＳ）、図３１の処理を終了し、逆にならないと判断された場合には（ステップＳ１０３でＮＯ）、記憶領域Ｆｉｊの値から１を減算する。
一方、ステップＳ１００でＮＯと判断されると、記憶領域Ｆｉｊのインデックスの値から１が減算される（ステップＳ１０１）。次に、記憶領域Ｅｉｊに格納されているテーブルＩＤのテーブルにおいて、記憶領域Ｆｉｊのインデックスで特定されるデータが「ｄ」であるか否か判断される。ここで、データが「ｄ」でない場合には（ステップＳ１０２でＮＯ）、図３１の処理を終了する。一方、データが「ｄ」であった場合（ステップＳ１０２でＹＥＳ）、ステップＳ１０３へ移行する。
ステップＳ６０の処理を終了すると、次にステップＳ６１では、変数ｊの値がデータ線の本数ｎと同じであるか否か判断される。ここで変数ｊの値がｎと同じでなければ（ステップＳ６１でＮＯ）変数ｊの値に１を加え（ステップＳ６２）、ステップＳ５３へ移行する。変数ｊの値がｎである場合、変数ｉの値が走査線の本数ｍと同じであるか否か判断する。ここで変数ｉの値がｍでなければ（ステップＳ６３でＮＯ）変数ｉの値に１を加え（ステップＳ６４）、ステップＳ５２へ移行する。変数ｉの値がｍである場合（ステップＳ６３でＹＥＳ）、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳ６５）。
次に、表示装置１００Ａの動作について図３２を用いて説明する。ＶＲＡＭ４と各記憶領域の状態が図３２に示した状態である場合、記憶領域Ｆ１１，Ｆ１２のインデックスが８である時には、テーブルＴＢ８とテーブルＴＢ５においてインデックスの８には「ｗ」が対応づけられているため、画素Ｐ１１と画素Ｐ１２の両方には、図３２（ｂ）に示したように、画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるように画素駆動回路が駆動される。
この後、記憶領域Ｆ１１，Ｆ１２のインデックスが７となると、ステップＳ５３で画素Ｐ１２が選択された時に、記憶領域Ｆ１２のインデックスがステップＳ１０１で６となり、ステップＳ１０２でＹＥＳと判断される。
記憶領域Ｆ１１のインデックスが６、記憶領域Ｆ１２のインデックスが６となり、画素駆動回路がテーブル及びインデックスに従って駆動されると、図３２（ｂ）に示したように、画素Ｐ１１では画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるように駆動されるものの、画素Ｐ１２では、テーブルＴＢ５においてインデックスの６に対応するデータが「ｄ」であるため、画素電極１３ａの電位と透明電極層３２との電位差が０Ｖとなるように駆動される。
この後、処理が進められると、記憶領域Ｆ１１のインデックスが５、記憶領域Ｆ１２のインデックスが６となる。さらに処理が進められると、記憶領域Ｆ１１については、ステップＳ６０の処理が行われるとインデックスが３となる。また、記憶領域Ｆ１２のインデックスについては、ステップＳ１０３でＮＯと判断され、ステップＳ１０４で１が減算されて５となる。この後、画素駆動回路が駆動されると、図３２（ｂ）に示したように、画素Ｐ１１では画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるように駆動され、画素Ｐ１２でも画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるように駆動される。この後処理が進められると、記憶領域Ｆ１１，Ｆ１２のインデックスが０になるまでに画素Ｐ１１，Ｐ１２の画素電極１３ａは同じ電位又は電位差が１５Ｖのいずれかの状態となり、隣り合う画素間で電位差が３０Ｖになることがない。
以上説明したように本実施形態においては、ある画素に対しテーブルＩＤに従って書き込みを行う際、当該画素に隣り合う画素に掛かる電界の向きと当該画素に掛かる電界の向きが逆向きとなる回がある場合、書き込みを当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、当該画素への書き込みを再開する。これにより、隣り合う画素との間で画素電極間の電位差が大きくならないように画素駆動回路が駆動されるので、画素駆動回路が劣化することやマイクロカプセル２１が劣化することがない。
［電子機器］
次に、上述した実施形態に係る表示装置を用いた電子機器について説明する。
図３３（ａ）は、上述した実施形態に係る表示装置を用いた電子ブックリーダーの斜視図である。この電子ブックリーダー１０００は、本の形状のフレーム１００１と、このフレーム１００１に対して開閉自在に設けられたカバー１００２と、操作部１００３と、本発明の実施形態に係る表示装置１００を備えている。この電子ブックリーダー１０００においては、電子ブックの内容が表示装置１００に表示され、操作部１００３を操作することにより、電子ブックのページがめくられる。
また、図３３（ｂ）は、上述した実施形態に係る表示装置を用いた腕時計１１００の斜視図である。この腕時計１１００は、本発明の実施形態に係る表示装置１００を備えている。この腕時計１１００においては、時刻や年月日が表示装置１００に表示される。
なお、このほかにも、上述した実施形態に係る表示装置１００を適用可能な電子機器として、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
［変形例］
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
上述した実施形態においては、黒の電気泳動粒子が正に帯電され、白の電気泳動粒子が負に帯電された態様としたが、黒の電気泳動粒子が負に帯電され、白の電気泳動粒子が正に帯電された態様としてもよい。また、電気泳動粒子として白と黒の２種類を用いて白黒の表示が行われるが、電気泳動粒子の色は、白と黒に限定されるものではなく、赤や青、緑など他の色であってもよい。
また、上述した実施形態では、表示装置１００は電気泳動方式であるが、電気泳動方式に限定されるものではない。表示装置１００の表示方式は、複数フレームに渡って画素に電圧を印加することにより画像を表示するものであれば、例えば、コレステリック液晶、エレクトロクロミック、電子粉粒体等を用いたものであってもよい。
また、電気泳動層２０は、マイクロカプセル２１を有する構成に限定されず、隔壁によって仕切られた空間に分散媒と電気泳動粒子を格納する構成であってもよい。
また、上述した実施形態では、コントローラー２と制御部３は、別々になっているが、コントローラー２で実現する機能の一部を制御部３で実現させてもよく、また、コントローラー２と制御部３とを一つの半導体チップ上にまとめて制御部（制御装置）としてもよい。
上述した実施形態においては、画素Ｐｉｊと画素Ｐｉｊに隣り合う画素とで掛かる電界の向きが逆となるか判断する際、画素Ｐｉｊの上下左右の画素について電界の向きが逆となるか判断しているが、上下左右だけでなく斜めの右上、左上、右下及び左下にある画素についても、電界の向きが逆となるか判断してもよい。
また、画素Ｐｉｊと画素Ｐｉｊに隣り合う画素とで掛かる電界の向きが逆となるか判断する際、隣り合う画素についてだけでなく、画素Ｐｉｊから見て隣り合う画素の一つ先の画素についても電界の向きが逆となるか判断するようにしてもよい。
１…表示部、２…コントローラー、３…制御部、４…ＶＲＡＭ、５…ＲＡＭ、６…書込データ記憶領域、６Ａ…白書込データ記憶領域、６Ｂ…黒書込データ記憶領域、６Ｃ…テーブルＩＤ記憶領域、６Ｄ…インデックス記憶領域、７…予定画像データ記憶領域、９…バス、１０…第１基板、１１…基板、１１ａ…接着層、１２…回路層、１３ａ…画素電極、２０…電気泳動層、２１…マイクロカプセル、２２…バインダー、３０…第２基板、３１…フィルム、３２…透明電極層、５３…走査線駆動回路、５４…データ線駆動回路、５５…表示領域、６１…トランジスタ、６３…保持容量、６４…走査線、６５…データ線、１００…表示装置、２０１…書き換え判断部、２０２…書込状態判断部、２０３…書込制御部、２０４…データ更新部、２０５…予定画像更新部、１０００…電子ブックリーダー、１００１…フレーム、１００２…カバー、１００３…操作部、１１００…腕時計、ＴＢ…駆動テーブル、ＴＢ１〜ＴＢ１２…テーブル、Ｘ１〜Ｘｍ…データ信号、Ｙ１〜Ｙｍ…走査信号、Ｐｉｊ…画素、Ａｉｊ…記憶領域、Ｂｉｊ…記憶領域、Ｃｉｊ…記憶領域、Ｄｉｊ…記憶領域、Ｅｉｊ…記憶領域、Ｆｉｊ…記憶領域

Claims (11)

  1. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御装置であって、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、
    前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、
    前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、
    前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部と
    を有する制御装置。
  2. 前記判断部は、前記第１画素の上下左右の画素について、前記第１画素に掛かる電界の向きと逆向きの電界が掛かる画素があるか否か判断すること
    を特徴とする請求項１に記載の制御装置。
  3. 前記判断部は、前記第１画素の上下左右の画素に加え、右上、左上、右下及び左下の画素についても前記第１画素に掛かる電界の向きと逆向きの電界が掛かる画素があるか否か判断すること
    を特徴とする請求項２に記載の制御装置。
  4. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御装置であって、
    前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１電極へ電圧を印加する制御部と、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、
    前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、
    前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記テーブルに従って前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、
    前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部と
    を備える制御装置。
  5. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御装置であって、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、
    前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、
    前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１画素の第１電極へ電圧を印加し、前記第１画素に隣り合う画素に掛かる電界の向きと前記第１画素に掛かる電界の向きが逆向きとなる回がある場合、前記第１画素の第１電極への電圧の印加を当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、前記第１画素の第１電極への電圧の印加を再開する更新部と
    を有する制御装置。
  6. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置であって、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、
    前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、
    前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、
    前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部と
    を有する表示装置。
  7. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置であって、
    前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１電極へ電圧を印加する制御部と、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、
    前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、
    前記特定部で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記テーブルに従って前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断部と、
    前記判断部において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断部において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新部と
    を有する表示装置。
  8. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置であって、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み部と、
    前記データ読み込み部で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み部で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定部と、
    前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１画素の第１電極へ電圧を印加し、前記第１画素に隣り合う画素に掛かる電界の向きと前記第１画素に掛かる電界の向きが逆向きとなる回がある場合、前記第１画素の第１電極への電圧の印加を当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、前記第１画素の第１電極への電圧の印加を再開する更新部と
    を有する表示装置。
  9. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御方法であって、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み工程と、
    前記データ読み込み工程で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み工程で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定工程と、
    前記特定工程で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断工程と、
    前記判断工程において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断工程において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新工程と
    を有する表示装置の制御方法。
  10. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御方法であって、
    前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１電極へ電圧を印加する制御工程と、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み工程と、
    前記データ読み込み工程で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み工程で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定工程と、
    前記特定工程で特定された第１画素に隣り合い、且つ表示状態を変更している過程にある画素において、前記第１画素の表示状態を変更する電圧が前記テーブルに従って前記第１画素の第１電極に印加された時に前記第１画素に掛かる電界の向きと逆向きの電界が掛かる第２画素があるか否か判断する判断工程と、
    前記判断工程において前記第２画素が無いと判断された場合には、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始し、前記判断工程において前記第２画素があると判断された場合には、前記第２画素の第１電極について複数回の電圧の印加が終了した後、前記第１画素の第１電極に対して表示状態を変更する複数回の電圧の印加を開始する更新工程と
    を有する表示装置の制御方法。
  11. 複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板とで表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極とで前記画素が構成され、前記第１電極へ電圧を複数回印加することにより前記画素の表示状態を第１の表示状態から第２の表示状態へ変更する表示装置の制御方法であって、
    前記表示装置に表示させる画像の画像データをメモリーから読み込むデータ読み込み工程と、
    前記データ読み込み工程で画像データが読み込まれる前に前記表示装置に表示する予定であった画像を示す予定画像データと、前記データ読み込み工程で読み込まれた画像データとに基づいて、前記複数の画素において新たに表示状態を変更する第１画素を特定する特定工程と、
    前記複数回の電圧の印加について各回で印加する電圧を定めたテーブルに従って前記第１画素の第１電極へ電圧を印加し、前記第１画素に隣り合う画素に掛かる電界の向きと前記第１画素に掛かる電界の向きが逆向きとなる回がある場合、前記第１画素の第１電極への電圧の印加を当該回で停止し、隣り合う画素において逆向きの電界が掛かる電圧の印加が終了した後、前記第１画素の第１電極への電圧の印加を再開する更新工程と
    を有する表示装置の制御方法。
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