JP5691302B2 - 制御装置、表示装置及び表示装置の制御方法 - Google Patents
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Description
そこで、このような問題を解決するために、部分領域の単位でパイプライン処理を行うことにより書き込みを行う方式が考案されている(特許文献1参照)。特許文献1に開示されている方式によれば、画面上の互いに重ならない2つの部分領域にタイミングをずらして画像を書き込む場合、先に書き込みを開始した部分領域の書き込みが完了していなくても、後から書き込みを開始する部分領域の書き込みを開始することができ、この方式を採用しない場合と比較して表示速度が向上する。
この制御装置によれば、表示状態を変更する画素であって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この構成によれば、記憶領域へのアクセスを一フレーム毎に行わないので、書き込み動作の終了を判断するために頻繁に記憶領域へアクセスしなくて済む。
この構成によれば、画像データと予定画像データへのアクセスを一フレーム毎に行わないので、変更画素を特定するために頻繁に各データへアクセスしなくて済む。
この構成によれば、書き込み動作中に画素を第1の表示状態にする第1電圧と第2の表示状態にする第2電圧とを印加する場合、印加回数と、どちらを先に印加するかを指定して画素を中間調にすることができる。
この構成によれば、電圧の印加回数は画素毎に一つの記憶領域で済むため、画素毎に第1電圧の印加回数を記憶する記憶領域と第2電圧の印加回数を記憶する記憶領域とを設ける構成と比較して記憶領域が少なくて済む。
この制御装置においても、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一行につき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一ブロックにつき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
この構成によれば、書き込み動作が終了すると画素の画素電極と透明電極との電位差がなくなりため、画素に過度に電圧が掛かることがなく、表示素子の劣化を抑えることができる。
この構成によれば、画素への書き込み動作が行われていない時には画素へ電圧を印加する回路への電力供給が遮断されるので、表示装置の消費電力を抑えることができる。
この表示装置によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この表示装置によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この制御方法によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この制御方法によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
(表示装置100の構成)
図1は、本発明の一実施形態に係る表示装置100のハードウェア構成を示したブロック図である。表示装置100は、電気泳動方式の表示装置であり、表示部1、コントローラー2、制御部3、VRAM(Video RAM)4及びRAM(Random Access Memory)5を備えている。表示装置100の各部は、バス9で接続されている。
図2は、表示部1の断面を示した図である。また、図3は、表示部1の回路の構成を説明するための図であり、図4は、表示部1が備える画素駆動回路の構成を説明するための図である。表示部1は、図2に示したように大別して第1基板10、電気泳動層20、第2基板30によって構成されている。第1基板10は、絶縁性及び可撓性を有する基板11上に回路の層が形成された基板である。基板11は、本実施形態においてはポリカーボネートで形成されている。なお、基板11としては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板11は、可撓性を持たないガラスで形成されていてもよい。基板11の表面には、接着層11aが設けられ、接着層11aの表面には回路層12が積層されている。
画素駆動回路では、トランジスタ61のゲートが走査線64に接続され、トランジスタ61のソースがデータ線に接続されている。また、トランジスタ61のドレインが画素電極13aに接続されている。画素電極13aは、透明電極層32と対向し、画素電極13aと透明電極層32との間には電気泳動層20が挟まれている。この一の画素電極13aと透明電極層32との間にあるマイクロカプセル21が表示部1において一の画素となる。なお、画素駆動回路においては、電気泳動層20と並列に保持容量63が接続されている。また、透明電極層32の電位は予め定められた電位Vcomにされている。
例えば、透明電極層32の電位Vcomに対して画素電極13aの電位が+15Vである場合、負に帯電している白の電気泳動粒子が画素電極13a側に移動し、正に帯電している黒の電気泳動粒子が透明電極層32側に移動して画素が黒の表示となる。また、透明電極層32の電位Vcomに対して画素電極13aの電位が−15Vである場合、正に帯電している黒の電気泳動粒子が画素電極13a側に移動し、負に帯電している白の電気泳動粒子が透明電極層32側に移動して画素が白の表示となる。
また、本実施形態においては、各画素の表示状態を白(低濃度)から黒(高濃度)又は黒から白へ変化させる際には、1フレームだけで画素駆動回路を駆動して表示状態を変化させるのではなく、複数フレームに渡って画素へ電圧を印加する書き込み動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、1フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素の表示状態を白から黒へ変化させる場合、画素に黒を表示させるためのデータ信号が複数フレームに渡って画素駆動回路へ供給され、画素の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って供給される。
また本実施形態においては、1フレーム内である画素の画素電極13aを透明電極層32に対して電位が高くなる正極とし、同じフレーム内で他の画素の画素電極13aを透明電極層32に対して電位が低くなる負極とすることができる。つまり、1フレーム内で透明電極層32に対して正極と負極の両方の極を選択できる駆動(以下、両極駆動という)となっている。より詳しくは、1フレーム内において、階調を高濃度側に変更する画素の画素電極13aは正極とし、階調を低濃度側に変更する画素の画素電極13aは負極とする。なお、黒の電気泳動粒子が負に帯電し、白の電気泳動粒子が正に帯電している場合には、階調を高濃度側に変更する画素の画素電極13aは負極とし、階調を低濃度側に変更する画素の画素電極13aは正極とすればよい。
次に、コントローラー2の構成について説明する。図5は、コントローラー2において実現する機能を示したブロック図である。コントローラー2においては、書き換え判断部201、書込状態判断部202、書込制御部203、データ更新部204、及び予定画像更新部205が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー2にCPUを設け、このCPUでプログラムを実行することにより各ブロックが実現されるようにしてもよい。
次に、表示装置100の動作について図6〜図22を用いて説明する。なお、図7〜図22においては、画像Aは、表示部1において表示されている画像を示している。また、画素Pijは、一つの画素を表している。ここで、添字のiは、行列に配置された画素の行番号を表し、jは、列番号を表しており、以下、画素を特定して説明する場合、例えば1行1列目の画素は画素P11と称する。なお、画像Aにおいては、各画素について階調を容易に理解できるように黒から白までの8段階の階調を0から7までの数字で示しているが実際にはこの数字は表示されない。また、表示部1においては、画素はm本の走査線64とn本のデータ線65の交差毎に存在するが、図面が繁雑になるのを防ぐために、図7〜図22においては、表示部1の一部にある4行4列の画素P11〜P44について図示している。
また、図7〜図22においては、VRAM4において画素P11〜P44に対応する記憶領域Aijの内容、予定画像データ記憶領域7において画素P11〜P44に対応する記憶領域Bijの内容、白書込データ記憶領域6Aにおいて画素P11〜P44に対応する記憶領域Cijの内容、及び黒書込データ記憶領域6Bにおいて画素P11〜P44に対応する記憶領域Dijの内容を図示している。なお、各記憶領域の添字のi及びjは、行列に配置された記憶領域の行番号を表し、jは、列番号を表している。例えば、記憶領域を特定して説明する場合、例えば1行1列目の記憶領域Aijは記憶領域A11と称する。
次に、書込状態判断部202は、選択した画素Pijに対応する記憶領域Cijに記憶されている第1書込データと、記憶領域Dijに記憶されている第2書込データの両方が0であるか否か判断する(ステップS14)。書込状態判断部202は、選択した画素Pijについて対応する記憶領域Cijの第1書込データと記憶領域Dijの第2書込データの両方が0である場合には(ステップS14でYES)ステップS16へ移行し、第1書込データと第2書込データの一方が0以外である場合には(ステップS14でNO)ステップS15へ移行する。ステップS15へ移行すると、データ更新部204は、記憶領域Cijに記憶されている第1書込データ又は記憶領域Dijに記憶されている第2書込データのうち値が0以外のデータから1を減算する。なお、値が0となっている第1書込データ又は第2書込データについては1を減算しない。
データ更新工程では、データ更新部204が、画素Pijの階調を記憶領域Aijの階調に変更するまでに必要な画素への電圧の印加回数を書込データ記憶領域6に書き込む(ステップS17)。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする(ステップS18)。
図8の状態でステップS13において画素P11が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。記憶領域B11の内容が黒を表し、記憶領域A11の内容が白を表しているため、画素P11を黒から白に変更することとなり、ステップS17で、記憶領域C11に7が書き込まれ、ステップS18で記憶領域B11に記憶領域A11の内容が書き込まれて図9に示した状態となる。次に、画素P12が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域C12に7が書き込まれ、ステップS18で記憶領域B12に記憶領域A12の内容が書き込まれて図10に示した状態となる。また、画素P33が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。記憶領域B33の内容が白を表し、記憶領域B33の内容が黒を表しているため、画素P33を白から黒に変更することとなり、ステップS17で、記憶領域D33に7が書き込まれ、ステップS18で記憶領域B11に記憶領域A11の内容が書き込まれる。この後、画素P44まで選択されると、図11に示したように予定画像データ記憶領域7の内容はVRAM4の内容と同じとなる。また、白書込データ記憶領域6Aにおいては、記憶領域C11,C12,C21,C22に7が書き込まれ、黒書込データ記憶領域6Bにおいては、記憶領域D33,D34,D43,D44に7が書き込まれた状態となる。
また、画素P33に対応する画素駆動回路(3行目の走査線64と3列目のデータ線65の交差に対応する画素駆動回路)においては、記憶領域D33の内容が0以外であるため、走査線64が選択された時に画素電極13aの電位が透明電極層32の電位Vcomに対して+15Vとなるようにデータ線65に電圧が印加される。また、画素P34,P43,P44に対応する画素駆動回路においても、記憶領域D34,D43,D44の内容が0以外であるため、走査線64が選択された時に画素電極13aの電位が透明電極層32の電位Vcomに対して+15Vとなるようにデータ線65に電圧が印加される。
なお、他の画素については、白書込データ記憶領域6Aにおいて対応する記憶領域の内容が0であり、且つ黒書込データ記憶領域6Bにおいて対応する記憶領域の内容が0であるため、走査線64が選択された時に画素電極13aの電位と透明電極層32の電位Vcomとの差が0Vとなるようにデータ線65に電圧が印加される。このようにデータ線65に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部1の表示は図12に示した状態となる。
次に本発明の第2実施形態に係る表示装置100Aについて説明する。図23は、表示装置100Aのハードウェア構成を示した図である。なお、以下の説明において、第1実施形態の表示装置100と構成が同じものについては同じ符号を付してその説明を省略する。表示装置100Aは、画素の階調を変更する際の動作が第1実施形態と異なる。コントローラー2は、駆動テーブルTBを有している。また、RAM5には、テーブルID記憶領域6Cと、インデックス記憶領域6Dが設けられている。
なお、画素の階調を変更する際には複数回に渡って画素電極13aに電圧を印加するが、各テーブルは、画素の階調をある階調からある階調へ変更する時に各回において画素電極13aに印加する電圧を示すデータが格納されている。テーブルに格納されている1〜8までの数字は、インデックスである。また、各インデックスに対応付けられている「b」、「w」、「n」というデータは、各回において画素電極13aに印加する電圧を示している。ここで「b」は、透明電極層32との電位差が+15Vとなる正の電圧を印加することを示しており、「w」は、透明電極層32との電位差が−15Vとなる負の電圧を印加することを示している。また「n」は、画素電極13aと透明電極層32との間の電位差を0とすることを示している。
次に、上述した実施形態に係る表示装置を用いた電子機器について説明する。
図33(a)は、上述した実施形態に係る表示装置を用いた電子ブックリーダーの斜視図である。この電子ブックリーダー1000は、本の形状のフレーム1001と、このフレーム1001に対して開閉自在に設けられたカバー1002と、操作部1003と、本発明の実施形態に係る表示装置100を備えている。この電子ブックリーダー1000においては、電子ブックの内容が表示装置100に表示され、操作部1003を操作することにより、電子ブックのページがめくられる。
また、図33(b)は、上述した実施形態に係る表示装置を用いた腕時計1100の斜視図である。この腕時計1100は、本発明の実施形態に係る表示装置100を備えている。この腕時計1100においては、時刻や年月日が表示装置100に表示される。
なお、このほかにも、上述した実施形態に係る表示装置100を適用可能な電子機器として、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
本発明に係る表示装置100においては、コントローラー2への電力供給を制御部3で制御してもよい。例えば、電源からコントローラー2へ電力を供給するラインにスイッチを設け、このスイッチを制御部3で制御することにより、電源とコントローラー2との接続/切り離しを行い、電源からコントローラー2への電力の供給と、電力供給の遮断を行うようにしてもよい。なお、制御部3は、白書込データ記憶領域6Aの全領域が全て0であり、黒書込データ記憶領域6Bの全領域が全て0である場合、スイッチを制御してコントローラー2への電力供給を遮断するようにしてもよい。白書込データ記憶領域6Aと黒書込データ記憶領域6Bの内容が全て0である場合、コントローラー2はデータ線駆動回路54や走査線駆動回路53を制御することはないので、電力が供給されずに駆動されていなくても問題がなく、消費電力を抑えることができる。
なお、コントローラー2において、VRAM4やRAM5にアクセスする回路に電力を供給し、走査線駆動回路53やデータ線駆動回路54を制御する回路には電力を供給しない省電力モードを設け、白書込データ記憶領域6Aの全領域が全て0であり、黒書込データ記憶領域6Bの全領域が全て0である場合、省電力モードに移行して消費電力を抑えるようにしてもよい。また、白書込データ記憶領域6Aの全領域が全て0となり、黒書込データ記憶領域6Bの全領域が全て0となってから予め定められた時間が経過してからコントローラー2への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
また、第2実施形態においても、インデックスの値が全て0となった場合、コントローラー2への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
上述した実施形態においては、1フレームが経過する毎に、白書込データ記憶領域6Aに記憶されている第1書込データや黒書込データ記憶領域6Bに記憶されている第2書込データから1を減算しているが、この処理を1フレーム毎に行わないようにしてもよい。例えば、第1実施形態においては、ステップS23の処理を複数回(例えば4回)行ってからステップS11へ移行するようにしてもよい。この構成によれば、VRAM4及びRAM5へのアクセスを減らすことができる。なお、第2実施形態においても、ステップS44の処理を複数回(例えば4回)行ってからステップS31へ移行するようにしてもよい。
上述した実施形態では1フレームが経過する毎に、各画素についてステップS14でYESと判断されるとステップS16でVRAM4と予定画像データ記憶領域とで内容が同じか否かの判断がされているが、ステップS16の処理は、1フレーム経過毎に行わなくてもよい。例えば、1フレーム経過毎に1、0、1、0、・・・というように値が変更されるフラグを設け、このフラグが1の場合にはステップS16の処理を行い、このフラグが0の場合にはステップS16の処理を行わないようにしてもよい。なお、第2実施形態においても、このフラグが1の場合にはステップS36の処理を行い、このフラグが0の場合にはステップS36の処理を行わないようにしてもよい。
上述した実施形態では、第1書込データを記憶する白書込データ記憶領域6Aと、第2書込データを記憶する黒書込データ記憶領域6Bの2つの記憶領域があるが、白書込データ記憶領域6A及び黒書込データ記憶領域6Bに替えて、画素について黒から白または白から黒へ表示状態を変更する動作が進行中であるか否かを示す白黒書込データを記憶する白黒書込データ記憶領域6Eを設け、この記憶領域に白黒書込データを記憶するようにしてもよい。
VRAM4が図36の状態でステップS53において画素P11が選択されると、ステップS54でYESと判断され、ステップS56でNOと判断される。これにより、ステップS57で、記憶領域G11に7が書き込まれ、ステップS58で記憶領域B11に記憶領域A11の内容が書き込まれる。次に、画素P12が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域G12に7が書き込まれ、ステップS18で記憶領域B12に記憶領域A12の内容が書き込まれる。ここで予定画像データ記憶領域7と白黒書込データ記憶領域6Eの内容は図36に示した状態となる。
上述した第2実施形態でテーブルに従って画素の書き換えを行うと、例えば中間調を表示する場合、画素を白(黒)にする電圧を複数回印加したあと、画素を黒(白)にする電圧を複数回印加することとなる。上述した第2実施形態では、画素を白(黒)にする電圧を複数回印加したあと、画素を黒(白)にする電圧を複数回印加する場合、テーブルとインデックスを用いて順番に各電圧を印加するが、テーブルを用いる構成に限定されるものではない。
上述した第2実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、複数行複数列で設けられた画素の行毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域6Dの構成と、コントローラー2が行う処理の流れが第2実施形態と異なり、他は第2実施形態と同じ構成である。
例えば、画素P11を駆動する場合、画素P11は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E11に格納されている値が10である場合、記憶領域F1の内容は8であるため、テーブルTB10においてインデックスの8に対応付けられているデータ「w」に従って、画素P11には画素を白にする電圧が印加される。また、画素P12を駆動する場合、画素P12は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。ここで、記憶領域E12に格納されている値が3である場合、記憶領域F1の内容は8であるため、テーブルTB3においてインデックスの8に対応付けられているデータ「b」に従って、画素P12には画素を黒にする電圧が印加される。
このように本変形例によれば、インデックスを画素毎に記憶しないため、RAM5の記憶容量を少なくすることができる。
上述した第2実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、縦二つ×横二つの画素を1ブロックとし、ブロック毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域6Dの構成と、コントローラー2が行う処理の流れが第2実施形態と異なり、他は第2実施形態と同じ構成である。
書込状態判断部202は、ここで記憶領域Fqrの内容が0である場合(ステップS114でYES)、ステップS116へ移行し、0以外である場合には(ステップS114でNO)、ステップS115へ移行する。ステップS115へ移行すると、データ更新部204は、記憶領域Fqrの値から1を減算する。
ここで、例えば、記憶領域Fqrに格納されている値が8である場合を例にして画素の駆動について説明する。
例えば、記憶領域Eijに格納されている値が10である場合、q=(i+1)/2、r=(j+1)/2とし、記憶領域Fqrが参照される。ここで記憶領域Fqrの内容が8である場合、テーブルTB10においてインデックスの8に対応付けられているデータ「w」に従って、画素Pijには画素を白にする電圧が印加される。また、例えば記憶領域Eijに格納されている値が3である場合、q=(i+1)/2、r=(j+1)/2とし、記憶領域Fqrが参照される。ここで記憶領域Fqrの内容が8である場合、テーブルTB3においてインデックスの8に対応付けられているデータ「b」に従って、画素Pijには画素を黒にする電圧が印加される。
このように本変形例によれば、インデックスを画素毎に記憶しないため、RAM5の記憶容量を少なくすることができる。
上述した第1実施形態では、第1書込データの値が0以外であれば、画素を白にする電圧が画素電極13aに印加され、第2書込データの値が0以外であれば、画素を黒にする電圧が画素電極13aに印加されているが、画素電極13aに電圧を印加する構成は、この構成に限定されるものではない。
例えば、第1書込データの値が1となった場合には、画素電極13aと透明電極層32との電位差が0Vとなるようにデータ線65に電圧が印加されるようにしてもよい。また、第2書込データの値が1となった場合には、画素電極13aと透明電極層32との電位差が0Vとなるようにデータ線65に電圧が印加されるようにしてもよい。
テーブルを使用して画素を駆動する場合、テーブルのインデックスの数は、上述した第2実施形態の数に限定されるものではない。例えば、8を超える数でもよく、また、8未満の数であってもよい。
上述した実施形態では、第1書込データと第2書込データを減少させていきこれらのデータの値が0になると画素電極13aと透明電極層32との電位差を0Vにするようにしているが、第1書込データと第2書込データを増加させていきこれらのデータの値が予め定められた値になると画素電極13aと透明電極層32との電位差を0Vにするようにしてもよい。
また、電気泳動粒子については、上述した実施形態では黒の電気泳動粒子は正に帯電しており、白の電気泳動粒子は負に帯電しているが、黒の電気泳動粒子が負に帯電し、白の電気泳動粒子が正に帯電している構成であってもよい。なお、この構成の場合、画素を白にする場合には画素電極13aの電位を透明電極層32の電位Vcomに対して−15Vとし、画素を黒にする場合には画素電極13aの電位を透明電極層32の電位Vcomに対して+15Vとすればよい。
上述した実施形態においては、黒の電気泳動粒子が正に帯電され、白の電気泳動粒子が負に帯電された態様としたが、黒の電気泳動粒子が負に帯電され、白の電気泳動粒子が正に帯電された態様としてもよい。また、電気泳動粒子として白と黒の2種類を用いて白黒の表示が行われるが、電気泳動粒子の色は、白と黒に限定されるものではなく、赤や青、緑など他の色であってもよい。
また、上述した実施形態では、表示装置は電気泳動方式であるが、電気泳動方式に限定されるものではない。表示装置の表示方式は、複数フレームに渡って画素に電圧を印加することにより画像を表示するものであれば、例えば、コレステリック液晶、エレクトロクロミック、電子粉粒体等を用いたものであってもよい。
また、電気泳動層20は、マイクロカプセル21を有する構成に限定されず、隔壁によって仕切られた空間に分散媒と電気泳動粒子を格納する構成であってもよい。
また、上述した実施形態では、コントローラー2と制御部3は、別々になっているが、コントローラー2で実現する機能の一部を制御部3で実現させてもよく、また、コントローラー2と制御部3とを一つの半導体チップ上にまとめて制御部としてもよい。
20…電気泳動層、21…マイクロカプセル、22…バインダー、30…第2基板、31…フィルム、32…透明電極層、53…走査線駆動回路、54…データ線駆動回路、55…表示領域、61…トランジスタ、63…保持容量、64…走査線、65…データ線、100,100A…表示装置、201…書き換え判断部、202…書込状態判断部、203…書込制御部、204…データ更新部、205…予定画像更新部、1000…電子ブックリーダー、1001…フレーム、1002…カバー、1003…操作部、1100…腕時計、TB…駆動テーブル、TB1〜TB12…テーブル、X1〜Xm…データ信号、Y1〜Ym…走査信号、Pij…画素、Aij…記憶領域、Bij…記憶領域、Cij…記憶領域、Dij…記憶領域、Eij…記憶領域、Fij…記憶領域、Gij…記憶領域、Hij…記憶領域
Claims (14)
- 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
所定の複数フレームの各々において前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第1の表示状態から第2の表示状態へ、または前記第2の表示状態から前記第1の表示状態へ変更し、
一フレーム期間内において、画素の表示状態を第1の表示状態へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加し、画素の表示状態を第2の表示状態へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加する表示装置の制御装置であって、
前記表示装置に表示させる画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって当該表示装置に表示させる予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う
表示装置の制御装置。 - 前記変更画素毎に当該変更画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を予め定められた複数フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する変更画素への前記書き込み動作を継続すること
を特徴とする請求項1に記載の表示装置の制御装置。 - 前記特定部は、複数フレームが経過する毎に前記変更画素を特定することを特徴とする
請求項1に記載の表示装置の制御装置。 - 前記変更画素の表示状態を前記第1の表示状態へ変更するために印加する第1電圧の印加回数、当該変更画素の表示状態を前記第2の表示状態へ変更するために印加する第2電圧の印加回数及び前記第1電圧と前記第2電圧のうち先に印加する電圧を示すフラグを前記画素毎に記憶領域に記憶し、
記憶領域に記憶されているフラグが先に前記第1電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第1電圧の印加回数に応じて前記第1電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第2電圧の印加回数に応じて前記第2電圧を当該記憶領域に対応する変更画素へ印加させ、
記憶領域に記憶されているフラグが先に前記第2電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第2電圧の印加回数に応じて前記第2電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第1電圧の印加回数に応じて前記第1電圧を当該記憶領域に対応する変更画素へ印加させること
を特徴とする請求項1に記載の表示装置の制御装置。 - 前記変更画素の表示状態を変更するために印加する電圧の印加回数を前記変更画素毎に記憶領域に記憶し、
前記予定画像データに基づいて前記変更画素が前記第1画素と前記第2画素のいずれであるか判断し、
前記変更画素が前記第1画素である場合、当該変更画素の表示状態を前記第1の表示状態へ変更する第1電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させ、
前記変更画素が前記第2画素である場合、当該変更画素の表示状態を前記第2の表示状態へ変更する第2電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させること、
を特徴とする請求項1に記載の表示装置の制御装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
所定の複数フレームの各々において前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第1の表示状態から第2の表示状態へ、または前記第2の表示状態から前記第1の表示状態へ変更し、
一フレーム期間内において、画素の表示状態を第1の表示状態へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加し、画素の表示状態を第2の表示状態へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加する表示装置の制御装置であって、
前記表示装置に表示させる画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって当該表示装置に表示させる予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記複数フレームの各々において印加する電圧を定めたテーブルと、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う
表示装置の制御装置。 - 前記画素は複数行複数列で配置され、
当該行毎に、当該行の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を一フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続すること
を特徴とする請求項6に記載の表示装置の制御装置。 - 前記画素は複数行複数列で配置され、
前記画素を複数ブロックに区分けしたブロック毎に、当該ブロック内の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を一フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続すること
を特徴とする請求項6に記載の表示装置の制御装置。 - 前記書き込み動作が終了した画素においては、書き込み動作終了後に第1電極の電位が前記第2電極と同電位となるように制御すること
を特徴とする請求項1乃至8のいずれかに記載の表示装置の制御装置。 - 前記複数の画素の全てにおいて前記書き込み動作が行われていない場合、前記画素へ電圧を印加する回路への電力供給を遮断すること
を特徴とする請求項1乃至8のいずれかに記載の表示装置の制御装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
所定の複数フレームの各々において前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第1の表示状態から第2の表示状態へ、または前記第2の表示状態から前記第1の表示状態へ変更し、
一フレーム期間内において、画素の表示状態を第1の表示状態へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加し、画素の表示状態を第2の表示状態へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加する表示装置であって、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う
表示装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
所定の複数フレームの各々において前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第1の表示状態から第2の表示状態へ、または前記第2の表示状態から前記第1の表示状態へ変更し、
一フレーム期間内において、画素の表示状態を第1の表示状態へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加し、画素の表示状態を第2の表示状態へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加する表示装置であって、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記複数フレームの各々において印加する電圧を定めたテーブルと、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う
表示装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
所定の複数フレームの各々において前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第1の表示状態から第2の表示状態へ、または前記第2の表示状態から前記第1の表示状態へ変更し、
一フレーム期間内において、画素の表示状態を第1の表示状態へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加し、画素の表示状態を第2の表示状態へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加する表示装置の制御方法であって、
前記表示装置は、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う
表示装置の制御方法。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
所定の複数フレームの各々において前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第1の表示状態から第2の表示状態へ、または前記第2の表示状態から前記第1の表示状態へ変更し、
一フレーム期間内において、画素の表示状態を第1の表示状態へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加し、画素の表示状態を第2の表示状態へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加する表示装置の制御方法であって、
前記表示装置は、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記複数フレームの各々において印加する電圧を定めたテーブルと、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う
表示装置の制御方法。
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