JP2012053220A - 制御装置、表示装置及び表示装置の制御方法 - Google Patents
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Abstract
【課題】電気泳動表示装置の体感的な表示速度を向上させる。
【解決手段】表示装置は、画素へ電圧を複数回印加する書き込み動作により画素の階調を変更する。表示装置は、メモリーに書き込まれた画像データに基づいて画素の表示状態を変更する場合、表示状態を変更する画素が書き込み動作中であるか否か判断する。表示装置は、書き込み動作中ではない画素については書き込み動作を開始し、書き込み動作中である画素については、進行中の書き込み動作が終了した後、画像データの定める階調となるように画素に対して新たな書き込み動作を開始する。
【選択図】図6
【解決手段】表示装置は、画素へ電圧を複数回印加する書き込み動作により画素の階調を変更する。表示装置は、メモリーに書き込まれた画像データに基づいて画素の表示状態を変更する場合、表示状態を変更する画素が書き込み動作中であるか否か判断する。表示装置は、書き込み動作中ではない画素については書き込み動作を開始し、書き込み動作中である画素については、進行中の書き込み動作が終了した後、画像データの定める階調となるように画素に対して新たな書き込み動作を開始する。
【選択図】図6
Description
本発明は、制御装置、表示装置及び表示装置の制御方法に関する。
画像を表示する表示装置として、マイクロカプセルを用いた電気泳動方式の表示装置がある。この表示装置でアクティブマトリクス方式のものは、行方向へ伸びた複数の行電極と、列方向に伸びた複数の列電極との交点の各々にマイクロカプセルを駆動する駆動回路が設けられている。行電極と列電極に電圧を印加すると、駆動回路に設けられた電極と、この電極に対してマイクロカプセルを挟んで対向する電極との間に電位差が生じる。マイクロカプセルを挟んで対向する電極間に電位差が生じると、この電位差により生じた電界に応じてマイクロカプセル内の白粒子と黒粒子が移動する。各マイクロカプセル内の白粒子と黒粒子の分布が変わることにより光学的反射特性が変化し、画像が表示されることとなる。
ところで、電気泳動方式の表示装置においては、アクティブマトリクス方式で表示を変更する際に画像の書き換えが複数フレームに渡って行われるものがある。しかし、画像の書き換えを複数フレームに渡って行う際に全画面で書き換えを始めてしまうと、書き込みが終了するまでの間は新たに書き込みが行えないため、画像の追記や削除を行う際には一旦画像の書き込みが終了してから次ぎの書き込みを開始することとなり、時間がかかって操作性の観点で問題がある。
そこで、このような問題を解決するために、部分領域の単位でパイプライン処理を行うことにより書き込みを行う方式が考案されている(特許文献1参照)。特許文献1に開示されている方式によれば、画面上の互いに重ならない2つの部分領域にタイミングをずらして画像を書き込む場合、先に書き込みを開始した部分領域の書き込みが完了していなくても、後から書き込みを開始する部分領域の書き込みを開始することができ、この方式を採用しない場合と比較して表示速度が向上する。
そこで、このような問題を解決するために、部分領域の単位でパイプライン処理を行うことにより書き込みを行う方式が考案されている(特許文献1参照)。特許文献1に開示されている方式によれば、画面上の互いに重ならない2つの部分領域にタイミングをずらして画像を書き込む場合、先に書き込みを開始した部分領域の書き込みが完了していなくても、後から書き込みを開始する部分領域の書き込みを開始することができ、この方式を採用しない場合と比較して表示速度が向上する。
ところで、特許文献1に開示されている方式の場合、部分領域同士が一部で重なってしまうと、結局は後から書き込みを開始する部分領域については、先に書き込みを開始した部分領域の書き込みが終了するまで書き込みを待機しなければならず、表示が完了するまでに時間が掛かることとなる。
本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、電気泳動表示装置の体感的な表示速度を向上させることである。
上記目的を達成するために、本発明に係る表示装置の制御装置は、複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御装置であって、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部とを有する。
この制御装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この制御装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
なお、前記制御装置においては、前記変更画素毎に当該変更画素が書き込み動作中か否かを示す値を記憶領域に記憶し、前記記憶領域に記憶された前記値を予め定められた複数フレームが経過する毎に減少又は増加させ、前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する変更画素への前記書き込み動作を継続する構成としてもよい。
この構成によれば、記憶領域へのアクセスを一フレーム毎に行わないので、書き込み動作の終了を判断するために頻繁に記憶領域へアクセスしなくて済む。
この構成によれば、記憶領域へのアクセスを一フレーム毎に行わないので、書き込み動作の終了を判断するために頻繁に記憶領域へアクセスしなくて済む。
また、前記制御装置においては、複数フレームが経過する毎に前記変更画素を特定する構成としてもよい。
この構成によれば、画像データと予定画像データへのアクセスを一フレーム毎に行わないので、変更画素を特定するために頻繁に各データへアクセスしなくて済む。
この構成によれば、画像データと予定画像データへのアクセスを一フレーム毎に行わないので、変更画素を特定するために頻繁に各データへアクセスしなくて済む。
また、前記制御装置においては、前記変更画素の階調を高濃度側へ変更するために印加する第1電圧の印加回数、当該変更画素の階調を低濃度側へ変更するために印加する第2電圧の印加回数及び前記第1電圧と前記第2電圧のうち先に印加する電圧を示すフラグを前記画素毎に記憶領域に記憶し、記憶領域に記憶されているフラグが先に前記第1電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第1電圧の印加回数に応じて前記第1電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第2電圧の印加回数に応じて前記第2電圧を当該記憶領域に対応する変更画素へ印加させ、記憶領域に記憶されているフラグが先に前記第2電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第2電圧の印加回数に応じて前記第2電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第1電圧の印加回数に応じて前記第1電圧を当該記憶領域に対応する変更画素へ印加させる構成としてもよい。
この構成によれば、書き込み動作中に画素を高濃度にする第1電圧と低濃度にする第2電圧とを印加する場合、印加回数と、どちらを先に印加するかを指定して画素を中間調にすることができる。
この構成によれば、書き込み動作中に画素を高濃度にする第1電圧と低濃度にする第2電圧とを印加する場合、印加回数と、どちらを先に印加するかを指定して画素を中間調にすることができる。
また、前記制御装置においては、前記変更画素の階調を変更するために印加する電圧の印加回数を前記変更画素毎に記憶領域に記憶し、前記予定画像データに基づいて前記変更画素が前記第1画素と前記第2画素のいずれであるか判断し、前記変更画素が前記第1画素である場合、当該変更画素の階調を高濃度側へ変更する第1電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させ、前記変更画素が前記第2画素である場合、当該変更画素の階調を低濃度側へ変更する第2電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させる構成としてもよい。
この構成によれば、電圧の印加回数は画素毎に一つの記憶領域で済むため、画素毎に第1電圧の印加回数を記憶する記憶領域と第2電圧の印加回数を記憶する記憶領域とを設ける構成と比較して記憶領域が少なくて済む。
この構成によれば、電圧の印加回数は画素毎に一つの記憶領域で済むため、画素毎に第1電圧の印加回数を記憶する記憶領域と第2電圧の印加回数を記憶する記憶領域とを設ける構成と比較して記憶領域が少なくて済む。
また、前記制御装置においては、前記第1画素へ電圧を印加するフレームを複数連続させた後、前記第2画素へ電圧を印加するフレームを複数連続させる構成としてもよい。
この構成によれば、あるフレームで変更画素の画素電極を透明電極層に対して正極とし、次のフレームで変更画素の画素電極を透明電極層に対して負極とする構成と比較して消費電力を抑えることができる。
この構成によれば、あるフレームで変更画素の画素電極を透明電極層に対して正極とし、次のフレームで変更画素の画素電極を透明電極層に対して負極とする構成と比較して消費電力を抑えることができる。
また、本発明に係る表示装置の制御装置にあっては、複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御装置であって、前記書き込み動作において前記複数回の各回において印加する電圧を定めたテーブルに従って前記画素へ電圧を印加させる制御部と、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部とを有する構成であってもよい。
この制御装置においても、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この制御装置においても、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
また、テーブルを使用する前記制御装置にあっては、前記画素は複数行複数列で配置され、当該行毎に、当該行の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、前記記憶領域に記憶された前記値を前記第1画素へ電圧を印加するフレーム及び前記第2画素へ電圧を印加するフレームが経過する毎に減少又は増加させ、前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続する構成であってもよい。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一行につき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一行につき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
また、テーブルを使用する前記制御装置にあっては、前記画素は複数行複数列で配置され、前記画素を複数ブロックに区分けしたブロック毎に、当該ブロック内の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、前記記憶領域に記憶された前記値を前記第1画素へ電圧を印加するフレーム及び前記第2画素へ電圧を印加するフレームが経過する毎に減少又は増加させ、前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続する構成であってもよい。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一ブロックにつき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一ブロックにつき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
また、前記制御装置にあっては、前記書き込み動作が終了した画素において、書き込み動作終了後に第1電極の電位が前記第2電極と同電位となるように制御する構成であってもよい。
この構成によれば、書き込み動作が終了すると画素の画素電極と透明電極との電位差がなくなりため、画素に過度に電圧が掛かることがなく、表示素子の劣化を抑えることができる。
この構成によれば、書き込み動作が終了すると画素の画素電極と透明電極との電位差がなくなりため、画素に過度に電圧が掛かることがなく、表示素子の劣化を抑えることができる。
また、前記制御装置にあっては、前記複数の画素の全てにおいて前記書き込み動作が行われていない場合、前記画素へ電圧を印加する回路への電力供給を遮断する構成であってもよい。
この構成によれば、画素への書き込み動作が行われていない時には画素へ電圧を印加する回路への電力供給が遮断されるので、表示装置の消費電力を抑えることができる。
この構成によれば、画素への書き込み動作が行われていない時には画素へ電圧を印加する回路への電力供給が遮断されるので、表示装置の消費電力を抑えることができる。
また、上記目的を達成するため、本発明に係る表示装置は、複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置であって、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部とを有する。
この表示装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この表示装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
また、本発明に係る表示装置にあっては、複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置であって、前記書き込み動作において前記複数回の各回において印加する電圧を定めたテーブルに従って前記画素へ電圧を印加する制御部と、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部とを有する。
この表示装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この表示装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
また、上記目的を達成するため、本発明に係る表示装置の制御方法は、複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御方法であって、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定工程と、前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新工程とを有する。
この制御装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この制御装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
また、本発明に係る表示装置の制御方法にあっては、複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御方法であって、前記書き込み動作において前記複数回の各回において印加する電圧を定めたテーブルに従って前記画素へ電圧を印加する制御工程と、メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定工程と、前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新工程とを有する。
この制御装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
この制御装置によれば、階調を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
[第1実施形態]
(表示装置100の構成)
図1は、本発明の一実施形態に係る表示装置100のハードウェア構成を示したブロック図である。表示装置100は、電気泳動方式の表示装置であり、表示部1、コントローラー2、制御部3、VRAM(Video RAM)4及びRAM(Random Access Memory)5を備えている。表示装置100の各部は、バス9で接続されている。
(表示装置100の構成)
図1は、本発明の一実施形態に係る表示装置100のハードウェア構成を示したブロック図である。表示装置100は、電気泳動方式の表示装置であり、表示部1、コントローラー2、制御部3、VRAM(Video RAM)4及びRAM(Random Access Memory)5を備えている。表示装置100の各部は、バス9で接続されている。
表示部1は、メモリー性を有する表示素子を有しており、表示素子に電圧が印加されていなくても表示した画像が維持される表示デバイスである。本実施形態においては、表示部1は、電気泳動粒子を有する表示素子を有しており白黒の画像を表示する。コントローラー2は、表示部1を駆動するものであり、表示部1に画像を表示させるための各種信号を出力する。制御部3は、CPU(Central Processing Unit)、ROM(Read Only Memory)、RAM等を備えたマイクロコンピュータであり、表示装置100の各部を制御する。また、制御部3は、VRAM4にアクセスし、各種データをVRAM4に書き込む。VRAM4は、表示部1に表示させる画像を示す画像データを記憶するメモリーである。RAM5は、表示部1に画像を表示させるために用いられるデータを記憶するメモリーであり、書込データ記憶領域6と予定画像データ記憶領域7が設けられている。コントローラー2は、表示装置100の制御装置に相当する。なお、コントローラー2、制御部3を合わせた部分を表示装置100の制御装置と定義することもできる。あるいは、コントローラー2、制御部3、VRAM4、RAM5の全体を、表示装置100の制御装置と定義することもできる。
(表示部1の構成)
図2は、表示部1の断面を示した図である。また、図3は、表示部1の回路の構成を説明するための図であり、図4は、表示部1が備える画素駆動回路の構成を説明するための図である。表示部1は、図2に示したように大別して第1基板10、電気泳動層20、第2基板30によって構成されている。第1基板10は、絶縁性及び可撓性を有する基板11上に回路の層が形成された基板である。基板11は、本実施形態においてはポリカーボネートで形成されている。なお、基板11としては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板11は、可撓性を持たないガラスで形成されていてもよい。基板11の表面には、接着層11aが設けられ、接着層11aの表面には回路層12が積層されている。
図2は、表示部1の断面を示した図である。また、図3は、表示部1の回路の構成を説明するための図であり、図4は、表示部1が備える画素駆動回路の構成を説明するための図である。表示部1は、図2に示したように大別して第1基板10、電気泳動層20、第2基板30によって構成されている。第1基板10は、絶縁性及び可撓性を有する基板11上に回路の層が形成された基板である。基板11は、本実施形態においてはポリカーボネートで形成されている。なお、基板11としては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板11は、可撓性を持たないガラスで形成されていてもよい。基板11の表面には、接着層11aが設けられ、接着層11aの表面には回路層12が積層されている。
回路層12は、横方向に配列された複数の走査線64と、各走査線と電気的に絶縁を保つように設けられ縦方向に配列された複数のデータ線65を有している。また、回路層12は、走査線64とデータ線65との交差のそれぞれに対応して、画素電極13a(第1電極)と、TFT(Thin Film Transistor)で構成された画素駆動回路とを有している。
電気泳動層20は、バインダー22と、バインダー22によって固定された複数のマイクロカプセル21で構成されており、画素電極13a上に形成されている。なお、マイクロカプセル21と画素電極13aとの間には、接着剤により形成された接着層を設けてもよい。
バインダー22としては、マイクロカプセル21との親和性が良好で電極との密着性が優れ、且つ絶縁性を有するものであれば特に制限はない。マイクロカプセル21内には、分散媒と電気泳動粒子が格納されている。マイクロカプセル21を構成する材料としては、アラビアゴム・ゼラチン系の化合物やウレタン系の化合物等の柔軟性を有するものを用いるのが好ましい。
分散媒としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などのいずれかを用いることができ、また、分散媒は、その他の油類であってもよい。また、これらの物質は単独又は混合して分散媒に用いることができ、さらに界面活性剤などを配合して分散媒としてもよい。
電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子(高分子あるいはコロイド)である。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル21内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料からなる粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料からなる粒子であり、本実施形態では負に帯電されている。
第2基板30は、フィルム31と、フィルム31の下面に形成された透明電極層32(第2電極)で構成されている。フィルム31は、電気泳動層20の封止及び保護の役割を担うものであり、例えばポリエチレンテレフタレートのフィルムである。フィルム31は、透明で絶縁性を有している。透明電極層32は、例えば、酸化インジウム膜(ITO膜)などの透明な導電膜で構成されている。
次に、表示部1が備える回路について説明する。コントローラー2は、表示領域55に画像を表示させるための信号や、表示部1を駆動するための各種信号を出力するものである。図3に示した表示領域55には、縦方向に沿って平行に配列された複数のデータ線65と、横方向に沿って平行に配列された複数の走査線64が設けられている。また、表示領域55には、データ線65と走査線64との交差に対応して画素駆動回路が設けられている。
図4は、画素駆動回路の構成を説明するための図である。なお、本実施形態では、各走査線64を区別するために、図3に示した走査線を上から順に1、2、3、・・・、(m−1)、m行目という呼び方をする場合がある。また同様に、各データ線65を区別するために、図3に示したデータ線を左から順に1、2、3、・・・、(n−1)、n列目という呼び方をする場合がある。
図4においては、1行目の走査線64と1列目のデータ線65との交差に対応した画素駆動回路を示している。他のデータ線65と走査線64との交差についても同じ画素駆動回路が設けられているが、各画素駆動回路の構成は同じであるため、ここでは、代表して1行目のデータ線と1列目の走査線との交差に対応した画素駆動回路について説明し、他の画素駆動回路については説明を省略する。
画素駆動回路では、トランジスタ61のゲートが走査線64に接続され、トランジスタ61のソースがデータ線に接続されている。また、トランジスタ61のドレインが画素電極13aに接続されている。画素電極13aは、透明電極層32と対向し、画素電極13aと透明電極層32との間には電気泳動層20が挟まれている。この一の画素電極13aと透明電極層32との間にあるマイクロカプセル21が表示部1において一の画素となる。なお、画素駆動回路においては、電気泳動層20と並列に保持容量63が接続されている。また、透明電極層32の電位は予め定められた第1電位(例えば0V)と、第1電位より高い第2電位(例えば15V)のいずれかにされる。
画素駆動回路では、トランジスタ61のゲートが走査線64に接続され、トランジスタ61のソースがデータ線に接続されている。また、トランジスタ61のドレインが画素電極13aに接続されている。画素電極13aは、透明電極層32と対向し、画素電極13aと透明電極層32との間には電気泳動層20が挟まれている。この一の画素電極13aと透明電極層32との間にあるマイクロカプセル21が表示部1において一の画素となる。なお、画素駆動回路においては、電気泳動層20と並列に保持容量63が接続されている。また、透明電極層32の電位は予め定められた第1電位(例えば0V)と、第1電位より高い第2電位(例えば15V)のいずれかにされる。
走査線駆動回路53は、表示領域55の各走査線64と接続されており、1、2、・・・、m行目の走査線64に走査信号Y1、Y2、・・・、Ymを供給する。具体的には、走査線駆動回路53は、走査線64を1、2、・・・、m行目という順番で選択し、選択した走査線64の走査信号の電圧を選択電圧VH(Hレベル)とし、選択されていない走査線の走査信号の電圧を非選択電圧VL(Lレベル)とする。
データ線駆動回路54は、表示領域の各データ線と接続されており、1、2、・・・、n列目のデータ線65にデータ信号X1、X2、・・・、Xnを供給する。電位が選択電圧VHとなっている走査線64に接続されている画素駆動回路に対しては、データ線65からデータ信号が供給される。具体的には、走査線64がHレベルとなると、当該走査線64にゲートが接続されたトランジスタ61がオン状態になり、画素電極13aがデータ線65に接続される。このため、走査線64がHレベルであるときに、データ線65にデータ信号を供給すると、当該データ信号は、オン状態になったトランジスタ61を介して画素電極13aに印加される。走査線64がLレベルになると、トランジスタ61はオフ状態になるが、データ信号によって画素電極13aに印加された電圧は、保持容量63に蓄積され、画素電極13aの電位及び透明電極層32の電位との電位差(電圧)に応じて電気泳動粒子が移動する。
例えば、透明電極層32の電位が第1電位(0V)、画素電極13aの電位が15Vである場合(透明電極層32に対して+15V)、負に帯電している白の電気泳動粒子が画素電極13a側に移動し、正に帯電している黒の電気泳動粒子が透明電極層32側に移動して画素が黒の表示となる。また、透明電極層32の電位が第2電位(15V)、画素電極13aの電位が0Vである場合(透明電極層32に対して−15V)、正に帯電している黒の電気泳動粒子が画素電極13a側に移動し、負に帯電している白の電気泳動粒子が透明電極層32側に移動して画素が白の表示となる。
例えば、透明電極層32の電位が第1電位(0V)、画素電極13aの電位が15Vである場合(透明電極層32に対して+15V)、負に帯電している白の電気泳動粒子が画素電極13a側に移動し、正に帯電している黒の電気泳動粒子が透明電極層32側に移動して画素が黒の表示となる。また、透明電極層32の電位が第2電位(15V)、画素電極13aの電位が0Vである場合(透明電極層32に対して−15V)、正に帯電している黒の電気泳動粒子が画素電極13a側に移動し、負に帯電している白の電気泳動粒子が透明電極層32側に移動して画素が白の表示となる。
なお、以下の説明においては、走査線駆動回路53が1行目の走査線を選択してからY行目の走査線の選択が終了するまでの期間を「フレーム期間」又は単に「フレーム」と称する。各走査線64は、1フレームに一回づつ選択され、各画素駆動回路には1フレームに一回づつデータ信号が供給される。
また、本実施形態においては、各画素の表示状態を白から黒又は黒から白へ変化させる際には、1フレームだけで画素駆動回路を駆動して表示状態を変化させるのではなく、複数フレームに渡って画素へ電圧を印加する書き込み動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、1フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素の表示状態を白から黒へ変化させる場合、画素に黒を表示させるためのデータ信号が複数フレームに渡って画素駆動回路へ供給され、画素の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って供給される。
また、本実施形態においては、各画素の表示状態を白から黒又は黒から白へ変化させる際には、1フレームだけで画素駆動回路を駆動して表示状態を変化させるのではなく、複数フレームに渡って画素へ電圧を印加する書き込み動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、1フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素の表示状態を白から黒へ変化させる場合、画素に黒を表示させるためのデータ信号が複数フレームに渡って画素駆動回路へ供給され、画素の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って供給される。
また、本実施形態においては、一フレーム期間内においては透明電極層32の電位は第1電位又は第2電位のいずれか一方にされる。例えばある一フレームにおいて透明電極層32の電位が第1電位にされた場合、次の一フレームにおいては、透明電極層32の電位が第2電位にされる。また、ある一フレーム期間内において、透明電極層32の電位が第1電位(0V)にされた場合、各画素の画素電極13aは、透明電極層32に対して電位が高くされるか(15Vにされるか)同じ電位にされ(0Vにされ)、第1電位より低い電位にされることがない。また、次の一フレーム期間内においては、透明電極層32の電位が第2電位(15V)にされ、各画素の画素電極13aは、透明電極層32に対して電位が低くされるか(0Vにされるか)、同じ電位にされ(15Vにされ)、第2電位より高い電位にされることがない。
つまり、ある一フレーム期間内においては、ある画素の画素電極13aが透明電極層32より電位が高い正極となり、他の画素の画素電極が透明電極層32より電位が低い負極となることがなく、また、ある一フレーム期間内においては、ある画素の画素電極13aが透明電極層32より電位が低い負極となり、他の画素の画素電極が透明電極層32より電位が高い正極となることがない。このように、一フレーム期間内で、画素電極13aを透明電極層32に対して正極または負極の一方の極とする駆動(以下、片極駆動という)となっている。
つまり、ある一フレーム期間内においては、ある画素の画素電極13aが透明電極層32より電位が高い正極となり、他の画素の画素電極が透明電極層32より電位が低い負極となることがなく、また、ある一フレーム期間内においては、ある画素の画素電極13aが透明電極層32より電位が低い負極となり、他の画素の画素電極が透明電極層32より電位が高い正極となることがない。このように、一フレーム期間内で、画素電極13aを透明電極層32に対して正極または負極の一方の極とする駆動(以下、片極駆動という)となっている。
(コントローラー2の構成)
次に、コントローラー2の構成について説明する。図5は、コントローラー2において実現する機能を示したブロック図である。コントローラー2においては、書き換え判断部201、書込状態判断部202、書込制御部203、データ更新部204、及び予定画像更新部205が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー2にCPUを設け、このCPUでプログラムを実行することにより各ブロックが実現されるようにしてもよい。
次に、コントローラー2の構成について説明する。図5は、コントローラー2において実現する機能を示したブロック図である。コントローラー2においては、書き換え判断部201、書込状態判断部202、書込制御部203、データ更新部204、及び予定画像更新部205が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー2にCPUを設け、このCPUでプログラムを実行することにより各ブロックが実現されるようにしてもよい。
書き換え判断部201は、VRAM4に記憶されている画像データと、予定画像データ記憶領域7に記憶されている画像データとを比較し、両者が異なるか否か判断するブロックである。書込状態判断部202は、書込データ記憶領域6に記憶されているデータを参照し、画素を黒から白または白から黒へ変化させるための書き換え動作が進行中か否か判断するブロックである。なお、書込データ記憶領域6には、各画素について黒から白へ表示状態を変更する動作が進行中であるか否かを示すデータ(第1書込データ)を記憶する白書込データ記憶領域6Aと、各画素について白から黒へ表示状態を変更する動作が進行中であるか否かを示すデータ(第2書込データ)を記憶する黒書込データ記憶領域6Bとが設けられている。
書込制御部203は、画素電極13aに対してデータ信号が供給されるように走査線駆動回路53とデータ線駆動回路54を制御するブロックである。データ更新部204は、白書込データ記憶領域6Aと黒書込データ記憶領域6Bにデータを書き込むブロックである。予定画像更新部205は、予定画像データ記憶領域7に記憶されている画像データをVRAM4に記憶されている画像データで上書きするブロックである。
(実施形態の動作)
次に、表示装置100の動作について図6〜図22を用いて説明する。なお、図7〜図22においては、画像Aは、表示部1において表示されている画像を示している。また、画素Pijは、一つの画素を表している。ここで、添字のiは、行列に配置された画素の行番号を表し、jは、列番号を表しており、以下、画素を特定して説明する場合、例えば1行1列目の画素は画素P11と称する。なお、画像Aにおいては、各画素について階調を容易に理解できるように黒から白までの8段階の階調を0から7までの数字で示しているが実際にはこの数字は表示されない。また、表示部1においては、画素はm本の走査線64とn本のデータ線65の交差毎に存在するが、図面が繁雑になるのを防ぐために、図7〜図22においては、表示部1の一部にある4行4列の画素P11〜P44について図示している。
また、図7〜図22においては、VRAM4において画素P11〜P44に対応する記憶領域Aijの内容、予定画像データ記憶領域7において画素P11〜P44に対応する記憶領域Bijの内容、白書込データ記憶領域6Aにおいて画素P11〜P44に対応する記憶領域Cijの内容、及び黒書込データ記憶領域6Bにおいて画素P11〜P44に対応する記憶領域Dijの内容を図示している。なお、各記憶領域の添字のi及びjは、行列に配置された記憶領域の行番号を表し、jは、列番号を表している。例えば、記憶領域を特定して説明する場合、例えば1行1列目の記憶領域Aijは記憶領域A11と称する。
次に、表示装置100の動作について図6〜図22を用いて説明する。なお、図7〜図22においては、画像Aは、表示部1において表示されている画像を示している。また、画素Pijは、一つの画素を表している。ここで、添字のiは、行列に配置された画素の行番号を表し、jは、列番号を表しており、以下、画素を特定して説明する場合、例えば1行1列目の画素は画素P11と称する。なお、画像Aにおいては、各画素について階調を容易に理解できるように黒から白までの8段階の階調を0から7までの数字で示しているが実際にはこの数字は表示されない。また、表示部1においては、画素はm本の走査線64とn本のデータ線65の交差毎に存在するが、図面が繁雑になるのを防ぐために、図7〜図22においては、表示部1の一部にある4行4列の画素P11〜P44について図示している。
また、図7〜図22においては、VRAM4において画素P11〜P44に対応する記憶領域Aijの内容、予定画像データ記憶領域7において画素P11〜P44に対応する記憶領域Bijの内容、白書込データ記憶領域6Aにおいて画素P11〜P44に対応する記憶領域Cijの内容、及び黒書込データ記憶領域6Bにおいて画素P11〜P44に対応する記憶領域Dijの内容を図示している。なお、各記憶領域の添字のi及びjは、行列に配置された記憶領域の行番号を表し、jは、列番号を表している。例えば、記憶領域を特定して説明する場合、例えば1行1列目の記憶領域Aijは記憶領域A11と称する。
VRAM4の記憶領域A11〜A44には、表示部1に表示する画像の各画素の階調が記憶され、予定画像データ記憶領域7の記憶領域B11〜B44には、表示部1に表示させる予定の画像について各画素の階調が記憶される。白書込データ記憶領域6Aの記憶領域C11〜C44には、画素P11〜P44を白にするまでに必要な電圧の印加回数が第1書込データとして記憶され、黒書込データ記憶領域6Bの記憶領域D11〜D44には、画素P11〜P44を黒にするまでに必要な電圧の印加回数が第2書込データとして記憶される。なお、第1書込データ及び第2書込データは、0でなければ画素に対する書き換え動作が進行中であることを表し、0であれば画素に対する書き換え動作が終了していることを表す。
コントローラー2は、画素の駆動を行う際に図6に示した処理を行う。まず、書込状態判断部202は、変数i,jの値を初期化して1にする(ステップS11,S12)。次に書込状態判断部202は、変数i,jで特定される画素Pijを選択する(ステップS13)。例えば、変数iの値が1であり、変数jの値が1である場合、画素P11が選択される。
次に、書込状態判断部202は、選択した画素Pijに対応する記憶領域Cijに記憶されている第1書込データと、記憶領域Dijに記憶されている第2書込データの両方が0であるか否か判断する(ステップS14)。書込状態判断部202は、選択した画素Pijについて対応する記憶領域Cijの第1書込データと記憶領域Dijの第2書込データの両方が0である場合には(ステップS14でYES)、ステップS16へ移行し、第1書込データと第2書込データの一方が0以外である場合には(ステップS14でNO)ステップS15へ移行する。ステップS15へ移行すると、データ更新部204は、記憶領域Cijに記憶されている第1書込データ又は記憶領域Dijに記憶されている第2書込データのうち値が0以外のデータから1を減算する。なお、値が0となっている第1書込データ又は第2書込データについては1を減算しない。
次に、書込状態判断部202は、選択した画素Pijに対応する記憶領域Cijに記憶されている第1書込データと、記憶領域Dijに記憶されている第2書込データの両方が0であるか否か判断する(ステップS14)。書込状態判断部202は、選択した画素Pijについて対応する記憶領域Cijの第1書込データと記憶領域Dijの第2書込データの両方が0である場合には(ステップS14でYES)、ステップS16へ移行し、第1書込データと第2書込データの一方が0以外である場合には(ステップS14でNO)ステップS15へ移行する。ステップS15へ移行すると、データ更新部204は、記憶領域Cijに記憶されている第1書込データ又は記憶領域Dijに記憶されている第2書込データのうち値が0以外のデータから1を減算する。なお、値が0となっている第1書込データ又は第2書込データについては1を減算しない。
一方、ステップS16へ移行すると、書き換え判断部201が、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、書き換え判断部201は、両者が異なっている場合には(ステップS16でNO)、画素Pijを新たに表示状態を変更する画素として特定し(特定工程)、特定した画素Pijに係るデータを更新するデータ更新工程となる。
データ更新工程では、データ更新部204が、画素Pijの階調を記憶領域Aijの階調に変更するまでに必要な画素への電圧の印加回数を書込データ記憶領域6に書き込む(ステップS17)。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする(ステップS18)。
データ更新工程では、データ更新部204が、画素Pijの階調を記憶領域Aijの階調に変更するまでに必要な画素への電圧の印加回数を書込データ記憶領域6に書き込む(ステップS17)。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする(ステップS18)。
次に、コントローラー2は、ステップS19において変数jの値がデータ線の本数nと同じであるか否か判断する。ここで変数jの値がnと同じでなければ(ステップS19でNO)変数jの値に1を加え(ステップS20)、ステップS13へ移行する。変数jの値がnである場合、変数iの値が走査線の本数mと同じであるか否か判断する。ここで変数iの値がmでなければ(ステップS21でNO)変数iの値に1を加え(ステップS22)、ステップS12へ移行する。変数iの値がmである場合(ステップS21でYES)、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する(ステップS23)。
次に、図7〜図22を参照し、VRAM4に画像データが書き込まれてから画像データの画像が表示部1に表示されるまでの表示部1における表示の変化、VRAM4の内容の変化、予定画像データ記憶領域7の内容の変化、書込データ記憶領域6の内容の変化について説明する。
表示部1の表示と、VRAM4、書込データ記憶領域6及び予定画像データ記憶領域7の状態が図7の状態となっている時に制御部3がVRAM4に画像データを書き込むと(データ書き込み工程)、画像データに応じてVRAM4の状態が図8に示した状態となる。
図8の状態でステップS13において画素P11が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。記憶領域B11の内容が黒を表し、記憶領域A11の内容が白を表しているため、画素P11を黒から白に変更することとなり、ステップS17で、記憶領域C11に7が書き込まれ、ステップS18で記憶領域B11に記憶領域A11の内容が書き込まれて図9に示した状態となる。次に、画素P12が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域C12に7が書き込まれ、ステップS18で記憶領域B12に記憶領域A12の内容が書き込まれて図10に示した状態となる。また、画素P33が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。記憶領域B33の内容が白を表し、記憶領域B33の内容が黒を表しているため、画素P33を白から黒に変更することとなり、ステップS17で、記憶領域D33に7が書き込まれ、ステップS18で記憶領域B11に記憶領域A11の内容が書き込まれる。この後、画素P44まで選択されると、図11に示したように予定画像データ記憶領域7の内容はVRAM4の内容と同じとなる。また、白書込データ記憶領域6Aにおいては、記憶領域C11,C12,C21,C22に7が書き込まれ、黒書込データ記憶領域6Bにおいては、記憶領域D33,D34,D43,D44に7が書き込まれた状態となる。
図8の状態でステップS13において画素P11が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。記憶領域B11の内容が黒を表し、記憶領域A11の内容が白を表しているため、画素P11を黒から白に変更することとなり、ステップS17で、記憶領域C11に7が書き込まれ、ステップS18で記憶領域B11に記憶領域A11の内容が書き込まれて図9に示した状態となる。次に、画素P12が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域C12に7が書き込まれ、ステップS18で記憶領域B12に記憶領域A12の内容が書き込まれて図10に示した状態となる。また、画素P33が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。記憶領域B33の内容が白を表し、記憶領域B33の内容が黒を表しているため、画素P33を白から黒に変更することとなり、ステップS17で、記憶領域D33に7が書き込まれ、ステップS18で記憶領域B11に記憶領域A11の内容が書き込まれる。この後、画素P44まで選択されると、図11に示したように予定画像データ記憶領域7の内容はVRAM4の内容と同じとなる。また、白書込データ記憶領域6Aにおいては、記憶領域C11,C12,C21,C22に7が書き込まれ、黒書込データ記憶領域6Bにおいては、記憶領域D33,D34,D43,D44に7が書き込まれた状態となる。
この後、ステップS23において画素駆動回路が駆動される。具体的には、まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、白書込データ記憶領域6Aの内容に基づいて、白に変更される画素が駆動される。例えば、画素P11については、対応する記憶領域C11の内容が0以外であるため、画素P11に対応する画素駆動回路(1行目の走査線64と1列目のデータ線65の交差に対応する画素駆動回路)においては、走査線64が選択された時に画素電極13aの電位が0Vとなるようにデータ線65に電圧が印加される。一方、画素P13に対応する画素駆動回路においては、対応する記憶領域C13の内容が0であるため、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。
全ての画素駆動回路について白書込データ記憶領域6Aの内容に基づく駆動が終了すると、透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、黒書込データ記憶領域6Bの内容に基づいて、黒に変更される画素が駆動される。例えば、画素P31については、対応する記憶領域D11の内容が0以外であるため、画素P31に対応する画素駆動回路においては、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。一方、画素P41に対応する画素駆動回路においては、対応する記憶領域D41の内容が0であるため、走査線64が選択された時に画素電極13aの電位が0Vとなるようにデータ線65に電圧が印加される。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
このようにデータ線65に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部1の表示は図12に示した状態となる。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
このようにデータ線65に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部1の表示は図12に示した状態となる。
ステップS23の処理が終了すると、コントローラー2は、処理の流れをステップS11へ戻す。図12の状態でステップS13において画素P11が選択されると、ステップS14でNOと判断され、記憶領域C11に書き込まれている値から1が減算され、記憶領域C11の内容は6となる。次に画素P12が選択されると、ステップS14でNOと判断され、記憶領域C12に書き込まれている値から1が減算され、記憶領域C12の内容は6となる。この後、画素P44まで選択されると、図13に示したように記憶領域C11,C12,C21,C22の内容が6となり、記憶領域D33,D34,D43,D44の内容が6となる。
図14は、図13に示した状態から2回目のステップS23の処理が行われた直後の状態を示した図である。ここで、図15に示したようにVRAM4の内容が書き換えられた場合について考える。図15の状態からステップS13において画素P21が選択されると、ステップS14でNOと判断されてステップS15で記憶領域C21に書き込まれている値から1が減算され、記憶領域C21の内容は4となる。一方、ステップS13において画素P23が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域D23に7が書き込まれ、ステップS18で記憶領域B23に記憶領域A23の内容が書き込まれる。このように、VRAM4の内容が白から黒に書き換えられても、白への書き換えが進行中の画素については白への書き換えが進められ、書き換えが行われていない画素については黒書込データ記憶領域6Bに第2書込データが記憶される。また、図15の状態からステップS13において画素P43が選択されると、ステップS14でNOと判断されてステップS15で記憶領域D43に書き込まれている値から1が減算され、記憶領域D43の内容は4となる。このように、VRAM4の内容が黒から白に書き換えられても、黒への書き換えが進行中の画素については書き換えが進められる。
図15の状態からステップS21でYESと判断されるまで処理が行われると、VRAM4と各記憶領域の状態は図16に示した状態となる。また、図16に示した状態からステップS23の処理が行われると表示部1の状態は、図17に示した状態となり、VRAM4で内容が書き換えられた部分に対応する画素について、書き換えが進行中の画素については進行中の書き換えが進められ、書き換えが行われていなかった画素については新たに画素の書き換えが開始される。
さらに処理が進められ先に書き換えが開始された画素について、第1書込データと第2書込データの値が0になると各記憶領域と表示部1の表示は図18に示した状態となる。図18の状態からステップS13において画素P21が選択されると、ステップS14でYESと判断されてステップS16でNOと判断される。これにより、ステップS17で、記憶領域D21に7が書き込まれ、ステップS18で記憶領域B21に記憶領域A21の内容が書き込まれる。また、ステップS13において画素P41が選択されると、ステップS14でYESと判断されてステップS16でNOと判断される。これにより、ステップS17で、記憶領域C41に7が書き込まれ、ステップS18で記憶領域B41に記憶領域A41の内容が書き込まれる。この後、ステップS21でYESと判断されるまで処理が行われると、各記憶領域の内容は図19に示した状態となり、ステップS23の処理が行われると図20に状態となる。
この後、処理が進めら、記憶領域の内容が図21の状態でステップS23の処理が行われると、表示部1の状態は、図21に示した状態となって画素P23,P24,P31,P32の書き換えが終了する。また、さらに処理が進められると、画素P21,P22,P43,P44の書き換えが進められ、最終的には図22に示した状態となる。
本実施形態によれば、先に書き換えが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるのでユーザーには表示速度が早く感じられることとなる。
[第2実施形態]
次に本発明の第2実施形態に係る表示装置100Aについて説明する。図23は、表示装置100Aのハードウェア構成を示した図である。なお、以下の説明において、第1実施形態の表示装置100と構成が同じものについては同じ符号を付してその説明を省略する。表示装置100Aは、画素の階調を変更する際の動作が第1実施形態と異なる。コントローラー2は、駆動テーブルTBを有している。また、RAM5には、テーブルID記憶領域6Cと、インデックス記憶領域6Dが設けられている。
次に本発明の第2実施形態に係る表示装置100Aについて説明する。図23は、表示装置100Aのハードウェア構成を示した図である。なお、以下の説明において、第1実施形態の表示装置100と構成が同じものについては同じ符号を付してその説明を省略する。表示装置100Aは、画素の階調を変更する際の動作が第1実施形態と異なる。コントローラー2は、駆動テーブルTBを有している。また、RAM5には、テーブルID記憶領域6Cと、インデックス記憶領域6Dが設けられている。
図24は、駆動テーブルTBの内容を示した図である。駆動テーブルTBは、テーブルIDで識別される12個のテーブルTB1〜TB12で構成されている。本実施形態では、画素は、黒から白までの4段階の階調をとり、各階調を0(黒)から順に3(白)までの数字で表す。テーブルTB1〜TB12は、画素をある階調から他の階調へ変更する時に選択され、選択されるテーブルは、画素の変更前の階調と変更後の階調によって決められる。
なお、画素の階調を変更する際には複数回に渡って画素電極13aに電圧を印加するが、各テーブルは、画素の階調をある階調からある階調へ変更する時に各回において画素電極13aに印加する電圧を示すデータが格納されている。テーブルに格納されている1〜8までの数字は、インデックスである。
また、各インデックスに対応付けられている「b」、「w」、「n」というデータは、各回において画素電極13aに印加する電圧を示している。ここで「b」は、画素を黒にする電圧を印加することを示しており、「w」は、画素を白にする電圧を印加することを示している。また「n」は、画素電極13aと透明電極層32との間の電位差を0とすることを示している。
なお、画素の階調を変更する際には複数回に渡って画素電極13aに電圧を印加するが、各テーブルは、画素の階調をある階調からある階調へ変更する時に各回において画素電極13aに印加する電圧を示すデータが格納されている。テーブルに格納されている1〜8までの数字は、インデックスである。
また、各インデックスに対応付けられている「b」、「w」、「n」というデータは、各回において画素電極13aに印加する電圧を示している。ここで「b」は、画素を黒にする電圧を印加することを示しており、「w」は、画素を白にする電圧を印加することを示している。また「n」は、画素電極13aと透明電極層32との間の電位差を0とすることを示している。
次に、表示装置100Aが行う処理の流れと表示装置100Aの動作について図25〜図32を用いて説明する。なお、図26〜図32においては、VRAM4と予定画像データ記憶領域7の内容に加え、テーブルID記憶領域6Cにおいて画素P11〜P44に対応する記憶領域Eijの内容、及びインデックス記憶領域6Dにおいて画素P11〜P44に対応する記憶領域Fijの内容を図示している。記憶領域E11〜E44には、画素の階調を変更する際に使用されるテーブルのテーブルIDが格納される。例えば、テーブルIDとして1が格納されている場合、テーブルIDが1であるテーブルTB1が画素の階調を変更する際に使用される。また、記憶領域F11〜F44には、テーブルにおいてどのインデックスを参照するかを表す数字が格納される。
コントローラー2は、画素の駆動を行う際に図25に示した処理を行う。まず、ステップS31〜ステップS33の処理は、第1実施形態のステップS11〜ステップS13の処理と同じ処理である。次に、書込状態判断部202は、選択した画素Pijに対応する記憶領域Fijに記憶されているインデックスの値が0か否か判断する(ステップS34)。書込状態判断部202は、ここで記憶領域Fijの内容が0である場合(ステップS34でYES)ステップS36へ移行し、0以外である場合には(ステップS34でNO)、ステップS35へ移行する。ステップS35へ移行すると、データ更新部204は、記憶領域Fijの値から1を減算する。
ステップS36へ移行すると、書き換え判断部201が、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、書き換え判断部201は、両者が異なっている場合には(ステップS36でNO)、画素の階調を記憶領域Bijに格納されている階調から記憶領域Aijに格納されている階調へ変化させるためのテーブルをテーブルTB1〜TB12の中から決定する(ステップS37)。次に、データを更新する更新工程となり、ステップS37で決定したテーブルのテーブルIDが記憶領域Eijに書き込まれ、記憶領域Fijに8が書き込まれる(ステップS38)。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする(ステップS39)。
次のステップS40からステップS43までの処理は、第1実施形態のステップS19からステップS22までの処理と同じ処理である。ステップS44では、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する。
次に、図26〜図32を参照し、画素を駆動する時の動作の一例を説明する。なお、以下の説明では、VRAM4と各記憶領域の状態が図26に示した状態である時に、図27に示したように記憶領域A12に画像データが書き込まれた状態を想定して説明を行う。
図27に示した状態で図25の処理が行われ、ステップS33において画素P11が選択されると、ステップS34でYESと判断され、ステップS36でNOと判断される。次にステップS37では、記憶領域B11の内容が3であり記憶領域A11の内容が0であるため、画素P11の階調を変更するのに使用するテーブルとして階調を3から0へ変更するテーブルTB3が決定される。次に、ステップS37で決定されたテーブルのテーブルIDが記憶領域E11に書き込まれ、記憶領域F11に8が書き込まれ(ステップS38)、記憶領域B11の内容が記憶領域A11の内容で上書きされる(ステップS39)。
また、ステップS33において画素P33が選択されると、ステップS34でYESと判断され、ステップS36でNOと判断される。次にステップS37では、記憶領域B33の内容が0であり記憶領域A33の内容が3であるため、画素P33の階調を変更するのに使用するテーブルとして階調を0から3へ変更するテーブルTB10が決定される。次に、ステップS37で決定されたテーブルのテーブルIDが記憶領域E33に書き込まれ、記憶領域F33に8が書き込まれ(ステップS38)、記憶領域B33の内容が記憶領域A33の内容で上書きされる(ステップS39)。処理が進められ、ステップS42でYESと判断された時点では、各記憶領域の内容は図28に示した状態となる。
次に、ステップS44の処理が行われ画素駆動回路が駆動される。
まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11については、記憶領域E11に格納されているテーブルIDが3であり、記憶領域F11に格納されているインデックスが8である。画素P11については、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素電極13aの電位が15Vになるように画素駆動回路が駆動される。一方、画素P33については、記憶領域E33に格納されているテーブルIDが10であり、記憶領域F33に格納されているインデックスが8である。画素P33については、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。
全ての走査線を選択し終えると、透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11については、記憶領域E11に格納されているテーブルIDが3であり、記憶領域F11に格納されているインデックスが8である。画素P11については、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素電極13aの電位が15Vになるように画素駆動回路が駆動される。一方、画素P33については、記憶領域E33に格納されているテーブルIDが10であり、記憶領域F33に格納されているインデックスが8である。画素P33については、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11については、記憶領域E11に格納されているテーブルIDが3であり、記憶領域F11に格納されているインデックスが8である。画素P11については、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素電極13aの電位が15Vになるように画素駆動回路が駆動される。一方、画素P33については、記憶領域E33に格納されているテーブルIDが10であり、記憶領域F33に格納されているインデックスが8である。画素P33については、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。
全ての走査線を選択し終えると、透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11については、記憶領域E11に格納されているテーブルIDが3であり、記憶領域F11に格納されているインデックスが8である。画素P11については、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素電極13aの電位が15Vになるように画素駆動回路が駆動される。一方、画素P33については、記憶領域E33に格納されているテーブルIDが10であり、記憶領域F33に格納されているインデックスが8である。画素P33については、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
ここで、図25の処理が繰り返されてインデックスの値が減算されて例えば4になった時に、図29に示したようにVRAM4の内容が書き換えられた場合について考える。図29の状態からステップS33においてVRAM4で内容が書き換えられた画素P11が選択されると、ステップS34でNOと判断されてステップS35で記憶領域F11に書き込まれている値から1が減算され、記憶領域E11の内容は3となる。また、ステップS33において画素P23が選択されると、ステップS34でYESと判断され、ステップS36でNOと判断される。この後、ステップS37でテーブルTB3が決定される。次に、ステップS37で決定されたテーブルのテーブルIDである3が記憶領域E23に書き込まれ、記憶領域F23に8が書き込まれ(ステップS38)、記憶領域B23の内容が記憶領域A23の内容で上書きされる(ステップS39)。
そして、ステップS42でYESと判断されるまで処理が進められると、各記憶領域の内容は、図30に示した状態となる。このように、VRAM4の内容が書き換えられても、書き換えが進行中の画素については進行中の書き換えが進められ、書き換えが行われていない画素については対応する記憶領域Eijと記憶領域Fijにデータが書き込まれて新たに画素の書き換えが開始される。
図30に示した状態からさらに処理が進められると、先に書き換えが始められた画素に対応する記憶領域Fijの内容が0になり、各記憶領域の内容は図31に示した状態となる。図30の状態からステップS33において画素P11が選択されると、ステップS34でYESと判断され、ステップS36でNOと判断される。この後、ステップS37でテーブルTB10が決定される。次に、ステップS37で決定されたテーブルのテーブルIDである10が記憶領域E11に書き込まれ、記憶領域F11に8が書き込まれ(ステップS38)、記憶領域B11の内容が記憶領域A11の内容で上書きされる(ステップS39)。また、ステップS33において画素P31が選択されると、ステップS34でYESと判断され、ステップS36でNOと判断される。この後、ステップS37でテーブルTB3が決定される。次に、ステップS37で決定されたテーブルのテーブルIDである3が記憶領域E33に書き込まれ、記憶領域F33に8が書き込まれ(ステップS38)、記憶領域B33の内容が記憶領域A33の内容で上書きされる(ステップS39)。
そして、ステップS42でYESと判断されるまで処理が進められると、各記憶領域の内容は、図32に示した状態となる。ここで、画素の書き換えが進行中であったために画素の書き換えが開始されていなかった画素P11,P12,P33,P34について、インデックス記憶領域6Dにインデックスが新たに書き込まれ、画素の書き換えが開始される。
本実施形態においても、先に書き込みが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるのでユーザーには表示速度が早く感じられることとなる。
[電子機器]
次に、上述した実施形態に係る表示装置を用いた電子機器について説明する。
図33(a)は、上述した実施形態に係る表示装置を用いた電子ブックリーダーの斜視図である。この電子ブックリーダー1000は、本の形状のフレーム1001と、このフレーム1001に対して開閉自在に設けられたカバー1002と、操作部1003と、本発明の実施形態に係る表示装置100を備えている。この電子ブックリーダー1000においては、電子ブックの内容が表示装置100に表示され、操作部1003を操作することにより、電子ブックのページがめくられる。
また、図33(b)は、上述した実施形態に係る表示装置を用いた腕時計1100の斜視図である。この腕時計1100は、本発明の実施形態に係る表示装置100を備えている。この腕時計1100においては、時刻や年月日が表示装置100に表示される。
なお、このほかにも、上述した実施形態に係る表示装置100を適用可能な電子機器として、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
次に、上述した実施形態に係る表示装置を用いた電子機器について説明する。
図33(a)は、上述した実施形態に係る表示装置を用いた電子ブックリーダーの斜視図である。この電子ブックリーダー1000は、本の形状のフレーム1001と、このフレーム1001に対して開閉自在に設けられたカバー1002と、操作部1003と、本発明の実施形態に係る表示装置100を備えている。この電子ブックリーダー1000においては、電子ブックの内容が表示装置100に表示され、操作部1003を操作することにより、電子ブックのページがめくられる。
また、図33(b)は、上述した実施形態に係る表示装置を用いた腕時計1100の斜視図である。この腕時計1100は、本発明の実施形態に係る表示装置100を備えている。この腕時計1100においては、時刻や年月日が表示装置100に表示される。
なお、このほかにも、上述した実施形態に係る表示装置100を適用可能な電子機器として、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
[変形例]
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
(変形例1)
本発明に係る表示装置100においては、コントローラー2への電力供給を制御部3で制御してもよい。例えば、電源からコントローラー2へ電力を供給するラインにスイッチを設け、このスイッチを制御部3で制御することにより、電源とコントローラー2との接続/切り離しを行い、電源からコントローラー2への電力の供給と、電力供給の遮断を行うようにしてもよい。なお、制御部3は、白書込データ記憶領域6Aの全領域が全て0であり、黒書込データ記憶領域6Bの全領域が全て0である場合、スイッチを制御してコントローラー2への電力供給を遮断するようにしてもよい。白書込データ記憶領域6Aと黒書込データ記憶領域6Bの内容が全て0である場合、コントローラー2はデータ線駆動回路54や走査線駆動回路53を制御することはないので、電力が供給されずに駆動されていなくても問題がなく、消費電力を抑えることができる。
なお、コントローラー2において、VRAM4やRAM5にアクセスする回路に電力を供給し、走査線駆動回路53やデータ線駆動回路54を制御する回路には電力を供給しない省電力モードを設け、白書込データ記憶領域6Aの全領域が全て0であり、黒書込データ記憶領域6Bの全領域が全て0である場合、省電力モードに移行して消費電力を抑えるようにしてもよい。また、白書込データ記憶領域6Aの全領域が全て0となり、黒書込データ記憶領域6Bの全領域が全て0となってから予め定められた時間が経過してからコントローラー2への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
また、第2実施形態においても、インデックスの値が全て0となった場合、コントローラー2への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
本発明に係る表示装置100においては、コントローラー2への電力供給を制御部3で制御してもよい。例えば、電源からコントローラー2へ電力を供給するラインにスイッチを設け、このスイッチを制御部3で制御することにより、電源とコントローラー2との接続/切り離しを行い、電源からコントローラー2への電力の供給と、電力供給の遮断を行うようにしてもよい。なお、制御部3は、白書込データ記憶領域6Aの全領域が全て0であり、黒書込データ記憶領域6Bの全領域が全て0である場合、スイッチを制御してコントローラー2への電力供給を遮断するようにしてもよい。白書込データ記憶領域6Aと黒書込データ記憶領域6Bの内容が全て0である場合、コントローラー2はデータ線駆動回路54や走査線駆動回路53を制御することはないので、電力が供給されずに駆動されていなくても問題がなく、消費電力を抑えることができる。
なお、コントローラー2において、VRAM4やRAM5にアクセスする回路に電力を供給し、走査線駆動回路53やデータ線駆動回路54を制御する回路には電力を供給しない省電力モードを設け、白書込データ記憶領域6Aの全領域が全て0であり、黒書込データ記憶領域6Bの全領域が全て0である場合、省電力モードに移行して消費電力を抑えるようにしてもよい。また、白書込データ記憶領域6Aの全領域が全て0となり、黒書込データ記憶領域6Bの全領域が全て0となってから予め定められた時間が経過してからコントローラー2への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
また、第2実施形態においても、インデックスの値が全て0となった場合、コントローラー2への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
(変形例2)
上述した実施形態においては、ステップS23の処理が行われる毎に、白書込データ記憶領域6Aに記憶されている第1書込データや黒書込データ記憶領域6Bに記憶されている第2書込データから1を減算しているが、この処理をステップS23の処理が行われる毎に行わないようにしてもよい。例えば、第1実施形態においては、ステップS23の処理を複数回(例えば4回)行ってからステップS11へ移行するようにしてもよい。この構成によれば、VRAM4及びRAM5へのアクセスを減らすことができる。なお、第2実施形態においても、ステップS44の処理を複数回(例えば4回)行ってからステップS31へ移行するようにしてもよい。
上述した実施形態においては、ステップS23の処理が行われる毎に、白書込データ記憶領域6Aに記憶されている第1書込データや黒書込データ記憶領域6Bに記憶されている第2書込データから1を減算しているが、この処理をステップS23の処理が行われる毎に行わないようにしてもよい。例えば、第1実施形態においては、ステップS23の処理を複数回(例えば4回)行ってからステップS11へ移行するようにしてもよい。この構成によれば、VRAM4及びRAM5へのアクセスを減らすことができる。なお、第2実施形態においても、ステップS44の処理を複数回(例えば4回)行ってからステップS31へ移行するようにしてもよい。
(変形例3)
上述した実施形態では、ステップS23の処理が行われた後に各画素についてステップS14でYESと判断されるとステップS16でVRAM4と予定画像データ記憶領域とで内容が同じか否かの判断がされているが、ステップS16の処理は、ステップS23の処理が行われる毎に行わなくてもよい。例えば、ステップS23の処理が行われる度に1、0、1、0、・・・というように値が変更されるフラグを設け、このフラグが1の場合にはステップS16の処理を行い、このフラグが0の場合にはステップS16の処理を行わないようにしてもよい。なお、第2実施形態においても、このフラグが1の場合にはステップS36の処理を行い、このフラグが0の場合にはステップS36の処理を行わないようにしてもよい。
上述した実施形態では、ステップS23の処理が行われた後に各画素についてステップS14でYESと判断されるとステップS16でVRAM4と予定画像データ記憶領域とで内容が同じか否かの判断がされているが、ステップS16の処理は、ステップS23の処理が行われる毎に行わなくてもよい。例えば、ステップS23の処理が行われる度に1、0、1、0、・・・というように値が変更されるフラグを設け、このフラグが1の場合にはステップS16の処理を行い、このフラグが0の場合にはステップS16の処理を行わないようにしてもよい。なお、第2実施形態においても、このフラグが1の場合にはステップS36の処理を行い、このフラグが0の場合にはステップS36の処理を行わないようにしてもよい。
(変形例4)
上述した実施形態では、第1書込データを記憶する白書込データ記憶領域6Aと、第2書込データを記憶する黒書込データ記憶領域6Bの2つの記憶領域があるが、白書込データ記憶領域6A及び黒書込データ記憶領域6Bに替えて、画素について黒から白または白から黒へ表示状態を変更する動作が進行中であるか否かを示す白黒書込データを記憶する白黒書込データ記憶領域6Eを設け、この記憶領域に白黒書込データを記憶するようにしてもよい。
上述した実施形態では、第1書込データを記憶する白書込データ記憶領域6Aと、第2書込データを記憶する黒書込データ記憶領域6Bの2つの記憶領域があるが、白書込データ記憶領域6A及び黒書込データ記憶領域6Bに替えて、画素について黒から白または白から黒へ表示状態を変更する動作が進行中であるか否かを示す白黒書込データを記憶する白黒書込データ記憶領域6Eを設け、この記憶領域に白黒書込データを記憶するようにしてもよい。
図34は、本変形例に係るコントローラー2が行う処理の流れを示したフローチャートである。また、図35は、表示部1に表示される画像と、VRAM4、予定画像データ記憶領域7、白黒書込データ記憶領域6Eの内容を示している。なお、図35においては、VRAM4において画素P11〜P44に対応する記憶領域Aijの内容、予定画像データ記憶領域7において画素P11〜P44に対応する記憶領域Bijの内容、白黒書込データ記憶領域6Eにおいて画素P11〜P44に対応する記憶領域Gijの内容を図示している。
コントローラー2は、画素の駆動を行う際に図34に示した処理を行う。まず、ステップS51〜ステップS53の処理は、第1実施形態のステップS11〜ステップS13の処理と同じ処理である。次に、ステップS54においては、書込状態判断部202が、選択された画素Pijに対応する記憶領域Gijに記憶されている白黒書込データが0であるか否か判断する(ステップS54)。書込状態判断部202は、選択した画素Pijについて対応する記憶領域Gijの白黒書込データが0である場合には(ステップS54でYES)、ステップS56へ移行し、白黒書込データが0以外である場合には(ステップS54でNO)、ステップS55へ移行する。ステップS55へ移行すると、データ更新部204は、記憶領域Gijに記憶されている白黒書込データの値から1を減算する。
一方、ステップS56へ移行すると、書き換え判断部201が、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、書き換え判断部201は、両者が異なっている場合には(ステップS56でNO)、画素Pijを新たに表示状態を変更する画素として特定し(特定工程)、特定した画素Pijに係るデータを更新するデータ更新工程となる。データ更新工程では、データ更新部204が、画素Pijの階調を記憶領域Aijの階調に変更するまでに必要な画素への電圧の印加回数を、白黒書込データとして白黒書込データ記憶領域6Eに書き込む(ステップS57)。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする(ステップS58)。次のステップS59からステップS62までの処理は、第1実施形態のステップS19からステップS22までの処理と同じ処理である。そして、ステップS63で画素駆動回路が駆動される。
次に、図35〜図36を参照し、VRAM4の内容の変化、予定画像データ記憶領域7の内容の変化、白黒書込データ記憶領域6Eの内容の変化について説明する。表示部1の表示とVRAM4、白黒書込データ記憶領域6E及び予定画像データ記憶領域7の状態が図35の状態となっている時に制御部3がVRAM4に画像データを書き込むと(データ書き込み工程)、画像データに応じてVRAM4の状態が図36に示した状態となる。
VRAM4が図36の状態でステップS53において画素P11が選択されると、ステップS54でYESと判断され、ステップS56でNOと判断される。これにより、ステップS57で、記憶領域G11に7が書き込まれ、ステップS58で記憶領域B11に記憶領域A11の内容が書き込まれる。次に、画素P12が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域G12に7が書き込まれ、ステップS18で記憶領域B12に記憶領域A12の内容が書き込まれる。ここで予定画像データ記憶領域7と白黒書込データ記憶領域6Eの内容は図36に示した状態となる。
VRAM4が図36の状態でステップS53において画素P11が選択されると、ステップS54でYESと判断され、ステップS56でNOと判断される。これにより、ステップS57で、記憶領域G11に7が書き込まれ、ステップS58で記憶領域B11に記憶領域A11の内容が書き込まれる。次に、画素P12が選択されると、ステップS14でYESと判断され、ステップS16でNOと判断される。これにより、ステップS17で、記憶領域G12に7が書き込まれ、ステップS18で記憶領域B12に記憶領域A12の内容が書き込まれる。ここで予定画像データ記憶領域7と白黒書込データ記憶領域6Eの内容は図36に示した状態となる。
この後、ステップS63において画素駆動回路が駆動される。
具体的には、まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、白に変更される画素が駆動される。例えば、画素P11については、対応する記憶領域B11の内容が白であり、記憶領域G11の内容が0以外であるため、画素P11に対応する画素駆動回路においては、走査線64が選択された時に画素電極13aの電位が0Vとなるようにデータ線65に電圧が印加される。一方、画素P12に対応する画素駆動回路においては、対応する記憶領域B12の内容が黒であるため、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。また、画素P13に対応する画素駆動回路においては、対応する記憶領域B13の内容が白であるが、記憶領域G13の内容が0であるため、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。
具体的には、まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、白に変更される画素が駆動される。例えば、画素P11については、対応する記憶領域B11の内容が白であり、記憶領域G11の内容が0以外であるため、画素P11に対応する画素駆動回路においては、走査線64が選択された時に画素電極13aの電位が0Vとなるようにデータ線65に電圧が印加される。一方、画素P12に対応する画素駆動回路においては、対応する記憶領域B12の内容が黒であるため、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。また、画素P13に対応する画素駆動回路においては、対応する記憶領域B13の内容が白であるが、記憶領域G13の内容が0であるため、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。
白に変更される画素について画素駆動回路の駆動が終了すると、次に透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、黒に変更される画素が駆動される。例えば、画素P11については、対応する記憶領域B11の内容が白であるため、走査線64が選択された時に画素電極13aの電位が0Vとなるようにデータ線65に電圧が印加される。一方、画素P12に対応する画素駆動回路においては、対応する記憶領域B12の内容が黒であり、記憶領域G12の内容が0以外であるため、走査線64が選択された時に画素電極13aの電位が15Vとなるようにデータ線65に電圧が印加される。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。このようにデータ線65に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部1の表示は図36に示した状態となる。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。このようにデータ線65に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部1の表示は図36に示した状態となる。
第1実施形態では、画素について表示状態を変更する動作が進行中であるか否かを示すデータが格納される領域として白書込データ記憶領域6Aと黒書込データ記憶領域6Bの2つが設けられていたが、本変形例では、画素について表示状態を変更する動作が進行中であるか否かを示すデータが格納される領域が1つとなるので、RAM5の記憶容量を少なくすることができる。
(変形例5)
上述した第2実施形態でテーブルに従って画素の書き換えを行うと、例えば中間調を表示する場合、画素を白(黒)にする電圧を複数回印加したあと、画素を黒(白)にする電圧を複数回印加することとなる。上述した第2実施形態では、画素を白(黒)にする電圧を複数回印加したあと、画素を黒(白)にする電圧を複数回印加する場合、テーブルとインデックスを用いて順番に各電圧を印加するが、テーブルを用いる構成に限定されるものではない。
上述した第2実施形態でテーブルに従って画素の書き換えを行うと、例えば中間調を表示する場合、画素を白(黒)にする電圧を複数回印加したあと、画素を黒(白)にする電圧を複数回印加することとなる。上述した第2実施形態では、画素を白(黒)にする電圧を複数回印加したあと、画素を黒(白)にする電圧を複数回印加する場合、テーブルとインデックスを用いて順番に各電圧を印加するが、テーブルを用いる構成に限定されるものではない。
具体的には、本変形例に係る表示装置のRAM5においては、白書込データ記憶領域6A、黒書込データ記憶領域6B及びフラグ記憶領域6Fが設けられている。また、コントローラー2は、第2実施形態と同じテーブルTB1〜テーブルTB12を有している。
図37は、本変形例に係るコントローラー2が行う処理の流れを示したフローチャートであり、図38は、本変形例に係るVRAM4、予定画像データ記憶領域7、白書込データ記憶領域6A、黒書込データ記憶領域6B及びフラグ記憶領域6Fの内容を例示した図である。フラグ記憶領域6Fには、画素を白にする電圧と画素を黒にする電圧のどちらを先に印加するかを示すフラグが格納される。このフラグは値が0の場合には画素を黒にする電圧を先に印加することを表し、値が1の場合には画素を白にする電圧を先に印加することを表す。なお、図38においては、フラグ記憶領域6Fにおいて画素P11〜P44に対応する記憶領域H11〜H14の内容を図示している。
コントローラー2は、画素の駆動を行う際に図37に示した処理を行う。まず、ステップS71〜ステップS73の処理は、第1実施形態のステップS11〜ステップS13の処理と同じ処理である。次に、書込状態判断部202は、ステップS73で選択した画素Pijに対応する記憶領域Cijに記憶されている第1書込データと、記憶領域Dijに記憶されている第2書込データの両方が0であるか否か判断する(ステップS74)。書込状態判断部202は、選択した画素Pijについて対応する記憶領域Cijの第1書込データと記憶領域Dijの第2書込データの両方が0である場合にはステップS76へ移行し、第1書込データと第2書込データの少なくとも一方が0以外である場合にはステップS75へ移行する。
ステップS75へ移行すると、データ更新部204は、記憶領域Hijの値が0である場合、記憶領域Dijの値が0以外であれば記憶領域Dijの値から1を減算し、記憶領域Dijの値が0であれば記憶領域Cijの値から1を減算する。また、データ更新部204は、記憶領域Hijの値が1である場合、記憶領域Cijの値が0以外であれば記憶領域Cijの値から1を減算し、記憶領域Cijの値が0であれば記憶領域Dijの値から1を減算する。
ステップS76へ移行すると、書き換え判断部201が、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、書き換え判断部201は、両者が異なっている場合には(ステップS76でNO)、画素の階調を記憶領域Bijに格納されている階調から記憶領域Aijに格納されている階調へ変化させるためのテーブルをテーブルTB1〜TB12の中から決定する(ステップS77)。
次に、データを更新する更新工程となり、ステップS77で決定したテーブルのテーブルの内容に基づいて記憶領域Cij、記憶領域Dij及び記憶領域Hijにデータが書き込まれる(ステップS78)。例えば、ステップS77でテーブルTB5を決定した場合、画素を白にする電圧を2回印加した後、画素を黒にする電圧を4回印加するという駆動を行うこととなる。この場合には、記憶領域Cijには2が格納され、記憶領域Dijには4が格納され、記憶領域Hijには1が格納される。また、ステップS77でテーブルTB2を決定した場合、画素を黒にする電圧を4回印加するという駆動を行うこととなる。この場合には、記憶領域Cijには0が格納され、記憶領域Dijには4が格納され、記憶領域Hijには0が格納される。なお、テーブルTB1〜TB12においては、画素を黒にする電圧を複数回印加した後に画素を白にする電圧を複数回印加するというテーブルが存在しないが、例えば、画素を黒にする電圧を2回印加した後、画素を白にする電圧を4回印加するという駆動を行う場合には、記憶領域Cijには4が格納され、記憶領域Dijには2が格納され、記憶領域Hijには0が格納される。
次に、ステップS79では、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする。次のステップS80からステップS83までの処理は、第1実施形態のステップS19からステップS22までの処理と同じ処理である。
ステップS84では、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する。まず、透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、各記憶領域の内容に基づいて画素駆動回路が駆動される。ここで、記憶領域Cijと記憶領域Dijの両方が0である場合、画素Pijの画素電極13aには15Vが印加される。また、記憶領域Hijの内容が1であり、記憶領域Cijの内容が0以外である場合、画素Pijの画素電極13aには0Vが印加され、記憶領域Hijの内容が1であり、記憶領域Cijの内容が0である場合、画素Pijの画素電極13aには15Vが印加される。また、記憶領域Hijの内容が0であり、記憶領域Dijの内容が0以外である場合、画素Pijの画素電極13aには15Vが印加され、記憶領域Hijの内容が0であり、記憶領域Dijの内容が0であり且つ記憶領域Cijの内容が0以外である場合、画素Pijの画素電極13aには0Vが印加される。
次に、透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、各記憶領域の内容に基づいて画素駆動回路が駆動される。ここで、記憶領域Cijと記憶領域Dijの両方が0である場合、画素Pijの画素電極13aには0Vが印加される。また、記憶領域Hijの内容が1であり、記憶領域Cijの内容が0以外である場合、画素Pijの画素電極13aには0Vが印加され、記憶領域Hijの内容が1であり、記憶領域Cijの内容が0であり且つ記憶領域Dijの内容が0以外である場合、画素Pijの画素電極13aには15Vが印加される。また、記憶領域Hijの内容が0であり、記憶領域Dijの内容が0以外である場合、画素Pijの画素電極13aには15Vが印加され、記憶領域Hijの内容が0であり、記憶領域Dijの内容が0である場合、画素Pijの画素電極13aには0Vが印加される。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
このように本変形例でも、テーブルを使用した時と同様に画素を黒にする電圧と画素を白にする電圧とを画素に印加して画素の階調を制御することができる。
(変形例6)
上述した第2実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、複数行複数列で設けられた画素の行毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域6Dの構成と、コントローラー2が行う処理の流れが第2実施形態と異なり、他は第2実施形態と同じ構成である。
上述した第2実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、複数行複数列で設けられた画素の行毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域6Dの構成と、コントローラー2が行う処理の流れが第2実施形態と異なり、他は第2実施形態と同じ構成である。
図39は、本変形例に係るコントローラー2が行う処理の流れを示したフローチャートであり、図40は、VRAM4、予定画像データ記憶領域7、テーブルID記憶領域6C、インデックス記憶領域6Dの内容を例示した図である。図40に示したように、本変形例に係るインデックス記憶領域6Dにおいては、画素毎に記憶領域が設けられているのではなく、複数行複数列の画素の行毎(走査線毎)に記憶領域が設けられている。図40においては、1行から4行までの行に対応した記憶領域Fiの内容を示している。記憶領域F1には1行目の画素について、テーブルでどのインデックスを参照するかを表す数字が格納される。
コントローラー2は、画素の駆動を行う際に図39に示した処理を行う。まず、ステップS91とステップS92の処理は、第1実施形態のステップS11とステップS12の処理と同じ処理である。次に、書込状態判断部202は、記憶領域Fiに記憶されているインデックスの値が0か否か判断する(ステップS93)。例えば、変数iの値が1である場合、記憶領域F1に記憶されているインデックスの値が0か否か判断する。書込状態判断部202は、ここで記憶領域Fiの内容が0である場合(ステップS93でYES)、ステップS95へ移行し、0以外である場合には(ステップS93でNO)、ステップS94へ移行する。ステップS94へ移行すると、データ更新部204は、記憶領域Fiの値から1を減算する。
ステップS95へ移行すると、書き換え判断部201が、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、書き換え判断部201は、両者が異なっている場合には(ステップS95でNO)、画素Pijの階調を記憶領域Bijに格納されている階調から記憶領域Aijに格納されている階調へ変化させるためのテーブルをテーブルTB1〜TB12の中から決定する(ステップS96)。次に、データを更新する更新工程となり、ステップS96で決定したテーブルのテーブルIDが記憶領域Eijに書き込まれ、記憶領域Fiに8が書き込まれる(ステップS37)。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする(ステップS98)。
次に、コントローラー2は、ステップS39において変数jの値がデータ線の本数nと同じであるか否か判断する。ここで変数jの値がnと同じでなければ(ステップS99でNO)変数jの値に1を加え(ステップS100)、ステップS95へ移行する。変数jの値がnである場合、変数iの値が走査線の本数mと同じであるか否か判断する。ここで変数iの値がmでなければ(ステップS101でNO)変数iの値に1を加え(ステップS102)、ステップS92へ移行する。変数iの値がmである場合、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する(ステップS103)。
ステップS103では、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する。ここで、例えば、記憶領域F1に格納されている値が8である場合を例にして画素の駆動について説明する。
まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11を駆動する場合、画素P11は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E11に格納されている値が10である場合、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素P11の画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。また、画素P12を駆動する場合、画素P12は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E12に格納されている値が3である場合、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素P12の画素電極13aの電位が15Vとなるように画素駆動回路が駆動される。
まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11を駆動する場合、画素P11は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E11に格納されている値が10である場合、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素P11の画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。また、画素P12を駆動する場合、画素P12は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E12に格納されている値が3である場合、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素P12の画素電極13aの電位が15Vとなるように画素駆動回路が駆動される。
全ての走査線を選択し終えると、透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、画素P11を駆動する場合、画素P11は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E11に格納されている値が10である場合、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素P11の画素電極13aの電位が0Vとなるように画素駆動回路が駆動される。また、画素P12を駆動する場合、画素P12は1行目の画素であるため、1行目に対応する記憶領域F1が参照される。記憶領域E12に格納されている値が3である場合、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素P12の画素電極13aの電位が15Vとなるように画素駆動回路が駆動される。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
このように本変形例によれば、インデックスを画素毎に記憶しないため、RAM5の記憶容量を少なくすることができる。
つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
このように本変形例によれば、インデックスを画素毎に記憶しないため、RAM5の記憶容量を少なくすることができる。
(変形例7)
上述した第2実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、縦二つ×横二つの画素を1ブロックとし、ブロック毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域6Dの構成と、コントローラー2が行う処理の流れが第2実施形態と異なり、他は第2実施形態と同じ構成である。
上述した第2実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、縦二つ×横二つの画素を1ブロックとし、ブロック毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域6Dの構成と、コントローラー2が行う処理の流れが第2実施形態と異なり、他は第2実施形態と同じ構成である。
図41は、本変形例に係るコントローラー2が行う処理の流れを示したフローチャートであり、図42は、VRAM4、予定画像データ記憶領域7、テーブルID記憶領域6C、インデックス記憶領域6Dの内容を例示した図である。図42に示したように、本変形例に係るインデックス記憶領域6Dにおいては、画素毎に記憶領域が設けられているのではなく、縦二つ×横二つの画素で構成されたブロック毎にインデックスの記憶領域Fqrが設けられている。記憶領域Fqrは、一つの記憶領域を表している。ここで、添字のqは、行列に配置された記憶領域の行番号を表し、rは、列番号を表しており、以下、インデックス記憶領域を特定して説明する場合、例えば1行1列目の記憶領域は記憶領域F11と称する。なお、図42においては、記憶領域F11は、画素P11,P12,P21,P22について、テーブルにおいてどのインデックスを参照するかを表す数字が格納される。記憶領域F12は、画素P13,P14,P23,P24についてテーブルにおいてどのインデックスを参照するかを表す数字が格納される。記憶領域F21は、画素P31,P32,P41,P42についてテーブルにおいてどのインデックスを参照するかを表す数字が格納される。記憶領域F22は、画素P33,P34,P43,P44についてテーブルにおいてどのインデックスを参照するかを表す数字が格納される。
コントローラー2は、画素の駆動を行う際に図41に示した処理を行う。まず、ステップS111〜ステップS112の処理は、第1実施形態のステップS11〜ステップS12の処理と同じ処理である。次に、書込状態判断部202は、q=(i+1)/2、r=(j+1)/2とする(ステップS113)。この後、書込状態判断部202は、記憶領域Fqrに記憶されているインデックスの値が0か否か判断する(ステップS114)。例えば、変数qの値が1であり変数rの値が1である場合、記憶領域F11に記憶されているインデックスの値が0か否か判断する。
書込状態判断部202は、ここで記憶領域Fqrの内容が0である場合(ステップS114でYES)、ステップS116へ移行し、0以外である場合には(ステップS114でNO)、ステップS115へ移行する。ステップS115へ移行すると、データ更新部204は、記憶領域Fqrの値から1を減算する。
書込状態判断部202は、ここで記憶領域Fqrの内容が0である場合(ステップS114でYES)、ステップS116へ移行し、0以外である場合には(ステップS114でNO)、ステップS115へ移行する。ステップS115へ移行すると、データ更新部204は、記憶領域Fqrの値から1を減算する。
一方、ステップS116へ移行すると、画素Pij及び画素Pijの周囲の画素に対応する記憶領域について、格納されているデータが更新される。具体的には、記憶領域Aijに記憶されているデータと、記憶領域Bijに記憶されているデータとを比較する。ここで、書き換え判断部201は、両者が異なっている場合には、画素Pijの階調を記憶領域Bijに格納されている階調から記憶領域Aijに格納されている階調へ変化させるためのテーブルをテーブルTB1〜TB12の中から決定する。次に、データを更新する更新工程となり、決定したテーブルのテーブルIDが記憶領域Eijに書き込まれ、記憶領域Fijに8が書き込まれる。また、予定画像更新部205が、記憶領域Bijの内容を記憶領域Aijに記憶されている内容で上書きする。なお、ここで、画素Pijから見てi+1の画素、画素Pijから見てj+1の画素、及び画素Pijから見てi+1且つj+1の画素についても、同様に記憶領域の内容を更新する処理が行われる。
次に、コントローラー2は、ステップS117において変数jの値がデータ線の本数nを超えているか否か判断する。ここで変数jの値がnを超えてなければ(ステップS117でNO)変数jの値に2を加え(ステップS118)、ステップS113へ移行する。変数jの値がnを超えている場合(ステップS117でYES)、変数iの値が走査線の本数mを超えているか否か判断する。ここで変数iの値がmを超えていなければ(ステップS119でNO)変数iの値に2を加え(ステップS120)、ステップS112へ移行する。変数iの値がmを超えている場合(ステップS119でYES)、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する(ステップS121)。
ステップS121では、書込制御部203が、走査線駆動回路53とデータ線駆動回路54とを制御して画素駆動回路を駆動する。ここで、例えば、記憶領域Fqrに格納されている値が8である場合を例にして画素の駆動について説明する。まず透明電極層32の電位が第2電位(15V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、記憶領域Eijに格納されている値が10である場合、q=(i+1)/2、r=(j+1)/2とし、記憶領域Fqrが参照される。ここで記憶領域Fqrの内容が8である場合、テーブルTB10においてインデックスの8に対応付けられているデータ「w」に従って、画素Pijの画素電極13aには0Vが印加される。一方、例えば記憶領域Eijに格納されている値が3である場合、q=(i+1)/2、r=(j+1)/2とし、記憶領域Fqrが参照される。ここで記憶領域Fqrの内容が8である場合、テーブルTB3においてインデックスの8に対応付けられているデータが「b」であるため、画素Pijの画素電極13aには15Vが印加される。
全ての走査線を選択し終えると、透明電極層32の電位が第1電位(0V)にされ、1行目からm行目の走査線が順次選択され、画素駆動回路が駆動される。例えば、記憶領域Eijに格納されている値が10である場合、q=(i+1)/2、r=(j+1)/2とし、記憶領域Fqrが参照される。ここで記憶領域Fqrの内容が8である場合、テーブルTB10においてインデックスの8に対応付けられているデータが「w」であるため、画素Pijの画素電極13aには0Vが印加される。一方、例えば記憶領域Eijに格納されている値が3である場合、q=(i+1)/2、r=(j+1)/2とし、記憶領域Fqrが参照される。ここで記憶領域Fqrの内容が8である場合、テーブルTB3においてインデックスの8に対応付けられているデータ「b」に従って、画素Pijの画素電極13aには15Vが印加される。つまり、ここで行われる画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となっている。
このように本変形例によれば、インデックスを画素毎に記憶しないため、RAM5の記憶容量を少なくすることができる。
(変形例8)
上述した第1実施形態では、第1書込データの値が0以外であれば、画素を白にする電圧が画素電極13aに印加され、第2書込データの値が0以外であれば、画素を黒にする電圧が画素電極13aに印加されているが、画素電極13aに電圧を印加する構成は、この構成に限定されるものではない。
例えば、第1書込データの値が1となった場合には、画素電極13aと透明電極層32との電位差が0Vとなるようにデータ線65に電圧が印加されるようにしてもよい。また、第2書込データの値が1となった場合には、画素電極13aと透明電極層32との電位差が0Vとなるようにデータ線65に電圧が印加されるようにしてもよい。
上述した第1実施形態では、第1書込データの値が0以外であれば、画素を白にする電圧が画素電極13aに印加され、第2書込データの値が0以外であれば、画素を黒にする電圧が画素電極13aに印加されているが、画素電極13aに電圧を印加する構成は、この構成に限定されるものではない。
例えば、第1書込データの値が1となった場合には、画素電極13aと透明電極層32との電位差が0Vとなるようにデータ線65に電圧が印加されるようにしてもよい。また、第2書込データの値が1となった場合には、画素電極13aと透明電極層32との電位差が0Vとなるようにデータ線65に電圧が印加されるようにしてもよい。
(変形例9)
テーブルを使用して画素を駆動する場合、テーブルのインデックスの数は、上述した第2実施形態の数に限定されるものではない。例えば、8を超える数でもよく、また、8未満の数であってもよい。
テーブルを使用して画素を駆動する場合、テーブルのインデックスの数は、上述した第2実施形態の数に限定されるものではない。例えば、8を超える数でもよく、また、8未満の数であってもよい。
(変形例10)
上述した第1実施形態のステップS23においては、一フレーム期間内において透明電極層32を第2電位にして画素電極13aを駆動した後、次の一フレーム期間内で透明電極層32を第1電位にして画素電極13aを駆動しているが、先に透明電極層32を第1電位にして画素電極13aを駆動した後、次の一フレーム期間内で透明電極層32を第2電位にして画素電極13aを駆動してもよい。
上述した第1実施形態のステップS23においては、一フレーム期間内において透明電極層32を第2電位にして画素電極13aを駆動した後、次の一フレーム期間内で透明電極層32を第1電位にして画素電極13aを駆動しているが、先に透明電極層32を第1電位にして画素電極13aを駆動した後、次の一フレーム期間内で透明電極層32を第2電位にして画素電極13aを駆動してもよい。
(変形例11)
上述した第1実施形態においては、ステップS23で一フレーム期間内において透明電極層32を第2電位または第1電位のいずれか一方のみにして画素電極13aを駆動し、次にステップS23の処理を行う時には、透明電極層32の電位を一つ前のフレーム期間内で選択されていた電位とは異なる電位にして画素電極13aを駆動してもよい。つまり、ステップS23では一フレーム期間内において透明電極層32を第2電位にすると、次にステップS23で画素駆動回路を駆動する際には一フレーム期間内において透明電極層32が第2電位にされる。言い換えると、ステップS23の処理を行う度に透明電極層32の電位が第1電位と第2電位とで交互に変化する構成としてもよい。
なお、この変形例においては、ある一フレーム期間内で画素を白にする電圧が画素電極13aに印加された場合には白書込データ記憶領域6Aのデータから1を減算し、ある一フレーム期間内で画素を黒にする電圧が画素電極13aに印加された場合には黒書込データ記憶領域6Bのデータから1を減算するようにしてもよい。この構成の場合、白書込データ記憶領域6Aのデータと黒書込データ記憶領域6Bのデータが交互に1づつ減算されることとなる。
なお、本変形例においては、1フレーム毎に透明電極層32の電位を変更しない構成としてもよい。例えば、透明電極層32の電位を4フレーム続けて第2電位として画素駆動回路を駆動した後、透明電極層32の電位を4フレーム続けて第1電位として画素駆動回路を駆動する処理を繰り返し行う構成としてもよい。
上述した第1実施形態においては、ステップS23で一フレーム期間内において透明電極層32を第2電位または第1電位のいずれか一方のみにして画素電極13aを駆動し、次にステップS23の処理を行う時には、透明電極層32の電位を一つ前のフレーム期間内で選択されていた電位とは異なる電位にして画素電極13aを駆動してもよい。つまり、ステップS23では一フレーム期間内において透明電極層32を第2電位にすると、次にステップS23で画素駆動回路を駆動する際には一フレーム期間内において透明電極層32が第2電位にされる。言い換えると、ステップS23の処理を行う度に透明電極層32の電位が第1電位と第2電位とで交互に変化する構成としてもよい。
なお、この変形例においては、ある一フレーム期間内で画素を白にする電圧が画素電極13aに印加された場合には白書込データ記憶領域6Aのデータから1を減算し、ある一フレーム期間内で画素を黒にする電圧が画素電極13aに印加された場合には黒書込データ記憶領域6Bのデータから1を減算するようにしてもよい。この構成の場合、白書込データ記憶領域6Aのデータと黒書込データ記憶領域6Bのデータが交互に1づつ減算されることとなる。
なお、本変形例においては、1フレーム毎に透明電極層32の電位を変更しない構成としてもよい。例えば、透明電極層32の電位を4フレーム続けて第2電位として画素駆動回路を駆動した後、透明電極層32の電位を4フレーム続けて第1電位として画素駆動回路を駆動する処理を繰り返し行う構成としてもよい。
(変形例12)
上述した実施形態においては、透明電極層32の電位を一フレーム毎に変更しているが、透明電極層32の電位は各フレーム期間内で予め定められた電位に固定してもよい。
例えば、透明電極層32の電位を0Vに固定し、一フレーム期間内において白にする画素の画素電極13aについては−15Vを印加し、黒にする画素の画素電極13a及び書き換えを行わない画素の画素電極13aについては0Vを印加する。また、次の一フレーム期間内においては、黒にする画素の画素電極13aについては15Vを印加し、白にする画素の画素電極13a及び書き換えを行わない画素の画素電極13aについては0Vを印加する。
上記は、透明電極層32の電位を0Vに固定し、画素電極13aの電位を−15V、0V、15Vに制御する態様であるが、各電極の電位はこれに限られない。例えば、透明電極層32の電位を15Vに固定し、画素電極13aの電位を0V、15V、30Vに制御する態様とすることもできる。
この変形例においても、画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となる。
上述した実施形態においては、透明電極層32の電位を一フレーム毎に変更しているが、透明電極層32の電位は各フレーム期間内で予め定められた電位に固定してもよい。
例えば、透明電極層32の電位を0Vに固定し、一フレーム期間内において白にする画素の画素電極13aについては−15Vを印加し、黒にする画素の画素電極13a及び書き換えを行わない画素の画素電極13aについては0Vを印加する。また、次の一フレーム期間内においては、黒にする画素の画素電極13aについては15Vを印加し、白にする画素の画素電極13a及び書き換えを行わない画素の画素電極13aについては0Vを印加する。
上記は、透明電極層32の電位を0Vに固定し、画素電極13aの電位を−15V、0V、15Vに制御する態様であるが、各電極の電位はこれに限られない。例えば、透明電極層32の電位を15Vに固定し、画素電極13aの電位を0V、15V、30Vに制御する態様とすることもできる。
この変形例においても、画素の駆動は、一フレーム期間内においては、画素を白にする電圧が画素に印加され、次の一フレーム期間内においては画素を黒にする電圧が画素に印加される片極駆動となる。
(変形例13)
上述した実施形態においては、黒の電気泳動粒子が正に帯電され、白の電気泳動粒子が負に帯電された態様としたが、黒の電気泳動粒子が負に帯電され、白の電気泳動粒子が正に帯電された態様としてもよい。また、電気泳動粒子として白と黒の2種類を用いて白黒の表示が行われるが、電気泳動粒子の色は、白と黒に限定されるものではなく、赤や青、緑など他の色であってもよい。
また、上述した実施形態では、表示装置は電気泳動方式であるが、電気泳動方式に限定されるものではない。表示装置の表示方式は、複数フレームに渡って画素に電圧を印加することにより画像を表示するものであれば、例えば、コレステリック液晶、エレクトロクロミック、電子粉粒体等を用いたものであってもよい。
また、電気泳動層20は、マイクロカプセル21を有する構成に限定されず、隔壁によって仕切られた空間に分散媒と電気泳動粒子を格納する構成であってもよい。
また、上述した実施形態では、コントローラー2と制御部3は、別々になっているが、コントローラー2で実現する機能の一部を制御部3で実現させてもよく、また、コントローラー2と制御部3とを一つの半導体チップ上にまとめて制御部としてもよい。
上述した実施形態においては、黒の電気泳動粒子が正に帯電され、白の電気泳動粒子が負に帯電された態様としたが、黒の電気泳動粒子が負に帯電され、白の電気泳動粒子が正に帯電された態様としてもよい。また、電気泳動粒子として白と黒の2種類を用いて白黒の表示が行われるが、電気泳動粒子の色は、白と黒に限定されるものではなく、赤や青、緑など他の色であってもよい。
また、上述した実施形態では、表示装置は電気泳動方式であるが、電気泳動方式に限定されるものではない。表示装置の表示方式は、複数フレームに渡って画素に電圧を印加することにより画像を表示するものであれば、例えば、コレステリック液晶、エレクトロクロミック、電子粉粒体等を用いたものであってもよい。
また、電気泳動層20は、マイクロカプセル21を有する構成に限定されず、隔壁によって仕切られた空間に分散媒と電気泳動粒子を格納する構成であってもよい。
また、上述した実施形態では、コントローラー2と制御部3は、別々になっているが、コントローラー2で実現する機能の一部を制御部3で実現させてもよく、また、コントローラー2と制御部3とを一つの半導体チップ上にまとめて制御部としてもよい。
1…表示部、2…コントローラー、3…制御部、4…VRAM、5…RAM、6…書込データ記憶領域、6A…白書込データ記憶領域、6B…黒書込データ記憶領域、6C…テーブルID記憶領域、6D…インデックス記憶領域、7…予定画像データ記憶領域、9…バス、10…第1基板、11…基板、11a…接着層、12…回路層、13a…画素電極、
20…電気泳動層、21…マイクロカプセル、22…バインダー、30…第2基板、31…フィルム、32…透明電極層、53…走査線駆動回路、54…データ線駆動回路、55…表示領域、61…トランジスタ、63…保持容量、64…走査線、65…データ線、100,100A…表示装置、201…書き換え判断部、202…書込状態判断部、203…書込制御部、204…データ更新部、205…予定画像更新部、1000…電子ブックリーダー、1001…フレーム、1002…カバー、1003…操作部、1100…腕時計、TB…駆動テーブル、TB1〜TB12…テーブル、X1〜Xm…データ信号、Y1〜Ym…走査信号、Pij…画素、Aij…記憶領域、Bij…記憶領域、Cij…記憶領域、Dij…記憶領域、Eij…記憶領域、Fij…記憶領域、Gij…記憶領域、Hij…記憶領域
20…電気泳動層、21…マイクロカプセル、22…バインダー、30…第2基板、31…フィルム、32…透明電極層、53…走査線駆動回路、54…データ線駆動回路、55…表示領域、61…トランジスタ、63…保持容量、64…走査線、65…データ線、100,100A…表示装置、201…書き換え判断部、202…書込状態判断部、203…書込制御部、204…データ更新部、205…予定画像更新部、1000…電子ブックリーダー、1001…フレーム、1002…カバー、1003…操作部、1100…腕時計、TB…駆動テーブル、TB1〜TB12…テーブル、X1〜Xm…データ信号、Y1〜Ym…走査信号、Pij…画素、Aij…記憶領域、Bij…記憶領域、Cij…記憶領域、Dij…記憶領域、Eij…記憶領域、Fij…記憶領域、Gij…記憶領域、Hij…記憶領域
Claims (15)
- 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、
階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御装置であって、
メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、
前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部と
を有する表示装置の制御装置。 - 前記変更画素毎に当該変更画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を予め定められた複数フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する変更画素への前記書き込み動作を継続すること
を特徴とする請求項1に記載の表示装置の制御装置。 - 前記特定部は、複数フレームが経過する毎に前記変更画素を特定することを特徴とする請求項1に記載の表示装置の制御方法。
- 前記変更画素の階調を高濃度側へ変更するために印加する第1電圧の印加回数、当該変更画素の階調を低濃度側へ変更するために印加する第2電圧の印加回数及び前記第1電圧と前記第2電圧のうち先に印加する電圧を示すフラグを前記画素毎に記憶領域に記憶し、
記憶領域に記憶されているフラグが先に前記第1電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第1電圧の印加回数に応じて前記第1電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第2電圧の印加回数に応じて前記第2電圧を当該記憶領域に対応する変更画素へ印加させ、
記憶領域に記憶されているフラグが先に前記第2電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第2電圧の印加回数に応じて前記第2電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第1電圧の印加回数に応じて前記第1電圧を当該記憶領域に対応する変更画素へ印加させること
を特徴とする請求項1に記載の表示装置の制御装置。 - 前記変更画素の階調を変更するために印加する電圧の印加回数を前記変更画素毎に記憶領域に記憶し、
前記予定画像データに基づいて前記変更画素が前記第1画素と前記第2画素のいずれであるか判断し、
前記変更画素が前記第1画素である場合、当該変更画素の階調を高濃度側へ変更する第1電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させ、
前記変更画素が前記第2画素である場合、当該変更画素の階調を低濃度側へ変更する第2電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させること、
を特徴とする請求項1に記載の表示装置の制御装置。 - 前記第1画素へ電圧を印加するフレームを複数連続させた後、前記第2画素へ電圧を印加するフレームを複数連続させること
を特徴とする請求項1に記載の表示装置の制御装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、
階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御装置であって、
前記書き込み動作において前記複数回の各回において印加する電圧を定めたテーブルに従って前記画素へ電圧を印加させる制御部と、
メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、
前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部と
を有する表示装置の制御装置。 - 前記画素は複数行複数列で配置され、
当該行毎に、当該行の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を前記第1画素へ電圧を印加するフレーム及び前記第2画素へ電圧を印加するフレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続すること
を特徴とする請求項7に記載の表示装置の制御装置。 - 前記画素は複数行複数列で配置され、
前記画素を複数ブロックに区分けしたブロック毎に、当該ブロック内の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を前記第1画素へ電圧を印加するフレーム及び前記第2画素へ電圧を印加するフレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続すること
を特徴とする請求項7に記載の表示装置の制御装置。 - 前記書き込み動作が終了した画素において、書き込み動作終了後に第1電極の電位が前記第2電極と同電位となるように制御すること
を特徴とする請求項1乃至9のいずれかに記載の表示装置の制御装置。 - 前記複数の画素の全てにおいて前記書き込み動作が行われていない場合、前記画素へ電圧を印加する回路への電力供給を遮断すること
を特徴とする請求項1乃至9のいずれかに記載の表示装置の制御装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、
階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置であって、
メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、
前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部と
を有する表示装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、
階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置であって、
前記書き込み動作において前記複数回の各回において印加する電圧を定めたテーブルに従って前記画素へ電圧を印加する制御部と、
メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定部と、
前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新部と
を有する表示装置。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、
階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御方法であって、
メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定工程と、
前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新工程と
を有する表示装置の制御方法。 - 複数の画素の各々に対応して第1電極が設けられた第1基板と、第2電極が設けられた第2基板とで表示素子を挟持し、前記第1電極、前記表示素子及び前記第2電極とで前記画素が構成され、
前記画素へ電圧を複数回印加する書き込み動作により前記画素の階調を変更し、
階調を高濃度側へ変更する第1画素の前記第1電極を前記第2電極に対して正極又は負極のいずれか一方の極にして前記第1画素へ電圧を印加するフレームと、階調を低濃度側へ変更する第2画素の前記第1電極を前記第2電極に対して前記一方の極と反対の極にして前記第2画素へ電圧を印加するフレームとで前記画素へ電圧を印加する表示装置の制御方法であって、
前記書き込み動作において前記複数回の各回において印加する電圧を定めたテーブルに従って前記画素へ電圧を印加する制御工程と、
メモリーに書き込まれた画像データと、進行中の前記書き込み動作によって当該表示装置に表示される予定の画像を示す予定画像データとを比較し、前記複数の画素において階調を変更する変更画素を特定する特定工程と、
前記変更画素が前記書き込み動作中ではない場合には、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始し、前記変更画素が前記書き込み動作中である場合には、進行中の書き込み動作が終了した後、前記画像データの定める階調となるように前記変更画素に対して前記書き込み動作を開始する更新工程と
を有する表示装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010194906A JP2012053220A (ja) | 2010-08-31 | 2010-08-31 | 制御装置、表示装置及び表示装置の制御方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012155317A (ja) * | 2011-01-25 | 2012-08-16 | Freescale Semiconductor Inc | 電子ディスプレイのための時間的および空間的にオーバーラップした更新を処理するための方法および装置 |
US9417769B2 (en) | 2013-09-24 | 2016-08-16 | Kabushiki Kaisha Toshiba | Control device, display device, control method and program product |
-
2010
- 2010-08-31 JP JP2010194906A patent/JP2012053220A/ja active Pending
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