JP2012009558A - Mosトランジスタおよびその製造方法、半導体集積回路装置 - Google Patents
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Abstract
【解決手段】MOSトランジスタは、n型またはp型のソース・ドレイン領域21e〜hと、素子分離領域21Iからチャネル領域に向かって延在し、ソース・ドレイン領域21e〜hを覆って形成された、引張応力、圧縮応力のいずれかである応力膜27A、27Bを備える。応力膜27A,27Bは、ゲート電極23A,23Bの側壁面に沿って、ただし側壁面からは隙間32A〜Dを介して形成される。ソース・ドレイン領域21e〜hがn型である場合、応力膜の応力は引張応力であり、ソース・ドレイン領域21e〜hがp型である場合、応力膜の応力は圧縮応力である。
【選択図】図6K
Description
を備える。
図1は、第1の実施形態による応力解析で使われたモデル構造を説明する断面図である。
そこで以下の第2の実施形態において、上記の知見をもとにした、CMOS素子の製造方法を説明する。
(付記1)
素子分離領域により素子領域が画定されたシリコン基板と、
前記素子領域内において、前記シリコン基板上にゲート絶縁膜を介して形成され、前記シリコン基板中にチャネル領域を形成するゲート電極と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の第1の側および第2の側にそれぞれ形成されたn型、p型のいずれか一方である第1の導電型を有するソースエクステンション領域、および前記第1の導電型を有するドレインエクステンション領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第1の側に、前記チャネル領域から離間して前記ソースエクステンション領域の一部と重畳して形成された前記第1の導電型のソース領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第2の側に、前記チャネル領域から離間してドレインエクステンション領域の一部と重畳して形成された第1の導電型のドレイン領域と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第1の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ソース領域を覆って形成された、引張応力、圧縮応力のいずれかである第1の応力を蓄積した第1の応力膜と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第2の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ドレイン領域を覆って形成された、前記第1の応力を蓄積した第2の応力膜と、
を備え、
前記第1の応力膜は、前記チャネル領域に近い第1の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第1の側に位置する第1の側壁面に沿って、ただし前記第1の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第1の延在部を有し、
前記第2の応力膜は、前記チャネル領域に近い第2の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第2の側に位置する第2の側壁面に沿って、ただし前記第2の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第2の延在部を有し、
前記第1の導電型がn型である場合、前記第1の応力は引張応力であり、前記第1の導電型がp型である場合、前記第1の応力は圧縮応力であることを特徴とするMOSトランジスタ。
(付記2)
前記第1の側壁面と前記第1の延在部、および前記第2の側壁面と前記第2の延在部の間には、それぞれ第1および第2の空隙が形成されていることを特徴とする請求項1記載のMOSトランジスタ。
(付記3)
前記第1および第2の空隙はいずれも、ゲート長方向に測った寸法が、前記シリコン基板の表面に近い部分から遠い部分に向かって減少する形状を有することを特徴とする請求項1または2記載のMOSトランジスタ。
(付記4)
前記第1の側壁面と前記第1の延在部の間には、前記第1の空隙の下方に第1のオフセット側壁絶縁膜が、また前記第2の側壁面と前記第2の延在部の間には、前記第2の空隙の下方に第2のオフセット側壁絶縁膜が存在しており、前記第1および第2のオフセット側壁絶縁膜は、前記シリコン基板表面から測った高さが前記ゲート電極の高さの40%以下であることを特徴とする請求項1または2記載のMOSトランジスタ。
(付記5)
前記シリコン基板上には実質的に無応力の層間絶縁膜が、前記ゲート電極および前記第1,第2の応力膜を覆って形成されており、前記第1および第2の空隙は、前記第1の延在部と前記第1の側壁面の間、および前記第2の延在部と前記第2の側壁面の間において、前記層間絶縁膜の下方に形成されることを特徴とする請求項1〜4のうち、いずれか一項記載のMOSトランジスタ。
(付記6)
前記層間絶縁膜は前記ゲート電極および前記第1,第2の応力膜を、前記ゲート電極および前記第1,第2の応力膜上に略一定の膜厚で形成された絶縁膜を介して覆っており、前記第1および第2の隙間は、前記絶縁膜の下方に形成されることを特徴とする請求項5記載のMOSトランジスタ。
(付記7)
前記第1の側壁面と前記第1の延在部の間、および前記第2の側壁面と前記第2の延在部の間は、応力を蓄積していない絶縁膜により充填されていることを特徴とする請求項1記載のMOSトランジスタ。
(付記8)
素子分離領域により第1および第2の素子領域が画定されたシリコン基板と、
前記第1の素子領域内において、前記シリコン基板上に第1のゲート絶縁膜を介して、前記シリコン基板中の第1のチャネル領域に対応して形成された第1のゲート電極と、
前記第1の素子領域内において前記シリコン基板中に、前記第1のチャネル領域の第1の側および第2の側にそれぞれ形成されたn型のソースエクステンション領域およびn型のドレインエクステンション領域と、
前記第1の素子領域内において前記シリコン基板中に、前記第1のチャネル領域の前記第1の側に、前記第1のチャネル領域から離間して前記n型のソースエクステンション領域の一部と重畳して形成されたn型のソース領域と、
前記第1の素子領域内において前記シリコン基板中に、前記第1のチャネル領域の前記第2の側において、前記第1のチャネル領域から離間して前記n型のドレインエクステンション領域の一部と重畳して形成されたn型のドレイン領域と、
前記第1の素子領域内において前記シリコン基板上に、前記第1のチャネル領域の前記第1の側において、前記第1の素子分離領域から前記第1のチャネル領域に向かって、前記n型のソース領域を覆って形成された第1の引張応力膜と、
前記第1の素子領域内において前記シリコン基板上に、前記第1のチャネル領域の前記第2の側において、前記第1の素子分離領域から前記第1のチャネル領域に向かって、前記n型のドレイン領域を覆って形成された第2の引張応力膜と、
を備え、
前記第1の引張応力膜は、前記第1のチャネル領域に近い第1の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第1の側の第1の側壁面に沿って、ただし前記第1の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第1の延在部を有し、
前記第2の引張応力膜は、前記チャネル領域に近い第2の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第2の側の第2の側壁面に沿って、ただし前記第2の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第2の延在部を有するnチャネルMOSトランジスタと、
前記第2の素子領域内において、前記シリコン基板上に第2のゲート絶縁膜を介して、前記シリコン基板中の第2のチャネル領域に対応して形成された第2のゲート電極と、
前記第2の素子領域内において前記シリコン基板中に、前記第2のチャネル領域の第1の側および第2の側にそれぞれ形成されたp型のソースエクステンション領域およびp型のドレインエクステンション領域と、
前記第2の素子領域内において前記シリコン基板中に、前記第2のチャネル領域の前記第1の側に、前記第2のチャネル領域から離間して前記p型ソースエクステンション領域の一部と重畳して形成されたp型のソース領域と、
前記第2の素子領域内において前記シリコン基板中に、前記第2のチャネル領域の前記第2の側において、前記第2のチャネル領域から離間して前記p型ドレインエクステンション領域の一部と重畳して形成されたp型のドレイン領域と、
前記第2の素子領域内において前記シリコン基板上に、前記第2のチャネル領域の前記第1の側において、前記第2の素子分離領域から前記第2のチャネル領域に向かって、前記p型のソース領域を覆って形成された第1の圧縮応力膜と、
前記第2の素子領域内において前記シリコン基板上に、前記第2のチャネル領域の前記第2の側において、前記第2の素子分離領域から前記第2のチャネル領域に向かって、前記p型のドレイン領域を覆って形成された第2の圧縮応力膜と、
を備え、
前記第1の圧縮応力膜は、前記第2のチャネル領域に近い第3の先端部に、前記第2のゲート電極のうち、前記チャネル領域の前記第1の側の第3の側壁面に沿って、ただし前記第3の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第3の延在部を有し、
前記第2の圧縮応力膜は、前記第2のチャネル領域に近い第4の先端部に、前記第2のゲート電極のうち、前記チャネル領域の前記第2の側の第4の側壁面に沿って、ただし前記第4の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第4の延在部を有するpチャネルMOSトランジスタと、
を備えたことを特徴とする半導体集積回路装置。
(付記9)
素子分離領域により素子領域が画定されたシリコン基板上に、前記素子領域内において、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子領域内において前記シリコン基板中にn型またはp型である第1の導電型の不純物元素をイオン注入し、前記ゲート電極直下のチャネル領域の第1の側および第2の側に、それぞれ前記第1の導電型のソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記シリコン基板上、前記ゲート電極の、前記チャネル領域の第1の側に対応する第1の側壁面および前記第2の側に対応する第2の側壁面に、それぞれ第1および第2のオフセット側壁膜を形成する工程と、
前記素子領域内において前記シリコン基板中に、前記ゲート電極および前記第1および第2のオフセット側壁膜をマスクに第1の導電型の不純物元素をイオン注入することにより、前記シリコン基板中、前記チャネル領域の前記第1の側において前記チャネル領域から見て前記第1のオフセット側壁膜の外側に、前記ソースエクステンション領域の一部と重畳して前記第1の導電型を有するソース領域を、また前記シリコン基板中、前記チャネル領域の前記第2の側において前記チャネル領域から見て前記第2のオフセット側壁膜の外側に、前記ドレインエクステンション領域の一部と重畳して、前記第1の導電型を有するドレイン領域を、それぞれ形成する工程と、
前記シリコン基板上に、前記第1のオフセット側壁膜、前記ゲート電極および前記第2のオフセット側壁膜を覆って、引張応力または圧縮応力である第1の応力を蓄積した応力膜を形成する工程と、
前記シリコン基板上に前記応力膜を覆って保護膜を形成する工程と、
前記保護膜を化学機械研磨して、前記応力膜のうち、前記第1および第2のオフセット側壁膜の頂部、および前記ゲート電極の頂部を覆う部分を露出する工程と、
前記応力膜の露出部分をエッチングにより除去することにより、前記応力膜から、前記チャネル領域の第1の側に位置し前記第1の応力を蓄積した第1の応力膜と、前記チャネル領域の第2の側に位置し、前記第1の応力膜から分離し、前記第1の応力を蓄積した第2の応力膜を形成し、前記第1および第2のオフセット側壁膜の頂部を露出する工程と、
前記第1および第2のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去し、前記ゲート電極の第1の側壁面と、前記第1の引張応力膜のうち前記シリコン基板から前記第1の側壁面に沿って上方に延在する第1の延在部との間、および前記ゲート電極の第2の側壁絶縁膜と、前記第2の引張応力膜のうち前記シリコン基板から前記第2の側壁面に沿って上方に延在する第2の延在部との間に、それぞれ第1および第2の空隙を形成する工程と、
を含み、
前記第1の導電型がn型である場合は前記第1の応力が引張応力であり、前記第1の導電型がp型である場合は前記第1の応力が圧縮応力であることを特徴とするMOSトランジスタの製造方法。
(付記10)
前記第1および第2のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去する工程は、前記第1の側壁面および前記第1の延在部の間に残留する第1のオフセット膜、および前記第2の側壁面および前記第2の延在部の間に残留する第2のオフセット膜の、前記シリコン基板表面から測った高さが、前記ゲート電極の高さの40%以下になるように実行されることを特徴とする請求項9記載のMOSトランジスタの製造方法。
(付記11)
前記第1および第2のオフセット絶縁膜の形成工程は、前記第1および第2のオフセット絶縁膜が、前記シリコン基板表面に接する部分ではゲート長方向に第1の幅を有し、前記シリコン基板表面から離間するにつれてより小さい第2の幅に変化する形状に形成されていることを特徴とする請求項9または10記載のMOSトランジスタの製造方法。
(付記12)
前記第1および第2のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去する工程では、前記保護膜も同時にエッチングされることを特徴とする請求項10または11記載のMOSトランジスタの製造方法。
(付記13)
さらに前記第1および第2の空隙を形成する工程の後、前記シリコン基板上に層間絶縁膜を、プラズマCVD法により、実質的な応力を蓄積しないような条件で形成する工程を含むことを特徴とする請求項9〜12のうち、いずれか一項記載のMOSトランジスタの製造方法。
(付記14)
前記層間絶縁膜を形成する工程は、前記層間絶縁膜が、前記第1および第2の延在部の上端において前記第1および第2の空隙2をそれぞれ閉じ込めるように実行されることを特徴とする請求項13記載のMOSトランジスタの製造方法。
(付記15)
前記層間絶縁膜を形成する工程は、前記層間絶縁膜が、前記第1および第2の空隙を充填するように実行されることを特徴とする請求項13記載のMOSトランジスタの製造方法。
(付記16)
さらに前記第1および第2の空隙を形成する工程の後、前記シリコン基板上に絶縁膜を、前記絶縁膜が前記第1および第2の延在部の上端部において前記第1および第2の空隙をそれぞれ閉じ込めるように略一定の厚さに堆積する工程と、前記絶縁膜上に層間絶縁膜を堆積する工程を含むことを特徴とする請求項9〜12のうち、いずれか一項記載のMOSトランジスタの製造方法。
2,22A,22B ゲート絶縁膜
3,23A,23B ポリシリコンゲート電極
3A,3B,23WA1,23WA2,23WB1,23WB2 オフセット側壁絶縁膜
4 応力膜
4A 応力膜部分
21A,21B素子領域
21P,21N ウェル
21a,21c ソースエクステンション領域
21b,21d ドレインエクステンション領域
21e,21g ソース領域
21f,21h ドレイン領域
24SA,24DA,23SB,24DB,23GA,24GB シリサイド領域
27A 引張応力膜
27B 圧縮応力膜
28 保護膜
28X 残渣
29 層間絶縁膜
29A〜29E ビアホール
30A〜30E ビアプラグ
31A〜31D 延在部
32A〜32D 隙間
Claims (8)
- 素子分離領域により素子領域が画定されたシリコン基板と、
前記素子領域内において、前記シリコン基板上にゲート絶縁膜を介して形成され、前記シリコン基板中にチャネル領域を形成するゲート電極と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の第1の側および第2の側にそれぞれ形成されたn型、p型のいずれか一方である第1の導電型を有するソースエクステンション領域、および前記第1の導電型を有するドレインエクステンション領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第1の側に、前記チャネル領域から離間して前記ソースエクステンション領域の一部と重畳して形成された前記第1の導電型のソース領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第2の側に、前記チャネル領域から離間してドレインエクステンション領域の一部と重畳して形成された第1の導電型のドレイン領域と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第1の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ソース領域を覆って形成された、引張応力、圧縮応力のいずれかである第1の応力を蓄積した第1の応力膜と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第2の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ドレイン領域を覆って形成された、前記第1の応力を蓄積した第2の応力膜と、
を備え、
前記第1の応力膜は、前記チャネル領域に近い第1の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第1の側に位置する第1の側壁面に沿って、ただし前記第1の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第1の延在部を有し、
前記第2の応力膜は、前記チャネル領域に近い第2の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第2の側に位置する第2の側壁面に沿って、ただし前記第2の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第2の延在部を有し、
前記第1の導電型がn型である場合、前記第1の応力は引張応力であり、前記第1の導電型がp型である場合、前記第1の応力は圧縮応力であることを特徴とするMOSトランジスタ。 - 前記第1の側壁面と前記第1の延在部、および前記第2の側壁面と前記第2の延在部の間には、それぞれ第1および第2の空隙が形成されていることを特徴とする請求項1記載のMOSトランジスタ。
- 前記シリコン基板上には実質的に無応力の層間絶縁膜が、前記ゲート電極および前記第1,第2の応力膜を覆って形成されており、前記第1および第2の空隙は、前記第1の延在部と前記第1の側壁面の間、および前記第2の延在部と前記第2の側壁面の間において、前記層間絶縁膜の下方に形成されることを特徴とする請求項1または2記載のMOSトランジスタ。
- 素子分離領域により第1および第2の素子領域が画定されたシリコン基板と、
前記第1の素子領域内において、前記シリコン基板上に第1のゲート絶縁膜を介して、前記シリコン基板中の第1のチャネル領域に対応して形成された第1のゲート電極と、
前記第1の素子領域内において前記シリコン基板中に、前記第1のチャネル領域の第1の側および第2の側にそれぞれ形成されたn型のソースエクステンション領域およびn型のドレインエクステンション領域と、
前記第1の素子領域内において前記シリコン基板中に、前記第1のチャネル領域の前記第1の側に、前記第1のチャネル領域から離間して前記n型のソースエクステンション領域の一部と重畳して形成されたn型のソース領域と、
前記第1の素子領域内において前記シリコン基板中に、前記第1のチャネル領域の前記第2の側において、前記第1のチャネル領域から離間して前記n型のドレインエクステンション領域の一部と重畳して形成されたn型のドレイン領域と、
前記第1の素子領域内において前記シリコン基板上に、前記第1のチャネル領域の前記第1の側において、前記第1の素子分離領域から前記第1のチャネル領域に向かって、前記n型のソース領域を覆って形成された第1の引張応力膜と、
前記第1の素子領域内において前記シリコン基板上に、前記第1のチャネル領域の前記第2の側において、前記第1の素子分離領域から前記第1のチャネル領域に向かって、前記n型のドレイン領域を覆って形成された第2の引張応力膜と、
を備え、
前記第1の引張応力膜は、前記第1のチャネル領域に近い第1の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第1の側の第1の側壁面に沿って、ただし前記第1の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第1の延在部を有し、
前記第2の引張応力膜は、前記チャネル領域に近い第2の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第2の側の第2の側壁面に沿って、ただし前記第2の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第2の延在部を有するnチャネルMOSトランジスタと、
前記第2の素子領域内において、前記シリコン基板上に第2のゲート絶縁膜を介して、前記シリコン基板中の第2のチャネル領域に対応して形成された第2のゲート電極と、
前記第2の素子領域内において前記シリコン基板中に、前記第2のチャネル領域の第1の側および第2の側にそれぞれ形成されたp型のソースエクステンション領域およびp型のドレインエクステンション領域と、
前記第2の素子領域内において前記シリコン基板中に、前記第2のチャネル領域の前記第1の側に、前記第2のチャネル領域から離間して前記p型ソースエクステンション領域の一部と重畳して形成されたp型のソース領域と、
前記第2の素子領域内において前記シリコン基板中に、前記第2のチャネル領域の前記第2の側において、前記第2のチャネル領域から離間して前記p型ドレインエクステンション領域の一部と重畳して形成されたp型のドレイン領域と、
前記第2の素子領域内において前記シリコン基板上に、前記第2のチャネル領域の前記第1の側において、前記第2の素子分離領域から前記第2のチャネル領域に向かって、前記p型のソース領域を覆って形成された第1の圧縮応力膜と、
前記第2の素子領域内において前記シリコン基板上に、前記第2のチャネル領域の前記第2の側において、前記第2の素子分離領域から前記第2のチャネル領域に向かって、前記p型のドレイン領域を覆って形成された第2の圧縮応力膜と、
を備え、
前記第1の圧縮応力膜は、前記第2のチャネル領域に近い第3の先端部に、前記第2のゲート電極のうち、前記チャネル領域の前記第1の側の第3の側壁面に沿って、ただし前記第3の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第3の延在部を有し、
前記第2の圧縮応力膜は、前記第2のチャネル領域に近い第4の先端部に、前記第2のゲート電極のうち、前記チャネル領域の前記第2の側の第4の側壁面に沿って、ただし前記第4の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第4の延在部を有するpチャネルMOSトランジスタと、
を備えたことを特徴とする半導体集積回路装置。 - 素子分離領域により素子領域が画定されたシリコン基板上に、前記素子領域内において、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子領域内において前記シリコン基板中にn型またはp型である第1の導電型の不純物元素をイオン注入し、前記ゲート電極直下のチャネル領域の第1の側および第2の側に、それぞれ前記第1の導電型のソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記シリコン基板上、前記ゲート電極の、前記チャネル領域の第1の側に対応する第1の側壁面および前記第2の側に対応する第2の側壁面に、それぞれ第1および第2のオフセット側壁膜を形成する工程と、
前記素子領域内において前記シリコン基板中に、前記ゲート電極および前記第1および第2のオフセット側壁膜をマスクに第1の導電型の不純物元素をイオン注入することにより、前記シリコン基板中、前記チャネル領域の前記第1の側において前記チャネル領域から見て前記第1のオフセット側壁膜の外側に、前記ソースエクステンション領域の一部と重畳して前記第1の導電型を有するソース領域を、また前記シリコン基板中、前記チャネル領域の前記第2の側において前記チャネル領域から見て前記第2のオフセット側壁膜の外側に、前記ドレインエクステンション領域の一部と重畳して、前記第1の導電型を有するドレイン領域を、それぞれ形成する工程と、
前記シリコン基板上に、前記第1のオフセット側壁膜、前記ゲート電極および前記第2のオフセット側壁膜を覆って、引張応力または圧縮応力である第1の応力を蓄積した応力膜を形成する工程と、
前記シリコン基板上に前記応力膜を覆って保護膜を形成する工程と、
前記保護膜を化学機械研磨して、前記応力膜のうち、前記第1および第2のオフセット側壁膜の頂部、および前記ゲート電極の頂部を覆う部分を露出する工程と、
前記応力膜の露出部分をエッチングにより除去することにより、前記応力膜から、前記チャネル領域の第1の側に位置し前記第1の応力を蓄積した第1の応力膜と、前記チャネル領域の第2の側に位置し、前記第1の応力膜から分離し、前記第1の応力を蓄積した第2の応力膜を形成し、前記第1および第2のオフセット側壁膜の頂部を露出する工程と、
前記第1および第2のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去し、前記ゲート電極の第1の側壁面と、前記第1の引張応力膜のうち前記シリコン基板から前記第1の側壁面に沿って上方に延在する第1の延在部との間、および前記ゲート電極の第2の側壁絶縁膜と、前記第2の引張応力膜のうち前記シリコン基板から前記第2の側壁面に沿って上方に延在する第2の延在部との間に、それぞれ第1および第2の空隙を形成する工程と、
を含み、
前記第1の導電型がn型である場合は前記第1の応力が引張応力であり、前記第1の導電型がp型である場合は前記第1の応力が圧縮応力であることを特徴とするMOSトランジスタの製造方法。 - 前記第1および第2のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去する工程は、前記第1の側壁面および前記第1の延在部の間に残留する第1のオフセット膜、および前記第2の側壁面および前記第2の延在部の間に残留する第2のオフセット膜の、前記シリコン基板表面から測った高さが、前記ゲート電極の高さの40%以下になるように実行されることを特徴とする請求項5記載のMOSトランジスタの製造方法。
- さらに前記第1および第2の空隙を形成する工程の後、前記シリコン基板上に層間絶縁膜を、プラズマCVD法により、実質的な応力を蓄積しないような条件で形成する工程を含むことを特徴とする請求項5または6記載のMOSトランジスタの製造方法。
- 前記層間絶縁膜を形成する工程は、前記層間絶縁膜が、前記第1および第2の延在部の上端において前記第1および第2の空隙2をそれぞれ閉じ込めるように実行されることを特徴とする請求項7記載のMOSトランジスタの製造方法。
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