JP2012004457A - 半導体発光素子の製造方法 - Google Patents

半導体発光素子の製造方法 Download PDF

Info

Publication number
JP2012004457A
JP2012004457A JP2010139854A JP2010139854A JP2012004457A JP 2012004457 A JP2012004457 A JP 2012004457A JP 2010139854 A JP2010139854 A JP 2010139854A JP 2010139854 A JP2010139854 A JP 2010139854A JP 2012004457 A JP2012004457 A JP 2012004457A
Authority
JP
Japan
Prior art keywords
layer
substrate
temperature
type
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010139854A
Other languages
English (en)
Inventor
Aya Miura
彩 三浦
Toshihide Izumitani
敏英 泉谷
Kazuhiro Akiyama
和博 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010139854A priority Critical patent/JP2012004457A/ja
Priority to US13/041,123 priority patent/US20110312117A1/en
Publication of JP2012004457A publication Critical patent/JP2012004457A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)

Abstract

【課題】結晶性の良い半導体発光素子の製造方法を提供する。
【解決手段】実施形態によれば、半導体発光素子の製造方法は、加熱した基板上に、インジウムを含む活性層を形成する工程と、前記活性層を形成するときと実質的に同じ温度に前記基板を加熱した状態で、前記活性層上に、窒化物半導体からなる多層膜を形成する工程と、を備えた。
【選択図】図１

Description

本発明の実施形態は、半導体発光素子の製造方法に関する。
窒化物半導体を用いた半導体発光素子は、一般に、サファイア基板上に、低温バッファ層を介して、ｎ型層、活性層、ｐ型層が設けられた構造を有する。各層の結晶性は発光効率に影響し、結晶性を左右する条件の一つとして、各層の成長温度がある。
特開２００３−２８３０５７号公報
結晶性の良い半導体発光素子の製造方法を提供する。
実施形態によれば、半導体発光素子の製造方法は、加熱した基板上に、インジウムを含む活性層を形成する工程と、前記活性層を形成するときと実質的に同じ温度に前記基板を加熱した状態で、前記活性層上に、窒化物半導体からなる多層膜を形成する工程と、を備えた。
第１実施形態に係る半導体発光素子の模式断面図。 第２実施形態に係る半導体発光素子の模式断面図。 （ａ）は第１実施形態に係る半導体発光素子の成長シーケンスを、（ｂ）は第２実施形態に係る半導体発光素子の成長シーケンスを示す図。 活性層とその上層との成長温度差と、ピット密度と、光出力との関係を示すグラフ。
以下、図面を参照し、実施形態について説明する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体発光素子の模式断面図である。
基板１１上に、窒化物半導体層の積層体が設けられている。基板１１は、例えば、（０００１）面を有するサファイア基板である。各窒化物半導体層は、基板１１の（０００１）面上に、例えばＭＯＣＶＤ（metal organic chemical vapor deposition）法により、エピタキシャル成長される。
窒化物半導体層の積層体は、基板１１側から順に形成された低温バッファ層１２、ＧａＮ層１３、ｎ型層（またはｎ型コンタクト層）１４、活性層１５、キャップ層１６、１７、ｐ型クラッド層１８、ｐ型コンタクト層１９を含む。
低温バッファ層１２は、例えばＧａＮを含む。ＧａＮ層１３は、低温バッファ層１２より高温で成長される。低温バッファ層１２及びＧａＮ層１３は、基板１１とＧａＮ系半導体との格子不整合を緩和する。
ｎ型層１４は、例えばＧａＮを含み、さらにｎ型不純物として例えばシリコン（Ｓｉ）が添加されたｎ型の窒化物半導体層である。
活性層１５は、インジウム（Ｉｎ）を含む。活性層１５は、例えば、井戸層と、井戸層よりもバンドギャップが大きい障壁層とを交互に繰り返し積層した多重量子井戸構造を有する。井戸層は、例えばＩｎＸＧａ１−ＸＮ（０＜Ｘ≦１）を含む。障壁層は、例えばＩｎＸＧａ１−ＸＮ（０≦Ｘ＜１）、またはＡｌＸＧａ１−ＸＮ層（０＜Ｘ≦１）を含む。井戸層はアンドープ、障壁層はアンドープもしくはｎ型である。
キャップ層１６、１７は、例えばＡｌＸＧａ１−ＸＮ層（０≦Ｘ＜１）を含み、ｐ型不純物として例えばマグネシウム（Ｍｇ）が添加された窒化物半導体層である。
ｐ型クラッド層１８およびｐ型コンタクト層１９は、例えばＡｌＸＧａ１−ＸＮ層（０≦Ｘ＜１）を含み、ｐ型不純物として例えばマグネシウム（Ｍｇ）が添加されたｐ型の窒化物半導体層である。
また、それらの窒化物半導体層をＧａＮ層にすると、ＡｌＧａＮ層よりも表面平坦性が良く、活性層１５に加わる歪みを低減できる。
キャップ層１６、１７は、活性層１５よりもバンドギャップが大きく、活性層１５との間に電位障壁を形成し、キャリアのオーバーフローを抑制して、活性層１５にキャリアを閉じこめる。ｐ型クラッド層１８は、活性層１５に正孔を供給する。ｐ型コンタクト層１９は、電極との間でオーミックコンタクトを確保する。
ｐ型コンタクト層１９上には透明電極３１が設けられ、その透明電極３１上にｐ側電極３２が設けられている。透明電極３１は、活性層１５が発する光に対して透明であり、ｐ型コンタクト層１９に対してオーミック接触している。透明電極３１として、例えばＩＴＯ（indium Tin Oxide）などの金属酸化物を用いることができる。ｐ側電極３２は、金属材料からなる。
ｎ型層１４は、活性層１５、キャップ層１６、１７、ｐ型クラッド層１８及びｐ型コンタクト層１９が設けられていない領域を有し、その領域の表面上にｎ側電極３３が設けられている。ｎ側電極３３は、金属材料からなり、ｎ型層１４に対してオーミック接触している。
ｎ側電極３３に相対的に低電位が、ｐ側電極３２に相対的に高電位が印加される。例えば、ｎ側電極３３にグランド電位が、ｐ側電極３２に正電位が印加される。これにより、ｎ型層１４側から電子が、ｐ型層側から正孔が活性層１５に注入され、活性層１５で電子と正孔が再結合して発光する。
次に、図１（ｂ）及び図３（ａ）を参照して、第１実施形態に係る半導体発光素子の製造方法について説明する。
図３（ａ）は、第１実施形態に係る半導体発光素子における、基板１１上への各窒化物半導体層の成長シーケンスを示す。横軸は時間を、縦軸は基板１１の加熱温度を表す。
基板１１は、反応容器内で、図１（ｂ）に示すようにサセプタ１０上に支持される。サセプタ１０は、図示しない加熱機構を有する。サセプタ１０の加熱機構には、図示しない制御装置の制御に基づいて電力が供給され、サセプタ１０は加熱される。このサセプタ１０の加熱により、その上に支持された基板１１が加熱される。したがって、基板温度はサセプタ１０の設定温度（制御温度）に対応する。
反応容器内には、各窒化物半導体層を構成する元素を含む原料ガスが導入され、加熱された基板１１上に輸送された原料ガスが反応して、各窒化物半導体層が気相成長する。例えば、窒素原料の一つとしてアンモニアを用いることができる。
窒化物半導体層を形成する前に、例えば水素雰囲気中で基板１１の表面を熱処理（サーマルクリーニング）する。図３（ａ）においてｔ１の期間、サーマルクリーニングが行われる。サーマルクリーニングのとき、基板１１は例えば１０００℃前後に加熱され、期間ｔ１中、その温度はほぼ一定に保持される。
次に、基板温度を降温させて、例えばサファイアからなる基板１１の（０００１）面上に低温バッファ層１２を成長させる。このとき、基板１１は、例えば５００〜５５０℃に加熱される。低温バッファ層１２の膜厚は３０〜５０ｎｍ程度が望ましく、アンモニア流量は１０ｓｌｍ程度、原料の総流量は３０ｓｌｍ程度が望ましい。成長レートは、３ｎｍ／分以下が望ましい。低温バッファ層１２を、３ｎｍ／分以下で成長させることにより、上層のＧａＮ層１３に発生するピットを抑え、結晶性の良いＧａＮ層１３を形成できる。図３（ａ）においてｔ２の期間、低温バッファ層１２の成長が行われる。期間ｔ２中、基板温度はほぼ一定に保持される。
次に、基板温度を昇温させて、低温バッファ層１２上にＧａＮ層１３を成長させる。このとき、基板１１は、例えば１０００〜１２００℃に加熱される。続けて、同じ基板温度で、ＧａＮ層１３上にｎ型層１４を成長させる。ｎ型層１４の膜厚は５〜６μｍ程度が望ましく、アンモニア流量は１０ｓｌｍ程度、原料の総流量は３０ｓｌｍ程度が望ましい。成長レートは、２μｍ／時間以上が望ましい。
図３（ａ）においてｔ３の期間、ＧａＮ層１３及びｎ型層１４の成長が行われる。期間ｔ３中、基板温度はほぼ一定に保持される。
次に、基板温度を降温させて、ｎ型層１４上に活性層１５を成長させる。このとき、基板１１は、例えば７５０〜８５０℃に加熱される。
続けて、同じ基板温度で、活性層１５上にキャップ層１６を成長させる。キャップ層１６の膜厚は５ｎｍ程度が望ましく、アンモニア流量は３０ｓｌｍ程度が望ましく、成長レートは２ｎｍ／分程度が望ましい。
さらに続けて、同じ基板温度で、キャップ層１６上にキャップ層１７を成長させる。キャップ層１７の膜厚は５ｎｍ程度が望ましく、アンモニア流量は４ｓｌｍ程度が望ましく、成長レートは４ｎｍ／分程度が望ましい。
さらに続けて、同じ基板温度で、キャップ層１７上にｐ型クラッド層１８を成長させる。ｐ型クラッド層１８の膜厚は８０ｎｍ程度が望ましく、アンモニア流量は４ｓｌｍ程度が望ましく、成長レートは４０ｎｍ／分程度が望ましい。
さらに続けて、同じ基板温度で、ｐ型クラッド層１８上にｐ型コンタクト層１９を成長させる。ｐ型コンタクト層１９の膜厚は５ｎｍ程度が望ましく、アンモニア流量は４ｓｌｍ程度が望ましく、成長レートは２ｎｍ／分程度が望ましい。
図３（ａ）においてｔ４の期間、活性層１５、キャップ層１６、１７、ｐ型クラッド層１８およびｐ型コンタクト層１９の成長が行われる。この期間ｔ４中、基板温度はほぼ一定に保持される。
すなわち、サセプタ１０の設定温度を一定に制御し、基板１１の加熱温度を実質的に同じ温度に保った状態で、活性層１５、キャップ層１６、１７、ｐ型クラッド層１８およびｐ型コンタクト層１９が成長する。ここで、実質的に同じ温度とは、温度が全く同じ値であることに限らず、各層の結晶性に影響を与えない範囲の１０℃程度の変動も含む。
本実施形態では、活性層１５を形成した後に、活性層１５の上に形成されるキャップ層１６、１７、ｐ型クラッド層１８及びｐ型コンタクト層１９を含む多層膜４０を、活性層１５の成長時と同じ温度で成長させる。したがって、活性層１５を形成した後、活性層１５がその成長時の温度よりも高い温度に再昇温されない。これにより、特に活性層１５に使用されているＩｎＧａＮにピット等が発生してしまう結晶劣化を抑制できる。この結果、結晶欠陥が少ない高効率な半導体発光素子を提供できる。
ここで、図４において、横軸は、活性層１５とその上層（多層膜４０）との成長温度差（℃）を表す。この成長温度差は、基板１１の加熱温度差に対応する。左側の縦軸はピット密度（欠陥密度）（／ｃｍ２）を表し、右側の縦軸は光出力（相対値）を表す。実線は光出力の変化を表し、破線はピット密度の変化を表す。
この図４のグラフより、活性層１５とその上層との成長温度差が小さいほど、ピット密度が減り、光出力は増加する。また、活性層１５とその上層との成長温度差が１０℃以下では、ピット密度及び光出力は、活性層１５とその上層との成長温度が同じ（成長温度差が０）のときと同じ値となる。したがって、前述したように、「実質的に同じ温度」は、活性層１５とその上層との成長温度差が０〜１０℃に相当すると言える。
また、ＰＬ発光強度についても、光出力と同様な特性となり、成長温度差が１０℃以下のときに最も高い値を示す。さらに、ＰＬ発光強度についても、成長温度差が１０℃以下では、成長温度差が０℃のときと同じ値を示す。
以上説明したように、活性層１５とその上層との成長温度差が１０℃以内になるように、活性層１５とその上層との成長温度を実質的に同じ温度にすれば、ピット密度を低減し、光出力及びＰＬ発光強度を増大できる。
活性層１５が障壁層と井戸層とを含む構造の場合、障壁層と井戸層との成長温度（基板１１の加熱温度もしくはサセプタ１０の設定温度）が異なる場合がある。例えば、障壁層の方が井戸層よりも成長温度が高くなる傾向があるが、このときの障壁層の成長温度は、井戸層の結晶性を劣化させない。したがって、キャップ層１６、１７、ｐ型クラッド層１８およびｐ型コンタクト層１９を、障壁層の成長温度と実質的に同じ温度で成長させれば、井戸層及び障壁層は結晶性を劣化させない。
なお、井戸層の方が障壁層よりも成長温度が高い場合であっても、キャップ層１６、１７、ｐ型クラッド層１８およびｐ型コンタクト層１９を、井戸層の成長温度と実質的に同じ温度で成長させれば、井戸層及び障壁層は結晶性を劣化させない。
また、ｎ型層１４として、Ｉｎを含まないＧａＮ層を用いた場合、ｎ型層（ＧａＮ層）１４の成長温度を、Ｉｎを含む活性層１５の成長温度よりも高くすることで、ｎ型層（ＧａＮ層）１４の結晶欠陥を少なくできる。
多層膜４０を形成した後、すなわち図３（ａ）において期間ｔ４が経過した後、基板温度を室温にまで降温させる。この後、反応容器内において例えば窒素雰囲気中でアニール処理し、多層膜４０を低抵抗化する。このときのアニール温度は、活性層１５を成長させるときの温度よりも低い。したがって、活性層１５の再昇温による結晶性の劣化は生じない。
アニール処理後、基板１１上に前述した窒化物半導体層が形成されたウェーハを反応容器から取り出し、ｐ型コンタクト層１９の表面に保護膜を形成して、例えばＲＩＥ（Reactive Ion Etching）法により、ｐ型コンタクト層１９、ｐ型クラッド層１８、キャップ層１７、１６および活性層１５の一部を除去する。これにより、ｎ型層１４の一部の表面を露出させる。
そして、ｐ型コンタクト層１９上に透明電極３１を、その上にｐ側電極３２を形成する。また、露出されたｎ型層１４表面上にｎ側電極３３を形成する。
（第２実施形態）
図２（ａ）は、第２実施形態に係る半導体発光素子の模式断面図である。なお、第１実施形態と同じ要素には同じ符号を付し、その詳細な説明を省略することがある。
基板１１上に、窒化物半導体層の積層体が設けられている。基板１１は、例えば、（０００１）面を有するサファイア基板である。各窒化物半導体層は、基板１１の（０００１）面上に、例えばＭＯＣＶＤ法により、エピタキシャル成長される。
窒化物半導体層の積層体は、基板１１側から順に形成された低温バッファ層２２、ＩｎＧａＮ層２３、ｎ型層（またはｎ型コンタクト層）２４、活性層１５、キャップ層２６、ｐ型クラッド層２８、ｐ型コンタクト層２９を含む。
低温バッファ層２２は、例えばＩｎＸＧａ１−ＸＮ（０＜Ｘ＜０．１）を含む。ＩｎＧａＮ層２３は、低温バッファ層２２より高温で成長される。低温バッファ層２２及びＩｎＧａＮ層２３は、基板１１とＧａＮ系半導体との格子不整合を緩和する。
ｎ型層２４は、例えばＩｎＸＧａ１−ＸＮ（０＜Ｘ＜０．０６）を含み、さらにｎ型不純物として例えばシリコン（Ｓｉ）が添加されたｎ型の窒化物半導体層である。
活性層１５は、第１実施形態と同様、インジウム（Ｉｎ）を含む。
キャップ層２６は、例えばＩｎＸＧａ１−ＸＮ（０＜Ｘ＜０．０６）を含み、ｐ型不純物として例えばマグネシウム（Ｍｇ）が添加された窒化物半導体層である。
ｐ型クラッド層２８およびｐ型コンタクト層２９は、例えばＩｎＸＧａ１−ＸＮ（０＜Ｘ＜０．０６）を含み、ｐ型不純物として例えばマグネシウム（Ｍｇ）が添加されたｐ型の窒化物半導体層である。
キャップ層２６は、活性層１５よりもバンドギャップが大きく、活性層１５との間に電位障壁を形成し、キャリアのオーバーフローを抑制して、活性層１５にキャリアを閉じこめる。ｐ型クラッド層２８は、活性層１５に正孔を供給する。ｐ型コンタクト層２９は、電極との間でオーミックコンタクトを確保する。
ｐ型コンタクト層２９上には透明電極３１が設けられ、その透明電極３１上にｐ側電極３２が設けられている。透明電極３１は、活性層１５が発する光に対して透明であり、ｐ型コンタクト層２９に対してオーミック接触している。
ｎ型層２４は、活性層１５、キャップ層２６、ｐ型クラッド層２８及びｐ型コンタクト層２９が設けられていない領域を有し、その領域の表面上にｎ側電極３３が設けられている。ｎ側電極３３は、ｎ型層２４に対してオーミック接触している。
ｎ側電極３３にグランド電位が、ｐ側電極３２に正電位が印加される。これにより、ｎ型層２４側から電子が、ｐ型層側から正孔が活性層１５に注入され、活性層１５で電子と正孔が再結合して発光する。
次に、図２（ｂ）及び図３（ｂ）を参照して、第２実施形態に係る半導体発光素子の製造方法について説明する。
図３（ｂ）は、第２実施形態に係る半導体発光素子における、基板１１上への各窒化物半導体層の成長シーケンスを示す。横軸は時間を、縦軸は基板１１の加熱温度を表す。
本実施形態においても、基板１１は、反応容器内で、図２（ｂ）に示すようにサセプタ１０上に支持され、サセプタ１０が加熱されることで、その上に支持された基板１１が加熱される。
反応容器内には、各窒化物半導体層を構成する元素を含む原料ガスが導入され、加熱された基板１１上に輸送された原料ガスが反応して、各窒化物半導体層が気相成長する。
窒化物半導体層を形成する前に、例えば水素雰囲気中で基板１１の表面を熱処理（サーマルクリーニング）する。図３（ｂ）においてｔ１の期間、サーマルクリーニングが行われる。サーマルクリーニングのとき、基板１１は例えば１０００℃前後に加熱され、期間ｔ１中、その温度はほぼ一定に保持される。
次に、基板温度を降温させて、例えばサファイアからなる基板１１の（０００１）面上に低温バッファ層２２を成長させる。このとき、基板１１は、例えば５００〜５５０℃に加熱される。低温バッファ層２２の膜厚は、３０〜５０ｎｍ程度が望ましく、成長レートは、３ｎｍ／分以下が望ましい。低温バッファ層２２を、３ｎｍ／分以下で成長させることにより、上層のＩｎＧａＮ層２３に発生するピットを抑え、結晶性の良いＩｎＧａＮ層２３を形成できる。図３（ｂ）においてｔ２の期間、低温バッファ層２２の成長が行われる。期間ｔ２中、基板温度はほぼ一定に保持される。
次に、基板温度を昇温させて、低温バッファ層２２上にＩｎＧａＮ層２３を成長させる。このとき、基板１１は、例えば７５０〜８５０℃に加熱される。ＩｎＧａＮ層２３の膜厚は、６μｍ以下が望ましい。
続けて、同じ基板温度で、ＩｎＧａＮ層２３上にｎ型層２４を成長させる。ｎ型層２４の膜厚は、６μｍ以下が望ましい。
続けて、同じ基板温度で、ｎ型層２４上に活性層１５を成長させる。
続けて、同じ基板温度で、活性層１５上にキャップ層２６を成長させる。
続けて、同じ基板温度で、キャップ層２６上にｐ型クラッド層２８を成長させる。ｐ型クラッド層２８の膜厚は、１００ｎｍ以下が望ましい。
続けて、同じ基板温度で、ｐ型クラッド層２８上にｐ型コンタクト層２９を成長させる。
図３（ｂ）においてｔ５の期間、ＩｎＧａＮ層２３、ｎ型層２４、活性層１５、キャップ層２６、ｐ型クラッド層２８およびｐ型コンタクト層２９の成長が行われる。この期間ｔ５中、基板温度はほぼ一定に保持される。
すなわち、サセプタ１０の設定温度を一定に制御し、基板１１の加熱温度を実質的に同じ温度に保った状態で、低温バッファ層２２より上のＩｎＧａＮ層２３、ｎ型層２４、活性層１５、キャップ層２６、ｐ型クラッド層２８およびｐ型コンタクト層２９が成長する。ここで、実質的に同じ温度とは、温度が全く同じ値であることに限らず、各層の結晶性に影響を与えない範囲の１０℃程度の変動も含む。
本実施形態においても、活性層１５を形成した後に、活性層１５の上に形成されるキャップ層２６、ｐ型クラッド層２８及びｐ型コンタクト層２９を含む多層膜５０を、活性層１５の成長時と同じ温度で成長させる。したがって、活性層１５を形成した後、活性層１５がその成長時の温度よりも高い温度に再昇温されない。これにより、特に活性層１５に使用されているＩｎＧａＮにピット等が発生してしまう結晶劣化を抑制できる。この結果、結晶欠陥が少ない高効率な半導体発光素子を提供できる。
本実施形態においても、前述した実施形態と同様、図４のグラフより、活性層１５とその上層（多層膜５０）との成長温度差が１０℃以内になるように、活性層１５とその上層との成長温度を実質的に同じ温度にすれば、ピット密度を低減し、光出力及びＰＬ発光強度を増大できる。
また、基板１１上にエピタキシャル成長されるすべての窒化物半導体層（低温バッファ層２２、ＩｎＧａＮ層２３、ｎ型層２４、活性層１５、キャップ層２６、ｐ型クラッド層２８およびｐ型コンタクト層２９）にＩｎを添加させて、ＩｎＧａＮ層にすることで、格子不整合を低減させ、ピエゾ電界による再結合確率の低下及び結晶欠陥を抑制できる。この結果、より高効率な半導体発光素子を提供できる。
さらに、活性層１５と、その上下の層の屈折率が近くなり、全反射角が大きくなり、光取り出し効率が向上する。
また、ＩｎＧａＮ層２３、ｎ型層２４、キャップ層２６、ｐ型クラッド層２８およびｐ型コンタクト層２９を、活性層１５と同じＩｎＧａＮ層にすることで、それらの層の成長に適した温度が、活性層１５の成長に適した温度と同じになる。したがって、低温バッファ層２２より上のすべての窒化物半導体層を、図３（ｂ）において期間ｔ５で表されるように、同じ温度で成長させることができる。この結果、各層ごとに基板温度を昇温っせたり降温させたりする必要がない。したがって、所定の温度に昇温または降温するまでの待ち時間が不要となり、処理効率を向上できる。
ｎ型層２４における平均Ｉｎ組成は、活性層１５における平均Ｉｎ組成より小さい。また、ｐ型の各層における平均Ｉｎ組成は、活性層１５における平均Ｉｎ組成より小さい。これにより、ｎ型層２４及びｐ型の各層を、欠陥を少なくして成長させやすい。
多層膜５０を形成した後、すなわち図３（ｂ）において期間ｔ５が経過した後、基板温度を室温にまで降温させる。この後、反応容器内において例えば窒素雰囲気中でアニール処理し、多層膜５０を低抵抗化する。このときのアニール温度は、活性層１５を成長させるときの温度よりも低い。したがって、活性層１５の再昇温による結晶性の劣化は生じない。
アニール処理後、基板１１上に前述した窒化物半導体層が形成されたウェーハを反応容器から取り出し、ｐ型コンタクト層２９の表面に保護膜を形成して、例えばＲＩＥ法により、ｐ型コンタクト層２９、ｐ型クラッド層２８、キャップ層２６および活性層１５の一部を除去する。これにより、ｎ型層２４の一部の表面を露出させる。
そして、ｐ型コンタクト層２９上に透明電極３１を、その上にｐ側電極３２を形成する。また、露出されたｎ型層２４表面上にｎ側電極３３を形成する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…サセプタ、１１…基板、１２，２２…低温バッファ層、１３…ＧａＮ層、１４，２４…ｎ型層、１５…活性層、１６，１７，２６…キャップ層、１８，２８…ｐ型クラッド層、１９，２９…ｐ型コンタクト層、２３…ＩｎＧａＮ層、３１…透明電極、３２…ｐ側電極、３３…ｎ側電極、４０，５０…多層膜

Claims (5)

  1. 加熱した基板上に、インジウムを含む活性層を形成する工程と、
    前記活性層を形成するときと実質的に同じ温度に前記基板を加熱した状態で、前記活性層上に、窒化物半導体からなる多層膜を形成する工程と、
    前記多層膜を形成した後、前記基板を室温まで降温する工程と、
    を備えたことを特徴とする半導体発光素子の製造方法。
  2. 前記多層膜は、少なくともｐ型不純物が添加されたクラッド層及びｐ型不純物が添加されたコンタクト層を含むことを特徴とする請求項１記載の半導体発光素子の製造方法。
  3. 前記多層膜の形成時、前記多層膜にインジウムを添加することを特徴とする請求項１または２に記載の半導体発光素子の製造方法。
  4. 前記活性層を形成する前、前記多層膜の形成時と実質的に同じ温度に前記基板を加熱して、前記基板上に、インジウムを含むｎ型層を形成する工程をさらに備えたことを特徴とする請求項３記載の半導体発光素子の製造方法。
  5. 前記基板を、加熱機構を有するサセプタに支持させ、前記サセプタを介して前記基板を加熱し、
    前記活性層及び前記多層膜の形成時、前記サセプタの設定温度を一定にすることを特徴とする請求項１〜４のいずれか１つに記載の半導体発光素子の製造方法。
JP2010139854A 2010-06-18 2010-06-18 半導体発光素子の製造方法 Pending JP2012004457A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010139854A JP2012004457A (ja) 2010-06-18 2010-06-18 半導体発光素子の製造方法
US13/041,123 US20110312117A1 (en) 2010-06-18 2011-03-04 Method for manufacturing semiconductor light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010139854A JP2012004457A (ja) 2010-06-18 2010-06-18 半導体発光素子の製造方法

Publications (1)

Publication Number Publication Date
JP2012004457A true JP2012004457A (ja) 2012-01-05

Family

ID=45329030

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010139854A Pending JP2012004457A (ja) 2010-06-18 2010-06-18 半導体発光素子の製造方法

Country Status (2)

Country Link
US (1) US20110312117A1 (ja)
JP (1) JP2012004457A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5668647B2 (ja) * 2011-09-06 2015-02-12 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
WO2014002959A1 (ja) * 2012-06-25 2014-01-03 三菱化学株式会社 ｍ面窒化物系発光ダイオードの製造方法

Also Published As

Publication number Publication date
US20110312117A1 (en) 2011-12-22

Similar Documents

Publication Publication Date Title
JP4940317B2 (ja) 半導体発光素子及びその製造方法
JP4872450B2 (ja) 窒化物半導体発光素子
JP5372045B2 (ja) 半導体発光素子
JP4881491B2 (ja) 半導体発光素子
JP2005277374A (ja) Ｉｉｉ族窒化物系化合物半導体発光素子及びその製造方法
JP2011238971A (ja) 窒化物半導体発光素子の製造方法
JP2008226906A (ja) 窒化物半導体発光素子
JP2008130877A (ja) 窒化物半導体発光素子の製造方法
CN106415860B (zh) 氮化物半导体发光元件
JP4521719B2 (ja) 半導体デバイスの製造
JP2008244160A (ja) ＩＩＩ族窒化物系化合物半導体に対する電極形成方法及びｐ型ＩＩＩ族窒化物系化合物半導体の製造方法
JP2008277714A (ja) ＧａＮ系半導体発光ダイオードの製造方法
JP2018125430A (ja) 半導体発光素子および半導体発光素子の製造方法
TWI666790B (zh) Iii族氮化物半導體發光元件的製造方法及iii族氮化物半導體發光元件
JP5873260B2 (ja) Ｉｉｉ族窒化物積層体の製造方法
JP6654596B2 (ja) 半導体発光素子および半導体発光素子の製造方法
JP2007227832A (ja) 窒化物半導体素子
JP2008130878A (ja) 窒化物半導体発光素子
JP2006210692A (ja) ３族窒化物系化合物半導体発光素子
JP2010040692A (ja) 窒化物系半導体素子及びその製造方法
JP2012204540A (ja) 半導体装置およびその製造方法
JP2005085932A (ja) 発光ダイオード及びその製造方法
JP2007214548A (ja) ＧａＮ系発光素子およびその製造方法
JP2005129923A (ja) 窒化物半導体、それを用いた発光素子、発光ダイオード、レーザー素子およびランプ並びにそれらの製造方法
JP2012004457A (ja) 半導体発光素子の製造方法