JP2011528864A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2011528864A5 JP2011528864A5 JP2011520107A JP2011520107A JP2011528864A5 JP 2011528864 A5 JP2011528864 A5 JP 2011528864A5 JP 2011520107 A JP2011520107 A JP 2011520107A JP 2011520107 A JP2011520107 A JP 2011520107A JP 2011528864 A5 JP2011528864 A5 JP 2011528864A5
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- test
- modeling
- test cell
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005259 measurement Methods 0.000 claims description 175
- 238000000034 method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 6
- 238000003384 imaging method Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005070 sampling Methods 0.000 description 7
- 238000000691 measurement method Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001419 dependent Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
Description
図1Aは、本発明の一実施形態による半導体デバイス製造中の度量衡計測法を説明する一連の断面図を示すフローチャートである。図1A中、使用する度量衡計測法には前方フィードと側方フィードとセル再使用技術が含まれる。フローチャートは、平版印刷−エッチング−平版印刷−エッチングの二重パターン形成平版印刷セットアップに使用される度量衡計測法をそのまま説明するものである。平版印刷−平版印刷−エッチングの二重パターン形成平版印刷や単一パターン形成平版印刷やスペーサパターン形成に対応して実装することができ、また様々な他の環境下で度量衡計測を行なうよう実装することもできるために、この度量衡計測法は、この種の二重パターン形成平版印刷に使用するよう限定はされない。図1Aは、4セルターゲット配置を用いる前方フィードと側方フィードとセル再使用度量衡計測からなるこの方法を示すものであり、この配置は異なる領域においてターゲットとされるサンプルのスクライブラインに沿って整列する4個のターゲットセルと、一方向にだけ度量衡計測値を処理する光波散乱計測技法とを含むものである。前方フィードと側方フィードとセル再使用度量衡計測法は、所与の環境下で必要とされる度量衡計測値の種別に応じて異なる目録のターゲットセルを用いて具現化することができる。さらに、分光法および/または角分解光波散乱計測や反射率計や楕円偏光法等を介し、光波散乱計測技法を実装することができる。
図1Aに示す例によれば、計測対象のパターン形成サンプルには、手順の各工程ごとにフォトレジスト101とハードマスク102とパターン形成層103と絶縁層104と既存パターン105とを含む最大5つの層を含めることができる。無論、異なる環境下にあっては、より多いかまたはより少ない層を存在させることができる。しかしながら、たとえ異なる数の層を用いようとも、前方フィードと側方フィードとセル再使用度量衡計測法は自動化製法の生成を依然として実行可能とし、前方フィードと側方フィードとセル再使用とを提供することができる。一例を挙げるに、4ターゲットセルの配置はセル1・106とセル2・107と、セル3・108とセル4・109とを用いて実装することができ、各セルはサンプルのスクライブラインに沿う異なる領域を覆うよう位置決めすることができる。先ず、セル1は、既存パターン105と絶縁層104とパターン形成層とハードマスク102とを用いたサンプルPの臨界寸法計測に使用することができる。セル2・107は、サンプルPの皮膜度量衡を計測するのに用いることができる。セル2を用いて得られる皮膜度量衡計測値からの情報は、そこでFSと標識付けされた左向きの矢印により示される如くセル1・106に対し行なわれる計測に対し側方フィードすることができる。これらの皮膜度量衡計測値には、皮膜肉厚や皮膜の屈折分散品質や皮膜誘電体分散品質を含めることができる。セル1・106に用いる計測ツールあるいは計測方法は、この情報を用いてサンプルPの臨界寸法(CD)度量衡計測をモデリングすることができる。一例を挙げるに、セル1を用いて得られる臨界寸法計測値は、ラインエッジの粗さ(LER:line−edge roughness)やライン幅の粗さ(LWR:line−width roughness)やライン幅(頂部や中間部や底部)や角の丸みやラインの底部の延長部分の計測値であるフッターの寸法とすることができる。
これら2つの計測を行なった後、二重パターン形成平版印刷セットアップの第1の平版印刷工程を完了させることができ、そこではフォトレジスト101がハードマスク102の頂部に層形成され、現像される。平版印刷工程は、第1の後続形成層内に新規サンプルL1を生成し、その層は現像されたフォトレジスト101を含んでいて、それが続いて計測される。本例では、セル2・107とセル1・106は共にこのサンプルの計測に再使用される。サンプルPからセル2・107により計測される皮膜度量衡は、FFと標識付けられた湾曲矢印により示される如く、セル2・107の計測へ前方フィードすることができる。そこでセル2・107をサンプルL1をターゲットとする計測に用いることができ、このセルはそこでサンプルL1の臨界寸法(CD)度量衡計測のモデリングに用いられる。この時点で、サンプルL1からのセル2・107のCDは、ここでサンプルL1をターゲットとするセル1・106における計測工程に対して側方フィードすることができる。同時に、サンプルPからサンプリングされたセル1・106のCDは、ここでL1をターゲットとするセル1・106における計測工程に対して前方フィードすることができる。サンプルPからサンプリングされたセル1・106のCDの前方フィード時に、サンプルPからセル1・106を使ってサンプリングされた厳密なCDに代え、CDの開始推定値を前方フィードしてさらにモデリングすることができる。サンプルL1をターゲットとするセル1・106はこの情報を用い、第1の平版印刷工程L1後のサンプル間のオーバーレイと当初のサンプルPのそれを算出することができる。
サンプルの第1回エッチングの完了後に、第2回平版印刷工程を完了させ、第2の後続形成層内に新規サンプルL2を生成することができる。この新規サンプルL2は、ハードマスク102の追加と現像済みフォトレジスト104の別の層とを用いた第1のエッチングの完了後の問題とするパターン形成サンプルで構成される。セル2・107とセル3・108は、サンプルL2の度量衡計測を行なうのに再使用することができる。サンプルE1からセル3・108を使ってサンプリングされた皮膜度量衡は、ここでサンプルL2をターゲットとするセル3の計測へ前方フィードされる。セル3・108の計測は、この情報を用いてサンプルL2のCD度量衡計測をモデリングすることができる。サンプルE1からセル2・107を使ってモデリングされたCD度量衡は、ここでサンプルL2をターゲットとするセル2・107の計測へ前方フィードすることができる。サンプルE1からサンプリングされたセル2・106のCDの前方フィード時に、サンプルE1からセル2・107を使ってサンプリングされた厳密なCDに代え、CDの開始推定値を前方フィードしてさらにモデリングすることができる。これと同時にあるいは続いて、サンプルL2からセル3・107を使ってモデリングされたCD度量衡計測値はサンプルL2をターゲットとするセル2・107の計測に側方フィードすることができる。セル2・107の計測は、この情報を用いてサンプルL1とサンプルPとの間のオーバーレイを算出することができる。同様に、サンプルL2からセル3・108を使ってモデリングされたCDはセル4・109の計測に対して側方フィードすることができ、このセルはこの情報を用いてサンプルL2と問題とする初期サンプルPとの間のオーバーレイを算出することができる。
平版印刷−エッチング−平版印刷−エッチングの二重パターン形成セットアップを完了する最後の工程が、第2回エッチング工程である。得られたサンプルE2は、パターン形成された層103と絶縁層104と既存のパターン105とを含んでいる。セル2・107とセル3・108とセル4・109を再使用し、このサンプルE2における度量衡計測値をサンプリングする。セル3・108は、計測値をサンプリングし、サンプルE2上のそのターゲット領域のCDのモデリングに用いる。この情報は、そこで両方のセル2・107とセル3・109の計測に対して側方フィードされる。セル2・107の計測においては、この情報を用いてサンプルE2上のそのターゲット領域のCDをモデリングすることができる。セル3・109の計測においては、この情報を用い、サンプルE2と初期サンプルPとの間のオーバーレイを算出することができる。
図1Aに示した工程の幾つかの変形例は、本発明の実施形態の範囲内にある。限定するのではなく、一例を挙げるに、図1Bは本発明の代替の実施形態による半導体デバイスの製造中の度量衡計測法の一つの予測例を示すものである。本実施形態は、3セルターゲット配置を用いる。1つのセルを取り除くことで、先のオーバーレイ計測値からL2オーバーレイに対して前方フィードが実行不能にできることに留意されたい。しかしながら、図1Bに示した方法に用いるターゲットに必要な設置面積は、図1Aの方法に用いるターゲットに必要なものよりも実質的には少ない。これは、L1からPまでが依然計測され、臨界(すなわち、最も厳しい許容範囲)が本例の場合L2とL1の間にあるために、多くの場合、現実的なトレードオフである。3セル手法の利点は、それがターゲットの全設置面積を低減し、4個使用の事例と、平版印刷1と平版印刷2に関するフォーカス/ドーズと、これに加え、臨界寸法と、平版印刷1から先の印刷および平版印刷2から平版印刷1までのオーバーレイもまた可能とされる点にある。
図1Bに示す例によれば、製造し計測するパターン形成サンプルは上記の5層、例えばフォトレジスト101とハードマスク102とパターン形成する層103と絶縁層104と既存パターン105とを利用することができる。異なる環境下では、より多数あるいはより少数の層を存在させることができる。一例を挙げるに、3個のターゲットセル配置はセル1・106とセル2・107とセル3・108を用いて実装することができ、各セルはサンプルのスクライブラインに沿って異なる領域を覆うよう位置決めすることができる。先ず、セル1・106は、既存パターン105と絶縁層104とパターン形成層103とハードマスク102とを用いて先の工程からサンプルの臨界寸法(CD)計測用に用いることができる。セル3・108は、フォーカスを計測し、先の工程を行なうのに用いることができる。CDおよびフォーカス/ドーズ計測を行なった後、第1の平版印刷工程aを完了させることができ、そこでフォトレジスト101をハードマスク102の頂部に層形成し、現像する。平版印刷工程は、フォトレジスト101を現像することで形成される第1の平版印刷層L1を生成する。第1の平版印刷層L1はそこで、3個のセル106,107,108を全て用いて計測することができる。本例の場合、セル1・106は既存層とL1との間のオーバーレイ(OVL)の計測において再使用され、セル2・107は第1の平版印刷層L1の臨界寸法(CD)計測において、セル3・108は第1の平版印刷層L1のフォーカス/ドーズ計測において再使用される。
上記は本発明の好適な実施形態の完全な説明ではあるが、様々な代替例や改変例や等価物を使用することが可能である。それ故、本発明の範囲は上記の説明の参照によらずに判断すべきであり、その代りに添付特許請求の範囲をその等価物の範囲全体と併せ参照して判断すべきである。全ての特徴は、その好悪に関係なく、他の特徴にその好悪に関係なく組み合わせることができる。従属請求項では、不定冠詞「一つの(A)」もしくは「一つの(An)」は、明示的にそうでないと断らない限り、この冠詞に続く1つ以上の品目の一つの量を指すものである。従属請求項では、用語「または」は包括的な「または」として解釈すべきであり、すなわち例えば、AかBのいずれかが個別に存在する場合、あるいはAとBの両方が存在する場合に、AまたはBが満たされる。添付特許請求の範囲は、所与の請求項において「する手段」なる語句を用いて一つの限定が明示的に具陳されていない限り、ミーンズ・プラス・ファンクション(機能により限定される手段)を含むとして解釈してはならない。
本発明は、たとえば、以下のような態様で実現することもできる。
適用例1:
半導体製造中の度量衡計測方法であって、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測をモデリングする工程と、
b)前記層内の第2の試験セルに対する第2回計測を行なう工程と、
c)前記第2回計測からの情報を前記第1回計測の前記モデリングにフィードする工程と、
前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、d)それぞれ工程a)とb)からの情報を用いてそれぞれ前記第1と第2の試験セルに対する第3回計測と第4回計測をモデリングする工程とを含む、方法。
適用例2:
工程a)は、前記一部製造されたデバイスの前記層内に形成された前記第1の試験セルに対する臨界寸法度量衡計測をモデリングする工程を含む、適用例1の方法。
適用例3:
工程b)は、前記層内の前記第2の試験セルに対し皮膜度量衡計測を行なう工程を含む、適用例1の方法。
適用例4:
工程c)は、前記第2回計測からの前記情報を前記第1回計測の前記モデリングに側方フィードする工程を含む、適用例1の方法。
適用例5:
工程d)は、オーバーレイ度量衡において第3回計測をモデリングする工程を含む、適用例1の方法。
適用例6:
工程d)は、臨界寸法度量衡用に第4回計測をモデリングする工程を含む、適用例1の方法。
適用例7:
工程d)は、前記第1の試験セルに対する前記第1回計測値を前方フィードし、前記第1の試験セルに対する前記第3回計測をモデリングする工程を含む、適用例1の方法。
適用例8:
工程d)は、前記第2の試験セルに対する前記第2回計測値を前方フィードし、前記第2の試験セルに対する前記第4回計測をモデリングする工程を含む、適用例1の方法。
適用例9:
工程d)は、前記第2の試験セルに対する前記第4回計測値を側方フィードし、前記第1の試験セルに対する前記第3回計測をモデリングする工程を含む、適用例1の方法。
適用例10:
e)前記層上にエッチングが行なわれた後、前記層内の前記第2の試験セルに対する第5回計測をモデリングする工程と、
f)前記層内の第3の試験セルに対し第6回計測を行なう工程と、
g)前記第6回計測からの情報を前記第5回計測の前記モデリングにフィードする工程と、
前記第1と第2と第3の試験セルを含む前記層上に第2の平版印刷パターンが形成された後、h)それぞれ工程f)とg)からの情報を用いてそれぞれ前記第2と第3の試験セルに対する第7回計測と第8回計測をモデリングする工程とをさらに含む、適用例1の方法。
適用例11:
工程e)は、前記第2の試験セルに対する臨界寸法度量衡計測をモデリングする工程を含む、適用例10の方法。
適用例12:
工程f)は、前記第3の試験セルに対し皮膜度量衡計測を行なう工程を含む、適用例10の方法。
適用例13:
工程g)は、前記第6回計測から前記第5回計測の前記モデリングへ情報を側方給送する工程を含む、適用例10の方法。
適用例14:
前記第7回計測はオーバーレイ度量衡計測である、適用例10の方法。
適用例15:
前記第8回計測は臨界寸法度量衡計測である、適用例10の方法。
適用例16:
工程h)は、前記第2の試験セルについての前記第5回計測値を前方フィードし、前記第2の試験セルに対する前記第7回計測をモデリングする工程を含む、適用例10の方法。
適用例17:
工程h)は、前記第3の試験セルについての前記第6回計測値を前方フィードし、前記第3の試験セルに対する前記第8回計測をモデリングする工程を含む、適用例10の方法。
適用例18:
工程h)は、前記第3の試験セルに対する前記第8回計測値を側方フィードし、前記第2の試験セルに対する前記第7回計測をモデリングする工程を含む、適用例10の方法。
適用例19:
さらに、前記第6回計測値からの情報を用い、前記層内の第4の試験セルに対し第9回計測をモデリングする工程を含む、適用例10の方法。
適用例20:
前記第3の試験セルは撮像ターゲットを含む、適用例10の方法。
適用例21:
第4の試験セルに対する第9回計測が、前記第3の試験セルに対する前記第6回計測値の前方フィードを含む、適用例20の方法。
適用例22:
第4の試験セルに対する第9回計測が、前記第3の試験セルに対する前記第8回計測値の側方フィードを含む、適用例20の方法。
適用例23:
前記層に対し第2のエッチングが行なわれ後、
i)前記第2の試験セルに対する第9回計測をモデリングする工程と、
j)前記第3の試験セルに対する第10回計測をモデリングする工程と、
k)前記第3の試験セルに対する前記第10回計測からの情報をフィードし、前記第2の試験セルに対する前記第9回計測をモデリングする工程とをさらに含む、適用例10の方法。
適用例24:
工程i)は、前記第2の試験セルに対し臨界寸法度量衡計測をモデリングする工程を含む、適用例23の方法。
適用例25:
工程j)は、前記第3の試験セルに対し臨界寸法度量衡計測をモデリングする工程を含む、適用例23の方法。
適用例26:
工程k)は、前記第3の試験セル上に前記第10回計測値を側方フィードし、前記第2の試験セル上で前記第9回計測をモデリングする工程を含む、適用例26の方法。
適用例27:
前記第3の試験セルに対する前記第10回計測値を用い前記第4の試験セルに対する第11回計測をモデリングする工程をさらに含む、適用例23の方法。
適用例28:
前記第3の試験セルに対する前記第10回計測値を側方フィードし、前記第4の試験セルに対する前記第11回計測をモデリングする、適用例27の方法。
適用例29:
前記第1回計測にはレジストの露光前の前記レジストの高さの計測が含まれ、前記第2回計測には前記レジストの露光後の前記レジストの前記高さの計測が含まれる、適用例1の方法。
適用例30:
半導体デバイスの製造中の度量衡計測装置であって、
材料層あるいは材料層内に形成されたパターンに対する1つ以上の種別の度量衡計測を行なうよう構成した度量衡計測ツールと、
前記度量衡計測ツールに結合したコンピュータプロセッサと、
前記プロセッサに結合したコンピュータメモリで、前記コンピュータプロセッサによる実行時に前記度量衡計測ツールに、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測のモデリングと、
b)前記層内の第2の試験セルに対する第2回計測と、
c)前記第2回計測から前記第1回計測の前記モデリングへの情報のフィードと、
d)前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、それぞれa)とb)からの情報を用いて前記第1と第2の試験セル上でそれぞれ第3回計測と第4回計測のモデリングとを行なわせるコンピュータ可読命令を組み入れたコンピュータメモリとを備える、装置。
適用例31:
半導体デバイスの製造に使用する試験構造であって、
基板と、
前記基板上に形成されるかもしくは前記基板表面の材料層内に形成された2つ以上の試験セルとを備え、前記2つ以上の試験セルのそれぞれが前記基板上に形成されるかもしくはその上に形成された材料層上に形成された複数の試験パターンを含んでおり、前記試験セルは、前記基板あるいはその上に形成された1つ以上の材料層に対し行なわれた2つ以上の平版印刷工程に関連する度量衡計測用に構成されており、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの少なくとも2つが実質同じ試験パターンでもってパターン形成され、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの1つだけがパターン形成され、2つ以上の試験セルのうちのその他はパターン形成されないままとし、2つ以上の試験セルのそれぞれにおける試験パターンおよび/または前記2つ以上の試験セルのうちの2つ以上の間の前記パターンの差異が、度量衡計測の前方フィードまたは側方フィードを促すよう構成した、試験構造。
適用例32:
各セル内の前記パターンおよび/またはセル間の前記パターンの前記差異を目的に合わせ設定、すなわち度量衡計測値内の適合パラメータの数を低減するようにした、適用例31の試験構造。
適用例33:
前記2つ以上の試験セルは少なくとも4個のセルを含み、そのうち少なくとも2個が実質一方向を向くパターンを有し、少なくとも他の2個が第1の方向に実質垂直な方向を向く類似のパターンを有する、適用例31の試験構造。
適用例34:
前記2つ以上の試験セルは少なくとも3個のセルを含み、そのうち少なくとも1個が撮像ターゲットを含む、適用例31の試験構造。
適用例35:
前記2つ以上の試験セルは、回折格子ターゲットを含む第1および第2のセルと皮膜肉厚ターゲットを含む第3のセルとを含む3個のセルで構成される、適用例31の試験構造。
本発明は、たとえば、以下のような態様で実現することもできる。
適用例1:
半導体製造中の度量衡計測方法であって、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測をモデリングする工程と、
b)前記層内の第2の試験セルに対する第2回計測を行なう工程と、
c)前記第2回計測からの情報を前記第1回計測の前記モデリングにフィードする工程と、
前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、d)それぞれ工程a)とb)からの情報を用いてそれぞれ前記第1と第2の試験セルに対する第3回計測と第4回計測をモデリングする工程とを含む、方法。
適用例2:
工程a)は、前記一部製造されたデバイスの前記層内に形成された前記第1の試験セルに対する臨界寸法度量衡計測をモデリングする工程を含む、適用例1の方法。
適用例3:
工程b)は、前記層内の前記第2の試験セルに対し皮膜度量衡計測を行なう工程を含む、適用例1の方法。
適用例4:
工程c)は、前記第2回計測からの前記情報を前記第1回計測の前記モデリングに側方フィードする工程を含む、適用例1の方法。
適用例5:
工程d)は、オーバーレイ度量衡において第3回計測をモデリングする工程を含む、適用例1の方法。
適用例6:
工程d)は、臨界寸法度量衡用に第4回計測をモデリングする工程を含む、適用例1の方法。
適用例7:
工程d)は、前記第1の試験セルに対する前記第1回計測値を前方フィードし、前記第1の試験セルに対する前記第3回計測をモデリングする工程を含む、適用例1の方法。
適用例8:
工程d)は、前記第2の試験セルに対する前記第2回計測値を前方フィードし、前記第2の試験セルに対する前記第4回計測をモデリングする工程を含む、適用例1の方法。
適用例9:
工程d)は、前記第2の試験セルに対する前記第4回計測値を側方フィードし、前記第1の試験セルに対する前記第3回計測をモデリングする工程を含む、適用例1の方法。
適用例10:
e)前記層上にエッチングが行なわれた後、前記層内の前記第2の試験セルに対する第5回計測をモデリングする工程と、
f)前記層内の第3の試験セルに対し第6回計測を行なう工程と、
g)前記第6回計測からの情報を前記第5回計測の前記モデリングにフィードする工程と、
前記第1と第2と第3の試験セルを含む前記層上に第2の平版印刷パターンが形成された後、h)それぞれ工程f)とg)からの情報を用いてそれぞれ前記第2と第3の試験セルに対する第7回計測と第8回計測をモデリングする工程とをさらに含む、適用例1の方法。
適用例11:
工程e)は、前記第2の試験セルに対する臨界寸法度量衡計測をモデリングする工程を含む、適用例10の方法。
適用例12:
工程f)は、前記第3の試験セルに対し皮膜度量衡計測を行なう工程を含む、適用例10の方法。
適用例13:
工程g)は、前記第6回計測から前記第5回計測の前記モデリングへ情報を側方給送する工程を含む、適用例10の方法。
適用例14:
前記第7回計測はオーバーレイ度量衡計測である、適用例10の方法。
適用例15:
前記第8回計測は臨界寸法度量衡計測である、適用例10の方法。
適用例16:
工程h)は、前記第2の試験セルについての前記第5回計測値を前方フィードし、前記第2の試験セルに対する前記第7回計測をモデリングする工程を含む、適用例10の方法。
適用例17:
工程h)は、前記第3の試験セルについての前記第6回計測値を前方フィードし、前記第3の試験セルに対する前記第8回計測をモデリングする工程を含む、適用例10の方法。
適用例18:
工程h)は、前記第3の試験セルに対する前記第8回計測値を側方フィードし、前記第2の試験セルに対する前記第7回計測をモデリングする工程を含む、適用例10の方法。
適用例19:
さらに、前記第6回計測値からの情報を用い、前記層内の第4の試験セルに対し第9回計測をモデリングする工程を含む、適用例10の方法。
適用例20:
前記第3の試験セルは撮像ターゲットを含む、適用例10の方法。
適用例21:
第4の試験セルに対する第9回計測が、前記第3の試験セルに対する前記第6回計測値の前方フィードを含む、適用例20の方法。
適用例22:
第4の試験セルに対する第9回計測が、前記第3の試験セルに対する前記第8回計測値の側方フィードを含む、適用例20の方法。
適用例23:
前記層に対し第2のエッチングが行なわれ後、
i)前記第2の試験セルに対する第9回計測をモデリングする工程と、
j)前記第3の試験セルに対する第10回計測をモデリングする工程と、
k)前記第3の試験セルに対する前記第10回計測からの情報をフィードし、前記第2の試験セルに対する前記第9回計測をモデリングする工程とをさらに含む、適用例10の方法。
適用例24:
工程i)は、前記第2の試験セルに対し臨界寸法度量衡計測をモデリングする工程を含む、適用例23の方法。
適用例25:
工程j)は、前記第3の試験セルに対し臨界寸法度量衡計測をモデリングする工程を含む、適用例23の方法。
適用例26:
工程k)は、前記第3の試験セル上に前記第10回計測値を側方フィードし、前記第2の試験セル上で前記第9回計測をモデリングする工程を含む、適用例26の方法。
適用例27:
前記第3の試験セルに対する前記第10回計測値を用い前記第4の試験セルに対する第11回計測をモデリングする工程をさらに含む、適用例23の方法。
適用例28:
前記第3の試験セルに対する前記第10回計測値を側方フィードし、前記第4の試験セルに対する前記第11回計測をモデリングする、適用例27の方法。
適用例29:
前記第1回計測にはレジストの露光前の前記レジストの高さの計測が含まれ、前記第2回計測には前記レジストの露光後の前記レジストの前記高さの計測が含まれる、適用例1の方法。
適用例30:
半導体デバイスの製造中の度量衡計測装置であって、
材料層あるいは材料層内に形成されたパターンに対する1つ以上の種別の度量衡計測を行なうよう構成した度量衡計測ツールと、
前記度量衡計測ツールに結合したコンピュータプロセッサと、
前記プロセッサに結合したコンピュータメモリで、前記コンピュータプロセッサによる実行時に前記度量衡計測ツールに、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測のモデリングと、
b)前記層内の第2の試験セルに対する第2回計測と、
c)前記第2回計測から前記第1回計測の前記モデリングへの情報のフィードと、
d)前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、それぞれa)とb)からの情報を用いて前記第1と第2の試験セル上でそれぞれ第3回計測と第4回計測のモデリングとを行なわせるコンピュータ可読命令を組み入れたコンピュータメモリとを備える、装置。
適用例31:
半導体デバイスの製造に使用する試験構造であって、
基板と、
前記基板上に形成されるかもしくは前記基板表面の材料層内に形成された2つ以上の試験セルとを備え、前記2つ以上の試験セルのそれぞれが前記基板上に形成されるかもしくはその上に形成された材料層上に形成された複数の試験パターンを含んでおり、前記試験セルは、前記基板あるいはその上に形成された1つ以上の材料層に対し行なわれた2つ以上の平版印刷工程に関連する度量衡計測用に構成されており、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの少なくとも2つが実質同じ試験パターンでもってパターン形成され、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの1つだけがパターン形成され、2つ以上の試験セルのうちのその他はパターン形成されないままとし、2つ以上の試験セルのそれぞれにおける試験パターンおよび/または前記2つ以上の試験セルのうちの2つ以上の間の前記パターンの差異が、度量衡計測の前方フィードまたは側方フィードを促すよう構成した、試験構造。
適用例32:
各セル内の前記パターンおよび/またはセル間の前記パターンの前記差異を目的に合わせ設定、すなわち度量衡計測値内の適合パラメータの数を低減するようにした、適用例31の試験構造。
適用例33:
前記2つ以上の試験セルは少なくとも4個のセルを含み、そのうち少なくとも2個が実質一方向を向くパターンを有し、少なくとも他の2個が第1の方向に実質垂直な方向を向く類似のパターンを有する、適用例31の試験構造。
適用例34:
前記2つ以上の試験セルは少なくとも3個のセルを含み、そのうち少なくとも1個が撮像ターゲットを含む、適用例31の試験構造。
適用例35:
前記2つ以上の試験セルは、回折格子ターゲットを含む第1および第2のセルと皮膜肉厚ターゲットを含む第3のセルとを含む3個のセルで構成される、適用例31の試験構造。
Claims (34)
- 半導体製造中の度量衡計測方法であって、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測をモデリングする工程と、
b)前記層内の第2の試験セルに対する第2回計測を行なう工程と、
c)前記第2回計測からの情報を前記第1回計測の前記モデリングにフィードする工程と、
前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、d)それぞれ工程a)とb)からの情報を用いてそれぞれ前記第1と第2の試験セルに対する第3回計測と第4回計測をモデリングする工程とを含み、
工程c)は、前記第2回計測からの前記情報を前記第1回計測の前記モデリングに側方フィードする工程を含む、方法。 - 工程a)は、前記一部製造されたデバイスの前記層内に形成された前記第1の試験セルに対する臨界寸法度量衡計測をモデリングする工程を含む、請求項1に記載の方法。
- 工程b)は、前記層内の前記第2の試験セルに対し皮膜度量衡計測を行なう工程を含む、請求項1に記載の方法。
- 工程d)は、オーバーレイ度量衡において第3回計測をモデリングする工程を含む、請求項1に記載の方法。
- 工程d)は、臨界寸法度量衡用に第4回計測をモデリングする工程を含む、請求項1に記載の方法。
- 工程d)は、前記第1の試験セルに対する前記第1回計測値を前方フィードし、前記第1の試験セルに対する前記第3回計測をモデリングする工程を含む、請求項1に記載の方法。
- 工程d)は、前記第2の試験セルに対する前記第2回計測値を前方フィードし、前記第2の試験セルに対する前記第4回計測をモデリングする工程を含む、請求項1に記載の方法。
- 工程d)は、前記第2の試験セルに対する前記第4回計測値を側方フィードし、前記第1の試験セルに対する前記第3回計測をモデリングする工程を含む、請求項1に記載の方法。
- e)前記層上にエッチングが行なわれた後、前記層内の前記第2の試験セルに対する第5回計測をモデリングする工程と、
f)前記層内の第3の試験セルに対し第6回計測を行なう工程と、
g)前記第6回計測からの情報を前記第5回計測の前記モデリングにフィードする工程と、
前記第1と第2と第3の試験セルを含む前記層上に第2の平版印刷パターンが形成された後、h)それぞれ工程f)とg)からの情報を用いてそれぞれ前記第2と第3の試験セルに対する第7回計測と第8回計測をモデリングする工程とをさらに含む、請求項1に記載の方法。 - 工程e)は、前記第2の試験セルに対する臨界寸法度量衡計測をモデリングする工程を含む、請求項9に記載の方法。
- 工程f)は、前記第3の試験セルに対し皮膜度量衡計測を行なう工程を含む、請求項9に記載の方法。
- 工程g)は、前記第6回計測から前記第5回計測の前記モデリングへ情報を側方フィードする工程を含む、請求項9に記載の方法。
- 前記第7回計測はオーバーレイ度量衡計測である、請求項9に記載の方法。
- 前記第8回計測は臨界寸法度量衡計測である、請求項9に記載の方法。
- 工程h)は、前記第2の試験セルについての前記第5回計測値を前方フィードし、前記第2の試験セルに対する前記第7回計測をモデリングする工程を含む、請求項9に記載の方法。
- 工程h)は、前記第3の試験セルについての前記第6回計測値を前方フィードし、前記第3の試験セルに対する前記第8回計測をモデリングする工程を含む、請求項9に記載の方法。
- 工程h)は、前記第3の試験セルに対する前記第8回計測値を側方フィードし、前記第2の試験セルに対する前記第7回計測をモデリングする工程を含む、請求項9に記載の方法。
- さらに、前記第6回計測値からの情報を用い、前記層内の第4の試験セルに対し第9回計測をモデリングする工程を含む、請求項9に記載の方法。
- 前記第3の試験セルは撮像ターゲットを含む、請求項9に記載の方法。
- 第4の試験セルに対する第9回計測が、前記第3の試験セルに対する前記第6回計測値の前方フィードを含む、請求項19に記載の方法。
- 第4の試験セルに対する第9回計測が、前記第3の試験セルに対する前記第8回計測値の側方フィードを含む、請求項19に記載の方法。
- 前記層に対し第2のエッチングが行なわれた後、
i)前記第2の試験セルに対する第9回計測をモデリングする工程と、
j)前記第3の試験セルに対する第10回計測をモデリングする工程と、
k)前記第3の試験セルに対する前記第10回計測からの情報をフィードし、前記第2の試験セルに対する前記第9回計測をモデリングする工程とをさらに含む、請求項9に記載の方法。 - 工程i)は、前記第2の試験セルに対し臨界寸法度量衡計測をモデリングする工程を含む、請求項22に記載の方法。
- 工程j)は、前記第3の試験セルに対し臨界寸法度量衡計測をモデリングする工程を含む、請求項22に記載の方法。
- 工程k)は、前記第3の試験セル上に前記第10回計測値を側方フィードし、前記第2の試験セル上で前記第9回計測をモデリングする工程を含む、請求項22に記載の方法。
- 前記第3の試験セルに対する前記第10回計測値を用い前記第4の試験セルに対する第11回計測をモデリングする工程をさらに含む、請求項22に記載の方法。
- 前記第3の試験セルに対する前記第10回計測値を側方フィードし、前記第4の試験セルに対する前記第11回計測をモデリングする、請求項26に記載の方法。
- 半導体製造中の度量衡計測方法であって、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測をモデリングする工程と、
b)前記層内の第2の試験セルに対する第2回計測を行なう工程と、
c)前記第2回計測からの情報を前記第1回計測の前記モデリングにフィードする工程と、
前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、d)それぞれ工程a)とb)からの情報を用いてそれぞれ前記第1と第2の試験セルに対する第3回計測と第4回計測をモデリングする工程とを含み、
前記第1回計測にはレジストの露光前の前記レジストの高さの計測が含まれ、前記第2回計測には前記レジストの露光後の前記レジストの前記高さの計測が含まれる、方法。 - 半導体デバイスの製造中の度量衡計測装置であって、
材料層あるいは材料層内に形成されたパターンに対する1つ以上の種別の度量衡計測を行なうよう構成した度量衡計測ツールと、
前記度量衡計測ツールに結合したコンピュータプロセッサと、
前記プロセッサに結合したコンピュータメモリで、前記コンピュータプロセッサによる実行時に前記度量衡計測ツールに、
a)一部製造されたデバイスの層内に形成された第1の試験セルに対する第1回計測のモデリングと、
b)前記層内の第2の試験セルに対する第2回計測と、
c)前記第2回計測から前記第1回計測の前記モデリングへの情報のフィードと、
d)前記第1と第2の試験セルを含む前記層上に平版印刷パターンが形成された後、それぞれa)とb)からの情報を用いて前記第1と第2の試験セル上でそれぞれ第3回計測と第4回計測のモデリングとを行なわせるコンピュータ可読命令を組み入れたコンピュータメモリとを備え、
前記モデリングへの情報のフィードは、前記第2回計測からの前記情報を前記第1回計測の前記モデリングに側方フィードする処理を含む、装置。 - 半導体デバイスの製造に使用する試験構造であって、
基板と、
前記基板上に形成されるかもしくは前記基板表面の材料層内に形成された2つ以上の試験セルとを備え、前記2つ以上の試験セルのそれぞれが前記基板上に形成されるかもしくはその上に形成された材料層上に形成された複数の試験パターンを含んでおり、前記試験セルは、前記基板あるいはその上に形成された1つ以上の材料層に対し行なわれた2つ以上の平版印刷工程に関連する度量衡計測用に構成されており、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの少なくとも2つが実質同じ試験パターンでもってパターン形成され、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの1つだけがパターン形成され、2つ以上の試験セルのうちのその他はパターン形成されないままとし、2つ以上の試験セルのそれぞれにおける試験パターンおよび/または前記2つ以上の試験セルのうちの2つ以上の間の前記パターンの差異が、度量衡計測の側方フィードを促すよう構成した、試験構造。 - 各セル内の前記パターン、および/またはセル間の前記パターンの前記差異は、度量衡計測値における適合パラメータの数を低減するように構成されている、請求項30に記載の試験構造。
- 前記2つ以上の試験セルは少なくとも4個のセルを含み、そのうち少なくとも2個が実質一方向を向くパターンを有し、少なくとも他の2個が第1の方向に実質垂直な方向を向く類似のパターンを有する、請求項30に記載の試験構造。
- 前記2つ以上の試験セルは少なくとも3個のセルを含み、そのうち少なくとも1個が撮像ターゲットを含む、請求項30に記載の試験構造。
- 半導体デバイスの製造に使用する試験構造であって、
基板と、
前記基板上に形成されるかもしくは前記基板表面の材料層内に形成された2つ以上の試験セルとを備え、前記2つ以上の試験セルのそれぞれが前記基板上に形成されるかもしくはその上に形成された材料層上に形成された複数の試験パターンを含んでおり、前記試験セルは、前記基板あるいはその上に形成された1つ以上の材料層に対し行なわれた2つ以上の平版印刷工程に関連する度量衡計測用に構成されており、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの少なくとも2つが実質同じ試験パターンでもってパターン形成され、少なくとも1つの平版印刷工程について、前記2つ以上の試験セルのうちの1つだけがパターン形成され、2つ以上の試験セルのうちのその他はパターン形成されないままとし、2つ以上の試験セルのそれぞれにおける試験パターンおよび/または前記2つ以上の試験セルのうちの2つ以上の間の前記パターンの差異が、度量衡計測の前方フィードまたは側方フィードを促すよう構成した、試験構造であり、
前記2つ以上の試験セルは、回折格子ターゲットを含む第1および第2のセルと皮膜肉厚ターゲットを含む第3のセルとを含む3個のセルで構成される、試験構造。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US8245108P | 2008-07-21 | 2008-07-21 | |
US61/082,451 | 2008-07-21 | ||
US12/502,112 US8930156B2 (en) | 2008-07-21 | 2009-07-13 | Metrology through use of feed forward feed sideways and measurement cell re-use |
US12/502,112 | 2009-07-13 | ||
PCT/US2009/050834 WO2010011560A2 (en) | 2008-07-21 | 2009-07-16 | Improved metrology through use of feed forward feed sideways and measurement cell re-use |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011528864A JP2011528864A (ja) | 2011-11-24 |
JP2011528864A5 true JP2011528864A5 (ja) | 2013-11-21 |
JP5584682B2 JP5584682B2 (ja) | 2014-09-03 |
Family
ID=41531010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011520107A Active JP5584682B2 (ja) | 2008-07-21 | 2009-07-16 | 前方フィードと側方フィードの使用および計測セルの再使用によって改善された度量衡計測 |
Country Status (7)
Country | Link |
---|---|
US (2) | US8930156B2 (ja) |
EP (1) | EP2311079A4 (ja) |
JP (1) | JP5584682B2 (ja) |
KR (2) | KR101616105B1 (ja) |
CN (2) | CN104810352B (ja) |
IL (1) | IL210061A0 (ja) |
WO (1) | WO2010011560A2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8930156B2 (en) | 2008-07-21 | 2015-01-06 | Kla-Tencor Corporation | Metrology through use of feed forward feed sideways and measurement cell re-use |
NL2005510A (en) * | 2009-12-15 | 2011-06-16 | Asml Netherlands Bv | Method and apparatus for overlay measurement. |
JP5640027B2 (ja) * | 2012-02-17 | 2014-12-10 | 株式会社日立ハイテクノロジーズ | オーバーレイ計測方法、計測装置、走査型電子顕微鏡およびgui |
JP6353831B2 (ja) * | 2012-06-26 | 2018-07-04 | ケーエルエー−テンカー コーポレイション | 角度分解反射率測定における走査および回折の光計測からのアルゴリズム的除去 |
CN103681250B (zh) * | 2012-09-17 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 两次刻蚀成型图形的关键尺寸的控制方法 |
US9760020B2 (en) | 2012-11-21 | 2017-09-12 | Kla-Tencor Corporation | In-situ metrology |
WO2014081909A1 (en) * | 2012-11-21 | 2014-05-30 | Kla-Tencor Corporation | In-situ metrology |
US10955359B2 (en) * | 2013-11-12 | 2021-03-23 | International Business Machines Corporation | Method for quantification of process non uniformity using model-based metrology |
TWI703651B (zh) | 2014-10-03 | 2020-09-01 | 美商克萊譚克公司 | 驗證度量目標及其設計 |
US10030965B2 (en) * | 2015-05-08 | 2018-07-24 | Kla-Tencor Corporation | Model-based hot spot monitoring |
US10534275B2 (en) | 2015-06-22 | 2020-01-14 | Nova Measuring Instruments Ltd. | Method for use in process control of manufacture of patterned sample |
TWI823344B (zh) * | 2015-12-15 | 2023-11-21 | 以色列商諾威股份有限公司 | 用於測量圖案化結構之特性的系統 |
US10018919B2 (en) | 2016-05-29 | 2018-07-10 | Kla-Tencor Corporation | System and method for fabricating metrology targets oriented with an angle rotated with respect to device features |
US10095122B1 (en) | 2016-06-30 | 2018-10-09 | Kla-Tencor Corporation | Systems and methods for fabricating metrology targets with sub-resolution features |
CN109643640B (zh) | 2016-08-04 | 2021-02-12 | 科磊股份有限公司 | 在工艺中控制衬底上图案定位的方法及计算机程序产品 |
US10712145B2 (en) * | 2016-10-20 | 2020-07-14 | Kla-Tencor Corporation | Hybrid metrology for patterned wafer characterization |
CN113571437B (zh) * | 2020-04-28 | 2023-09-08 | 长鑫存储技术有限公司 | 半导体器件测量方法 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6734967B1 (en) * | 1995-01-19 | 2004-05-11 | Kla-Tencor Technologies Corporation | Focused beam spectroscopic ellipsometry method and system |
US6023338A (en) * | 1996-07-12 | 2000-02-08 | Bareket; Noah | Overlay alignment measurement of wafers |
JP2002075815A (ja) | 2000-08-23 | 2002-03-15 | Sony Corp | パターン検査装置及びこれを用いた露光装置制御システム |
US7317531B2 (en) * | 2002-12-05 | 2008-01-08 | Kla-Tencor Technologies Corporation | Apparatus and methods for detecting overlay errors using scatterometry |
US7068833B1 (en) * | 2000-08-30 | 2006-06-27 | Kla-Tencor Corporation | Overlay marks, methods of overlay mark design and methods of overlay measurements |
US6673637B2 (en) * | 2000-09-20 | 2004-01-06 | Kla-Tencor Technologies | Methods and systems for determining a presence of macro defects and overlay of a specimen |
US7047099B2 (en) * | 2001-06-19 | 2006-05-16 | Applied Materials Inc. | Integrating tool, module, and fab level control |
US6678046B2 (en) * | 2001-08-28 | 2004-01-13 | Therma-Wave, Inc. | Detector configurations for optical metrology |
US6737208B1 (en) * | 2001-12-17 | 2004-05-18 | Advanced Micro Devices, Inc. | Method and apparatus for controlling photolithography overlay registration incorporating feedforward overlay information |
JP4938219B2 (ja) * | 2001-12-19 | 2012-05-23 | ケーエルエー−テンカー コーポレイション | 光学分光システムを使用するパラメトリック・プロフィーリング |
EP1503403B1 (en) * | 2002-04-17 | 2009-04-15 | Canon Kabushiki Kaisha | Reticle and optical characteristic measuring method |
US7067333B1 (en) * | 2002-06-28 | 2006-06-27 | Advanced Micro Devices, Inc. | Method and apparatus for implementing competing control models |
US6815232B2 (en) * | 2002-11-26 | 2004-11-09 | Advanced Micro Devices, Inc. | Method and apparatus for overlay control using multiple targets |
US7440105B2 (en) * | 2002-12-05 | 2008-10-21 | Kla-Tencor Technologies Corporation | Continuously varying offset mark and methods of determining overlay |
US7085676B2 (en) * | 2003-06-27 | 2006-08-01 | Tokyo Electron Limited | Feed forward critical dimension control |
JP4090986B2 (ja) | 2003-12-24 | 2008-05-28 | 東京エレクトロン株式会社 | 線幅測定方法,基板の処理方法及び基板の処理装置 |
JP4734261B2 (ja) * | 2004-02-18 | 2011-07-27 | ケーエルエー−テンカー コーポレイション | 連続変化するオフセットマークと、オーバレイ決定方法 |
US20050197721A1 (en) * | 2004-02-20 | 2005-09-08 | Yung-Cheng Chen | Control of exposure energy on a substrate |
US7566181B2 (en) * | 2004-09-01 | 2009-07-28 | Tokyo Electron Limited | Controlling critical dimensions of structures formed on a wafer in semiconductor processing |
US7408642B1 (en) * | 2006-02-17 | 2008-08-05 | Kla-Tencor Technologies Corporation | Registration target design for managing both reticle grid error and wafer overlay |
US20070212649A1 (en) | 2006-03-07 | 2007-09-13 | Asml Netherlands B.V. | Method and system for enhanced lithographic patterning |
JP2007328289A (ja) | 2006-06-09 | 2007-12-20 | Sanyo Electric Co Ltd | レチクル,半導体チップ,及び半導体装置の製造方法 |
US7849423B1 (en) * | 2006-07-21 | 2010-12-07 | Cadence Design Systems, Inc. | Method of verifying photomask data based on models of etch and lithography processes |
JP4861893B2 (ja) | 2006-07-28 | 2012-01-25 | 東京エレクトロン株式会社 | 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板の処理システム |
US7373215B2 (en) * | 2006-08-31 | 2008-05-13 | Advanced Micro Devices, Inc. | Transistor gate shape metrology using multiple data sources |
US8930156B2 (en) | 2008-07-21 | 2015-01-06 | Kla-Tencor Corporation | Metrology through use of feed forward feed sideways and measurement cell re-use |
-
2009
- 2009-07-13 US US12/502,112 patent/US8930156B2/en active Active
- 2009-07-16 KR KR1020117003954A patent/KR101616105B1/ko active IP Right Grant
- 2009-07-16 EP EP09800821A patent/EP2311079A4/en not_active Withdrawn
- 2009-07-16 CN CN201510030734.9A patent/CN104810352B/zh active Active
- 2009-07-16 JP JP2011520107A patent/JP5584682B2/ja active Active
- 2009-07-16 WO PCT/US2009/050834 patent/WO2010011560A2/en active Application Filing
- 2009-07-16 KR KR1020157025787A patent/KR101697893B1/ko active IP Right Grant
- 2009-07-16 CN CN200980128500.0A patent/CN102099906B/zh active Active
-
2010
- 2010-12-16 IL IL210061A patent/IL210061A0/en active IP Right Revival
-
2014
- 2014-12-31 US US14/588,055 patent/US9559019B2/en active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011528864A5 (ja) | ||
US8930156B2 (en) | Metrology through use of feed forward feed sideways and measurement cell re-use | |
JP5398502B2 (ja) | パターン作成方法、プロセス決定方法およびデバイス製造方法 | |
CN107003603B (zh) | 同时光刻及蚀刻校正流程的方法 | |
KR102467186B1 (ko) | 패턴화된 구조물에서 측정을 위한 테스트 구조물을 사용하는 테스트 구조물 및 계측 기술 | |
CN105573048B (zh) | 一种光学临近修正模型的优化方法 | |
TW200947153A (en) | Focus measurement method and method of manufacturing a semiconductor device | |
US8443309B2 (en) | Multifeature test pattern for optical proximity correction model verification | |
US20080052660A1 (en) | Method of correcting a designed pattern of a mask | |
KR100677995B1 (ko) | 포토리소그래피 공정의 제어 방법 | |
JP5356089B2 (ja) | エッチング近接効果補正モデルの作成方法、エッチング近接効果補正モデル、マスクパターンの補正方法、フォトマスク、半導体装置の製造方法、および半導体装置 | |
US8234602B2 (en) | Semiconductor-device manufacturing method | |
KR20090071736A (ko) | 식각 바이어스 모델링을 이용한 광학적 근접 효과 보정방법 | |
CN102789133B (zh) | 一种显影后检查方法 | |
US10008422B2 (en) | Method for assessing the usability of an exposed and developed semiconductor wafer | |
Huang et al. | Full-chip OPC and verification with a fast mask 3D model | |
Zheng et al. | Resist loss in 3D compact modeling | |
Dasari et al. | Scatterometry metrology challenges of EUV | |
Hinnen et al. | Scatterometry-based on-product focus measurement and monitoring | |
US8631359B1 (en) | System and technique for modeling resist profile change sensitivity at different heights | |
US11526087B2 (en) | Method of manufacturing a semiconductor device | |
US8533638B2 (en) | Post-optical proximity correction photoresist pattern collapse rule | |
JP2011164484A (ja) | マスク検証方法、半導体装置の製造方法およびマスク検証プログラム | |
JP2014238479A (ja) | マスクデータの作成方法 | |
JP2003177505A (ja) | 露光パターンの形成方法 |