JP2011520321A - 同時多重チャネルを取り扱うアーキテクチャー - Google Patents

Abstract

移動体通信システムにおける受信されたチャネルの強化されたダウンリンク処理のための装置および方法であって、制御データおよびトラヒックデータのためのバッファと、制御データおよびトラヒックデータをデマップするための少なくとも2つの独立に作動するデマッパアーを具備するデマッパーエンジンと、デマッパーエンジンによってアクセス可能なメモリセグメントをサポートするためのログ尤度比（ＬＬＲ）バッファと、復号器を含んでいる復号器エンジンであってその各々の復号器がＬＬＲバッファの選択されたメモリセグメントからのデータ上で作動する復号器エンジンと、およびデマッパーエンジン、ＬＬＲバッファおよび復号器エンジンのうちの少なくとも1つのものの制御を提供するアービトレーターとを具備する装置および方法が説明される。復号器のうちの少なくとも1つは、制御データの復号に適し、復号器の別の1つは、トラヒックデータの復号に適している。復号そのものを分割することによって、ダウンリンクスループットの向上を実現することができる。
【選択図】図8

Description

関連出願の参照

本件特許出願は、2008年3月28日に出願された「Architecture to Handle Concurrent Multiple Channels」という名称の仮出願61/040,540に基づいて優先権を主張するものであって、当該仮出願は、参照によってその全体が本件明細書に明白に組み込まれている。

本発明は、ワイヤレス通信システムに関係する。より詳細には、本発明は、ダウンリンク情報処理についてのスループットを改善するためのシステムおよび方法に関係する。

ワイヤレス通信システムは、音声、データなどのような様々なタイプの通信コンテンツを提供するために広く展開されている。これらのシステムは、利用可能なシステム資源（例えば、帯域幅および送信電力）を共有することによって複数のユーザとの通信をサポートすることができる多元接続システムであってよい。そのような多元接続システムの例には、符号分割多元接続（CDMA）システム、時分割多元接続（TDMA）システム、周波数分割多元接続（FDMA）システム、3GPP LTEシステム、および直交周波数分割多元接続（OFDMA）システムが含まれる。

一般に、ワイヤレス多元接続通信システムは、複数のワイヤレス端末のための通信を同時にサポートすることができる。各端末は、順方向リンクおよび逆方向リンク上の送信によって、1つまたは複数の基地局と通信する。順方向リンク（またはダウンリンク）とは、基地局から端末への通信リンクをいい、逆方向リンク（またはアップリンク）とは、端末から基地局への通信リンクをいう。この通信リンクは、単一入力・単一出力、複数入力・単一出力、または複数入力・複数出力（MIMO）システムによって確立されることができる。

MIMOシステムは、データ伝送のために複数（N_T個）の送信アンテナと複数（N_R個）の受信アンテナを使用する。N_T個の送信アンテナとN_R個の受信アンテナによって形成されるMIMOチャネルは、N_S個の独立チャネルに分解されることができる。独立チャネルは、空間チャネルとも呼ばれる。ここで、N_S≦min｛N_T，N_R｝である。N_S個の独立チャネルの各々は、1次元に対応する。MIMOシステムは、複数の送信アンテナと複数の受信アンテナとによって生成される追加次元が利用されると、改善されたパフォーマンス（例えば、より高いスループットおよびより高い信頼性）を提供することができる。

MIMOシステムは、時分割二重（TDD）および／または周波数分割二重（FDD）システムをサポートすることができる。TDDシステムでは、順方向リンク送信と逆方向リンク送信が同じ周波数領域にあるので、相互性原理により逆方向リンクチャネルから順方向リンクチャネルを推定することが可能となる。このことによって、アクセスポイントは、アクセスポイントにおいて複数のアンテナが利用可能であるとき、順方向リンク上の送信ビームフォーミング利得を引き出すことができる。

本件開示は、ダウンリンク・データ処理の向上のために複数のシステムを調整することに関係する説明を含んでいる。

本件開示の様々な態様のうちの1つにおいて、以下のものを具備する、移動体通信システムにおける受信チャネルのダウンリンク処理強化装置が提供される。少なくとも復調された制御データおよび復調されたトラヒックデータを含むことができるバッファと、前記バッファからの前記少なくとも制御データおよびトラヒックデータの上で独立に作動することができる少なくとも2つのデマッパーを含むデマッパーエンジンと、前記デマッパーエンジンによってアクセス可能な複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファと、複数の復号器を含む復号器エンジンであって、前記複数の復号器の各々が前記ＬＬＲバッファの選択されたメモリセグメントからのデータの上で作動する当該復号器エンジンと、および前記デマッパーエンジン、ＬＬＲバッファ、および復号器エンジンのうち少なくとも1つのものの制御を提供するアービトレーターであって、前記複数の復号器の少なくとも1つが制御データの復号に適し、および前記複数の復号器の少なくとも別の1つがトラヒックデータの復号に適している当該アービトレーター。

本件開示の他の態様において、以下のステップを具備する、移動体通信システムにおける受信チャネルのダウンリンク処理強化方法が提供される。復調された制御データおよび復調されたトラヒックデータをバッファに入力するステップと、独立作動可能な少なくとも2つのデマッパーを使用して、前記バッファからの前記制御データおよびトラヒックデータをデマップするステップと、複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファにデマップされたデータをロードするステップと、複数の復号器を使用して前記ＬＬＲバッファ内のデータを復号するステップであって、前記複数の復号器の各々が前記LLRバッファの選択されたメモリセグメントからのデータの上で作動する当該復号ステップと、および前記デマップ、ＬＬＲバッファへのアクセス、および復号のうち少なくとも1つのものの操作を制御するステップであって、前記複数の復号器の少なくとも1つが制御データの復号に適し、および前記複数の復号器の少なくとも別の1つがトラヒックデータの復号に適している当該制御ステップ。

本件開示の他の態様において、以下の手段を具備する、移動体通信システムにおける受信チャネルのダウンリンク処理強化装置が提供される。少なくとも復調された制御データおよび復調されたトラヒックデータを格納するための手段と、前記格納手段からの制御データおよびトラヒックデータを独立にデマップするための複数の手段と、前記複数の独立デマップ手段によってアクセス可能な複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）格納手段と、前記ＬＬＲ格納手段の選択されたメモリセグメントからのデータの上で作動する複数の復号手段と、および前記複数のデマップ手段、ＬＬＲ格納手段、および複数の復号手段のうち少なくとも1つのものの制御を提供する手段であって、前記複数の復号手段のうちの少なくとも1つが制御データの復号に適し、前記複数の復号手段のうちの少なくとも別の1つがトラヒックデータの復号に適している当該提供手段。

本件開示の他の態様において、以下のコードを具備するコンピュータ可読媒体を具備するコンピュータプログラム製品が提供される。復調された制御データおよび復調されたトラヒックデータをバッファに入力するためのコードと、独立作動可能な少なくとも2つのデマッパーを使用して、前記バッファからの前記制御データおよびトラヒックデータをデマップするためのコードと、複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファにデマップされたデータをロードするためのコードと、複数の復号器を使用して前記ＬＬＲバッファ内のデータを復号するためのコードであって、前記複数の復号器の各々が前記LLRバッファの選択されたメモリセグメントからのデータの上で作動する当該復号コード、および前記デマップ、ＬＬＲバッファへのアクセス、および復号のうち少なくとも1つのものの操作を制御するコードであって、前記複数の復号器の少なくとも1つが制御データの復号に適し、および前記複数の復号器の少なくとも別の1つがトラヒックデータの復号に適している当該制御コード。

本件開示の他の態様において、以下のプロセッサおよびメモリを具備する、移動体通信システムにおける受信チャネルのダウンリンク処理強化装置が提供される復調された制御データおよび復調されたトラヒックデータをバッファに入力するための操作と、独立作動可能な少なくとも2つのデマッパーを使用して、前記バッファからの前記制御データおよびトラヒックデータをデマップするための操作と、複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファにデマップされたデータをロードするための操作と、複数の復号器を使用して前記ＬＬＲバッファ内のデータを復号するための操作であって、前記複数の復号器の各々が前記LLRバッファの選択されたメモリセグメントからのデータの上で作動する当該復号操作と、および前記デマップ、ＬＬＲバッファへのアクセス、および復号のうち少なくとも1つのものの操作を制御するための操作であって、前記複数の復号器の少なくとも1つが制御データの復号に適し、および前記複数の復号器の少なくとも別の1つがトラヒックデータの復号に適している当該制御操作とを制御するように構成されているプロセッサと、およびデータを格納するために、前記プロセッサに連結されているメモリ。

本件開示の特徴、性質および利点は、以下に述べられる発明の詳細な説明が図面とともに取り上げられるとき、当該説明からいっそう明らかになるであろう。その図面において、類似の参照記号は、明細書全体を通じて対応的に一体化している。
図1は、1つの実施形態にしたがっている多元接続ワイヤレス通信システムを例示する。 図2は、通信システムのブロック図である。 図3は、データのパケットを整えるための送信アーキテクチャーのブロック図である。 図4は、例示的フレーム／スーパーフレーム送信アーキテクチャーである。 図5は、ＯＦＤＭデータの論理的な整列を描いている。 図6は、サポートプロセッサを備えた例示的ハードウェア受信機アーキテクチャーを描いている。 図7Ａは、パケット／サブパケットの整列およびそれぞれのタイル順序を描いている。 図7Ｂは、パケット／サブパケットの整列およびそれぞれのタイル順序を描いている。 図8は、図6の前記例示的ハードウェア受信機の一部を描いている。 図9は、ソフトウェア媒体を備えた例示的システムを描いている。

発明の詳細な説明

本件文書の目的上、そうでないと注釈されている場合を除いて、以下の略語が妥当する。

ＡＭＡ：肯定応答モード、
AMD：肯定応答モードデータ、
ARQ:自動再送要求、
BCC：ブロードキャスト制御チャネル、
BCH：ブロードキャストチャネル、
Ｃ：制御
ＣＣＣＨ：共通制御チャネル、
CCH：制御チャネル、
CCTＲCH：符号化合成輸送チャネル
ＣＰ：サイクリックプリフィックス、
ＣＲＣ：サイクリック冗長チェック、
ＣＴＣＨ：共通トラヒックチャネル
ＤCＣＨ：専用制御チャネル、
ＤＣＨ：専用チャネル、
ＤＬ：ダウンリンク、
DSCH：ダウンリンク共有チャネル、
DTCH：専用トラヒックチャネル、
ECI：抽出チャネル情報、
FACH：順方向リンクアクセスチャネル、
FDD：周波数分割多重、
L1：レイヤー1 (物理層)、
L2：レイヤー2 (データリンク層)、
L3：レイヤー3 (ネットワーク層)、
LI：長さインジケータ、
LSB：最下位ビット、
MAC：メディアアクセス制御、
MBMS：マルチメディア・ブロードキャスト・マルチメディア・サービス
MCCH：MBMS ポイントツーマルチポイント制御チャネル、
MRW：動き受信ウィンドウ、
MSB：最上位ビット、
MSCH：MBMS ポイントツーマルチポイント・スケジューリングチャネル、
MTCH：MBMS ポイントツーマルチポイント輸送チャネル、
PBCCH：プライマリーブロードキャスト制御チャネル、
PCCH：ページング制御チャネル、
PCH：ページングチャネル、
PDU：プロトコールデータユニット、
PHY：物理層、
PhyCH：物理チャネル、
QPCH：迅速ページングチャネル、
RACH：ランダムアクセスチャネル、
RLC：無線リンク制御、
RRC：無線資源制御、
SAP：サービスアクセスポイント、
SBCCH：セカンダリー・ブロードキャスト制御チャネル、
SDU：サービスデータユニット、
SHCCH：共有制御チャネル、
SN：シーケンス番号、
SSCH：共有シグナリングチャネル、
SUFI：スーパーフィールド、
TCH：輸送チャネル、
TDD：時分割多重、
TFI：輸送フォーマットインジケータ、
TM：輸送モード、
TMD：透過モードデータ、
TTI：輸送時間インターバル、
U：ユーザ、
UE：ユーザ設備、
UL：アップリンク
UM：否定応答モード、
UMD：否定応答モードデータ、
UMTS：ユニバーサル移動体通信システム、
UTRAUMTS：地上波無線アクセス、
UTRANUMTS：地上波無線アクセスネットワーク、
MBSFN：マルチキャストブロードキャスト単一周波数ネットワーク、
MCEMBMS：調整エンティティ、
MCH：マルチキャストチャネル、
DL-SCH：ダウンリンク共有チャネル、
MSCH：MBMS 制御チャネル、
PDCCH：物理ダウンリンク制御チャネル、
PDSCH：物理ダウンリンク共有チャネル

本件明細書記載の技術は、符号分割多元接続(CDMA)ネットワーク、時分割多元接続（TDMA）ネットワーク、周波数分割多元接続（FDMA）ネットワーク、直交FDMA（OFDMA）ネットワーク、単一搬送波FDMA（SC-FDMA）ネットワークなどのような様々なワイヤレス通信について使用可能である。「ネットワーク」という語と「システム」という語は、しばしば互換的に使用される。CDMAネットワークは、UTRA（Universal Terrestrial Radio Access）、cdma2000などのような無線技術を実装することができる。UTRAは、広帯域のCDMA（W-CDMA）およびLCR（Low Chip Rate）を含んでいる。CDMA2000は、IS-2000、IS-95およびIS-856標準をカバーする。TDMAネットワークは、GSM(Global System for Mobile Communications)のような無線技術を実装することができる。OFDMAネットワークは、E-UTRA （Evolved UTRA）、IEEE 802.11、IEEE 802.16、 IEEE 802.20、フラッシュ-OFDM(flash-OFDM登録商標)などのような無線技術を実装することができる。UTRA、E-UTRAおよびGSMは、UMTS（Universal Mobile Telecommunication System）の一部である。LTE（Long Term Evolution）は、E-UTRAを使用するUMTSの近刊のリリースである。UTRA、E-UTRA、GSM、UMTS および LTEは、3GPP（3rd Generation Partnership Project）という名の組織からの文献に記述されている。CDMA2000は、3GPP2（3rd Generation Partnership Project 2）という名の組織からの文献に記述されている。これらの様々な無線技術および標準は、本件技術分野において知られている。簡明さのために、本件技術のある態様は、以下においてLTEについて説明され、また以下の説明の多くの部分においてLTE用語が使用される。

単一搬送波変調と周波数ドメイン・イコライゼーションとを利用する単一搬送周波数分割多元接続（SC-FDMA）は、OFDMAシステムの場合と同様のパフォーマンスおよび実質的に同じ全体的複雑性を有する技術である。SC-FDMA信号は、その固有の単一搬送波構造のゆえに、ピーク対平均電力比（PAPR）が相対的に低い。SC-FDMAは、特に、相対的に低いPAPRが送信電力の効率性という点でモバイル端末に利益を与えるアップリンク通信に関して、大きな注目を集めてきた。今のところ、それは、3GPPのLTEまたはE-UTRAにおけるアップリンク多元接続方式のための作業上の仮説である。

図1を参照して、1つの実施形態にしたがっている多元接続ワイヤレス通信システムが例示される。アクセスポイント100（AP）は、多数のアンテナグループを含んでおり、そのうちの1つのグループは、アンテナ素子104および106を含み、他の1つのグループは、アンテナ素子108および110を含み、さらに別の1つのグループは、アンテナ素子112および114を含んでいる。図1では各アンテナグループについて2つのアンテナしか示されていないけれども、各グループについてそれより多い数のアンテナまたはそれより少ない数のアンテナが利用されてもよいことが当業者によって理解される。アクセス端末116（AT）は、アンテナ素子112および114と通信可能な状態にあり、そこではアンテナ素子112および114は、順方向リンク120上においてアクセス端末116へ情報を送信し、逆方向リンク118上においてアクセス端末116から情報を受信する。アクセス端末122は、アンテナ素子106および108と通信可能な状態にあり、そこではアンテナ素子106および108は、順方向リンク126上においてアクセス端末122へ情報を送信し、逆方向リンク124上においてアクセス端末122から情報を受信する。FDDシステムでは、通信リンク118、120、124および126は、異なる通信周波数を使用することができる。例えば、順方向リンク120は、逆方向リンク118によって使用される周波数とは異なる周波数を使用することができる。

各々のアンテナグループおよび／またはそのグループのアンテナが通信をするよう設計されているエリアは、ときにアクセスポイントのセクターと呼ばれる。前記実施形態において、各々のアンテナグループは、アクセスポイント100によってカバーされるエリアのセクターのアクセス端末と通信をするように設計されている。

順方向リンク120および126上の通信において、アクセスポイント100の送信アンテナは、異なるアクセス端末116および124のための順方向リンクのSN比を改善するためにビームフォーミングを利用する。また、カバレッジエリア全体にわたってランダムに散在させられているアクセス端末への送信のためにビームフォーミングを使用するアクセスポイントは、すべてのアクセス端末への送信を1つのアンテナによって行うアクセスポイントに比べて、近隣セル内のアクセス端末との間に生じる干渉が少ない。

アクセスポイントは、端末との通信のために使用される固定局であってもよく、またノードＢまたは他のなんらかの用語で呼ばれてもよい。アクセス端末はまた、ユーザ設備（UE）、ワイヤレス通信デバイス、端末、アクセス端末または他のなんらかの用語で呼ばれてもよい。

図2は、MIMOシステム200内の送信機システム210（アクセスポイントとしても知られている）および受信機システム250（アクセス端末としても知られている）の実施形態のブロック図である。送信機システム210では、多くのデータストリームのためのトラヒックデータがデータソース212から送信（TX）データプロセッサ214に提供される。

ある実施形態において、各データストリームは、それぞれの送信アンテナまたはアンテナグループで送信される。TXデータプロセッサ214は、各データストリームのために選択されている特定の符号化方式に基づいて、各データストリームのためにフォーマット化、符号化、およびインターリーブを行い、もって、符号化データを提供する。

各データストリームのための符号化データは、OFDM技術を使用して、パイロットデータで多重化されることができる。パイロットデータは、典型的に、既知の方法で処理される既知のデータパターンであって、チャネル応答を推定するために受信機システムにおいて使用されることができる。各データストリームのための多重化されたパイロットおよび符号化データは、次に、各データストリームのために選択されている特定の変調方式（例えばBPSK, QSPK, M-PSK, または M-QAM等）に基づいて変調（すなわちシンボルマップ）され、もって、変調シンボルを提供する。各データストリームのためのデータレート、符号化および変調は、プロセッサ230によって実行される命令によって決定されることができる。

すべてのデータストリームのための変調シンボルは、次に、TX MIMOプロセッサ220に提供され、プロセッサ220は、変調シンボルをさらに処理する（例えばOFDMのために）ことができる。TX MIMOプロセッサ220は、次に、N_T個の変調シンボルストリームをN_T個の送信機（TMTR）222aないし222tに提供する。ある実施形態において、TX MIMOプロセッサ220は、データストリームのシンボルとそのシンボルの送信元アンテナとに対して、ビームフォーミング重みを適用する。

送信機222aないし222tの各々は、それぞれのシンボルストリームを受信し処理し、もって、1つまたは複数のアナログ信号を提供し、そのアナログ信号をさらに調整（例えば、増幅、フィルタリング、アップコンバート）し、もって、MIMOチャネル上での送信にふさわしい変調信号を提供する。送信機222aないし222tからのN_T個の変調信号は、次に、N_T個のアンテナ224aないし224tからそれぞれ送信される。

受信機システム250において、送信された変調信号は、N_R個のアンテナ252aないし252rによって受信され、各アンテナ252から受信された信号は、それぞれの受信機（RCVR）254aないし254rに提供される。各受信機254は、それぞれの受信信号を調整（例えば、フィルタリング、増幅、ダウンコンバート）し、調整された信号をデジタル化し、もって、サンプルを提供し、およびそのサンプルをさらに処理し、もって、対応する「受信された」シンボルストリームを提供する。

RXデータプロセッサ260は、次に、特別の受信機処理技術に基づいて、N_R個の受信機254からN_R個の受信シンボルストリームを受信し処理し、もって、N_T個の「検出された」シンボルストリームを提供する。RXデータプロセッサ260は、次に、各検出シンボルストリームを復調し、デインターリーブし、解読し、もって、データストリームのためのトラヒックデータを復元する。RXデータプロセッサ260による処理は、送信機システム210においてTXMIMOプロセッサ220およびTXデータプロセッサ214によって行なわれる処理と相補的である。

プロセッサ270は、どのプリコーディング・マトリックスを使用するかを周期的に決定する（下記で論じる）。プロセッサ270は、マトリックス・インデックス部分およびランク値部分を具備する逆方向リンクメッセージを公式化する。

逆方向リンクメッセージは、通信リンクおよび／または受信データストリームに関する様々なタイプの情報を含むことができる。逆方向リンクメッセージは、次に、TXデータプロセッサ238によって処理される。プロセッサ238はまた、データソース236から多数のデータストリームのためのトラヒックデータを受信する。このトラヒックデータは、変調器280によって変調され、送信機254aないし254rによって調整され、そして送信機システム210に戻される。

送信機システム210において、受信機システム250からの変調信号は、アンテナ224によって受信され、受信機222によって調整され、復調器240によって復調され、RXデータプロセッサ242によって処理され、もって、受信機システム250によって送信された逆方向リンクメッセージが抽出される。プロセッサ230は、次に、ビームフォーミング重みを決定するためにどのプリコーディング・マトリックスを使用すべきかを決定し、次に、前記抽出されたメッセージを処理する。

図3は、例示的な送信アーキテクチャー300を描いている。図3において示唆されているように、情報パケットは、多数のサブパケット｛0, 1, 2, ... t-1｝に分けられる。各サブパケットは、CRCチェックサム302を受信し、次に、符号化304、インターリーブ化306、シーケンスの繰り返し308およびスクランブル化310のような多数の標準的処理を受ける。その結果の処理後のサブパケットは、次に、結合されて、より大きなアーキテクチャーとなり（以下でさらに説明される）、次に、OFDM方式にしたがって、および図4に示されているようなフレームおよびスーパーフレームの一時的アーキテクチャーにしたがって、変調され（312）、送信される。

図4は、順方向および逆方向リンクのためのパケット／サブパケットのシーケンスを示すOFDMに適したフレーム整列を描いている。図4上部のシーケンスは、順方向リンクスーパーフレームのプリアンブル401に付けられている一連のサブパケット402、404および406を示す。フレーム／スーパーフレームのアーキテクチャーの様々なデータ・ブロックについて、ＯＦＤＭ信号およびデータは、本件開示の目的上、「タイル」と呼ばれるサブブロックに組織化されることができる。サブパケットの各々は、図5に示されるものと同じようなＯＦＤＭ対トーンのタイル構造を有するであろう。この構造における1つまたは複数のタイルは、セクターおよび／またはネットワーク内の異なるユーザに対応付けられている。トラヒックデータを含むサブパケットは、制御データとともに埋め込まれる。制御データは、トラヒックデータがサブパケット内のどこにあるか、およびそのサブパケットにはどのくらいの量のトラヒックデータがあるか、ならびにその他の関連情報を決定するために使用される。トラヒックデータはタイル内の異なる位置に置かれることができるので、トラヒックデータを処理しようと試みる前に、制御データを最初に処理することが必要である。この要求を考慮してスループットを改善するための例示的アプローチが以下で論じられる。

図5は、128個のタイルに分割されている1つのOFDMシグナルの一例である。ここにおいて、各タイルは、8個のOFDMシンボルの上で16個の別々のトーン（またはサブチャネル）から構成されている。その結果、各タイルは、128のシンボルからなっている。図5のフォーマットは、1つのOFDM物理層を示しており、この物理層は、前記タイルのうちのいくつかがATに割り当てられることができるブロックホッピングモードにしたがって使用されることができる3−Dの時間・周波数・空間の格子を提供する。

図5に示されているように、様々なタイルの各々は、データシンボル（インデックスされたＡ、Ｂ、Ｃによって指定されている）およびパイロットシンボル（Ｘによって指定されている）の両方を有しており、このデータシンボルは、情報を運ぶのに使用され、パイロットシンボルは、様々なタスクを行うのに使用される。そのようなタスクのいくつかは、AP TXアンテナからの直交パイロットシーケンスによってレイヤーごとのチャネルおよび干渉推定が可能になるということに注意しながら、以下でさらに説明される。

再度いうと、サブパケットのサブセットのシンボルが1つまたは複数のタイルの上でラウンドロビン方式で非パイロットトーンの上に「ペイント」される場合、非パイロットシンボルは、複数のサブパケットの部分集合からのデータによって占有される。

データに対するタイルの希望の割り当てに依存して、ペイロード・データは、有効に整列させられることができる。例えば、図5において、タイル127は、3つの情報サブパケット{A, B, C}を保有するように割り当てられたものとして図示されていて、ここにおいて、サブパケット{A}は、データシンボル(A0, A1, A2, A3, ...)を含み、サブパケット{B} は、データシンボル (B0, B1, B2, B3, ...)を含み、およびサブパケット{C} は、データシンボル(C0, C1, C2, C3, ...)を含んでいる。様々なシンボルが、「ペインティング」と呼ばれることができるプロセス／フォーマットにおいて、いっしょに点在させられていることに注意すべきである。ペインティングパターンは、異なるサブパケットについての復調操作と復号操作のパイプライン処理を可能にする。

図6は、サポートプロセッサを具備する例示的ハードウェア受信機アーキテクチャーを描いている。図6において示されているように、アンテナANT-0 601 および ANT-1 602は、アナログフロントエンド610に至るように図示されている。フロントエンド610は、バッファ処理、フィルタリング、ミキシングおよびAD変換（アナログからデジタルへの変換）のような、受信信号に対する様々な処理を実行し、もって、受信機ハードウェア620アーキテクチャーのデジタルフロントエンド622に対してデジタル化データの2つのストリームを提供する。各アンテナ601および602は、複数のATから複数の信号を受信し、各々のATは、1つまたは複数のアンテナを有し、複数のデータチャネルを送信することができる、ということに注意すべきである。したがって、アナログフロントエンド610および受信機ハードウェア620は、そのような受信チャネルのいずれかおよびすべてを提供することができるように設計されることができる。

いったん受信されて処理されてデジタル化されると、当該デジタル化データは、デジタルフロントエンド622において、DCオフセット修正、デジタルフィルタリング、IQ修正、周波数修正、デジタル利得制御等々のような多数の所望の処理にしたがって、処理されることができる。デジタルフロントエンド622は、次に、2つまたはそれ以上のデータストリームとしてデジタル処理されたデータをＦＦＴサンプルサーバー／エンジン624に提供することができる。

ＦＦＴサンプルサーバー624は、デジタルフロントエンド622から受信したデータをバッファし、次に、少なくとも2つの別々のストリームに対して同時FFT操作を実行するよう設計されることができる。ここにおいて注意すべきは、各ストリームが互いに独立に処理されることができるというのは、FFTサイズが独立で、ポストFFT処理もまた独立に取り扱われることの結果としてタイムオフセットおよびフィルタ歪みが独立に取り扱われることができるという程度においてである。例えば、もし2つの同時データストリームが受信され、そのうちの第1のストリームが1マイクロ秒のオフセットで受信され、第2のストリームが5マイクロ秒のオフセットで受信されたら、各オフセットが正しく対処／修正されるようポストＦＦＴ処理が提供されることができる。FFTサンプルサーバー624は、受信機ハードウェア620中の他の様々なモジュールと同様に、モデルQDSP6 640としてここに指定されているプロセッサの制御のもとで、ダイナミックに構成されることができる。モデルQDSP6 640は、オンボードメモリまたはオフボードメモリのいずれか（不図示）を有し、機械実行ソフトウェア／ファームウェアを処理する任意の形式の直列的命令であってもよい。それゆえ、設計上の好みにしたがって、QDSP6 640以外のプロセッサが使用されることも可能である。データ／命令などを格納するために、オプションとしてのメモリ645がプロセッサ640に連結される。いくつかのプロセッサにおいて、メモリ645は、プロセッサから離れているのではなく、プロセッサ上に含まれていてもよい。

説明を続けると、ポストＦＦＴ修正されたデータは、次に、ＦＦＴシンボルバッファ625に格納されることができる。当該データは、次に、復調エンジン626に提供されることができる。復調エンジン626は、MMSE操作またはMRC操作のような任意の数の復調操作を実行し、もってデュアル復調出力（互いに独立な出力）を生成することができる。ここにおいて、各出力は、図5のタイルと整合性のとれた方法で論理的に整列させられている。各タイルの各エントリーは、実数部分（Ｉ）、複素数部分（Ｑ）および関連ＳＮＲを含む3つの成分を含むことができる、ということに注意すべきである。復調されたデータは、次に、タイルバッファ627に格納され、デマップエンジン628および復号エンジン630によって、さらに処理されることができる。その方法は、以下においてより十分に説明される。

例示的デマップエンジン628は、ログ尤度比（ＬＬＲ）エンジン628ａ、サブパケット化エンジン628ｂ、デスクランブラー628ｃおよびデインターリーバー628ｄを含む4つの機能性コンポーネントに分けられることができる。前のモジュールで再度いうと、デマップエンジン628は、多数のチャネルを同時に取り扱うことができる。

ＬＬＲエンジン628ａは、復号器によって必要とされる／利用可能なソフト情報を伝えることができる生成ログ尤度比について責任を有しうる。現在の実施形態において、ＬＬＲは、ＭＩＭＯ整列における2つの層について独立に生成されることができる。その入力は、各トーンおよび変調の次元について、レイヤーごとに、復調されたI、Ｑ、ＳＮＲデータを含むことができる。その出力は、直交位相シフトキーイングの2ビットデータ（QPSK）、位相シフトキーイングの3ビットデータ（8PSK）、直交振幅変調の4ビットデータ（16QAM）および／または同6ビットデータ（64QAM）について、ならびに他の利用可能なまたは適用可能な方式について、ログ尤度比（ＬＬＲ）を含むことができる。

サブパケット化エンジン628ｂは、タイルベースのＯＦＤＭデータをサブパケットとして組織化されたデータに変換することについて責任を有しうる。デスクランブラー628ｃは、サブパケットのデータをデスクランブルすることに責任を有し、デインターリーバー628ｄは、データ衝突の可能性が最小である復号器630のＬＬＲバッファ630ａへデータをソートすることに責任を有しうる。ＬＬＲデータは、次に、図6に示される復号器630に受け渡し（port）されることができる。図6の復号器630に要求されるすべてのデータを効率的な方法で受け渡し（port）する問題は、瑣末な問題ではない、ということに注意しておくべきである。

この問題は、最初に図4で論じられたような順方向リンク送信におけるパケットを一般的に描いている図7Aによって最もうまく例示されることができる。ここで、ユーザＡ、Ｂ、ＣおよびＤのためのデータは、制御データ715が付加されているトラヒックデータ710を有するサブパケットに分別される。図7Ｂに示されるように、受信機は、図6に示されるアプローチを使用してパケット／サブパケットを処理し、タイルバッファ740内に格納する一連のタイルを生成する。図7Ｂの例において、ユーザＡのタイルは、第1のタイルがユーザＡの制御データで、後続のタイル730がユーザＡのトラヒックデータであるという具合に整列される。同様に、ユーザＢ、ＣおよびＤのタイルも、先頭の制御データタイルとそれに続くトラヒックデータタイル（不図示）を含むように整列される。しかしながら、制御データは、ビタビ復号器を用いて効率的に復号されることができ、またトラヒックデータは、ターボ復号器を用いて効率的に復号されることができる。それゆえ、主に制御データのために使用される別途のビタビ復号器と、主にトラヒックデータのために使用されるターボ復号器とを持つことによって、スループットの向上を達成することができる。このビタビ復号器とターボ復号器は、効率の向上のためにタイルのそれぞれの部分の上で独立に作動することができる。本件明細書記載の復号器は、ビタビ復号器またはターボ復号器として記載されているが、設計上の選好にしたがって、他のタイプの復号器、例えば、低密度パリティチェック（ＬＤＰＣ）復号器などが使用可能であることが理解されるべきである。

2つのビタビ復号器と2つのターボ復号器が利用される場合、問題は、1つまたは複数の次のような特性を満足するメモリ・アーキテクチャーをいかに設計するかということである。（1）2つのデマップエンジン、2つのターボ復号器、2つのビタビ復号器および1つのＤＳＰプロセッサをメモリ・アーキテクチャー上で並列に働くことを可能にする。（2）メモリ・アーキテクチャーは、DSP以外のエンジンが作動している間、メモリ全体への透明性のあるアクセスをDSPに提供しなければならない。（3）各デマップエンジンは、最小の衝突可能性で、かつ並列に、1クロックサイクルあたり最大6つのLLRに対する書き込みと、最大6つのLLRに対する読み出しをすることができなければならない。ＬＬＲアドレスは、ＰＢＲＩ方法にしたがってデインターリーブされる。ＤＣＨ／ＥＣＩパケットは、最大6つの同時ＬＬＲアクセスを必要とする。制御パケットは、最大2つの同時ＬＬＲアクセスを有する可能性がある。（4）2つのターボ復号器の各々について、2つのマップエンジンの各々は、レート1/5モードにおいて最小の衝突可能性で、1クロックサイクルあたり2セットの(U,V0,V0',V1,V1')をフェッチすることができなければならない。各ＭＡＰエンジンは、レート1/3モードにおいて、1クロックサイクルあたり2セットの(U,V0,V0')をフェッチすることができなければならない。（5）2つのビタビ復号器の各々は、最小の衝突可能性で、1クロックサイクルあたり2セットの(U,V0,V1)をフェッチすることができなければならない。（6）8つのインターレースの各々についてのレート1／3のパケットとレート1／5のパケットが、メモリ・アーキテクチャーにおいて共存することができなければならない。（7）メモリ・アーキテクチャーは、衝突の場合、並列アクセスを優先的にするメカニズムを提供しなければならない。（8）メモリ・アーキテクチャーは、マスターが他のマスター所有のセグメントへ無断でアクセスすることを予防するメカニズムを提供しなければならない。

上記性質は、独立または並列に作動する複数のエンジンを使用するダウンリンク処理の直接的関心を一般にカバーするものではあるけれど、実施上の設計によっては、様々な1つまたは複数の上記性質が妥協されることもあるいは拡大されることもあるということが理解されるべきである。例えば、いくつかの実施形態においては、7以上または5以下の同時読み取り／書き込み（例えばオペレーション）が利用されてもよい。また、必要に応じて、データの事前フェッチおよびパイプライン処理が、スループット向上のために実装されてもよい。したがって、上に提供された「性質」に対する変形及び修正は、通常の技術の範囲内にあるものとして理解され、それゆえ本件開示の趣旨から逸脱することなく、なされることができるものである。

以下に示されるように、本件アプローチの特徴は、次のものを含んでいる：（1）上述の性質を充足する。（2）均質のアーキテクチャーは、デマッパー、ターボ復号器およびＶビタビ復号器の任意の組み合わせに対する6つのマスターインターフェースの割り当てを可能にする。本アプローチは、ハイレベルのアービトレーション、適切なバンキング、低レベルのアービトレーションおよび異なるマスターの多重化を含んでいる。

図8のＬＬＲバッファ810を参照して、全体のメモリは、6つのマスターをサービスするために、8つのメモリセグメントに論理的に分割される。6つのマスターは、左側のデマップエンジン802、804と、右側の4つの復号器820, 822, 830, 832を含んでいる。ＬＬＲバッファ810は、マルチセグメント化され、高度に並列的で、アービトレートされているメモリであって、そのメモリ内の異なる部分についての要求を取り扱うことができるものである。

実際の動作において、各マスターは、本件開示において「ハイレベルのアービトレーション」部分と呼ばれるところのアービトレーションの第一層を通じて8つのセグメントのうちの1つに対する制御を手に入れることができる。

マスターは、セグメントの制御をいったん手に入れると、そのセグメントに対する最大6つの書き込みチャネルと6つの読み出しチャネルを並列に駆動することができる。そのようなマスターは、デマップ操作、ターボ復号操作またはビタビ復号操作を実行しているかもしれない。

各セグメントは、デマップエンジン802、804が様々なPBRI法にしたがってLLRにアクセスするとき、ゼロ衝突LLRアクセスをサポートするために、多数のメモリバンク（例えば、C11, C12, C21, C22, D11, D12, D21, D22）に内部的に分解される。1つまたは複数のマスターがPBRI以外のパターンを使用してメモリのある部分にアクセスする場合、6つの書き込みチャネルと読み出しチャネルが内部的にアービトレートされるということに注意すべきである。

6つのチャネルが並列に動作している間、ゼロ衝突を達成するために、メモリバンキングは、ＰＢＲＩアルゴリズムのある性質に基づく。メモリ構造は、マスターの各々のついてのインタフェース設計を単純化するために、同じサイクルの待機信号を提供することができる。ハイレベルのアービトレーションは、様々なマスターが現在、別のマスターの管理下にあるメモリセグメントへのアクセスを手に入れるのを防ぐことができる。ハイレベルのアービトレーションは、マスターがメモリセグメントにアクセスする順番を強制実行することができるロック・ステップのモードでプログラムすることができる。アービトレーションは、ＤＤＥタスクリスト806および808によって制御されることができる。

不必要な読み取り・修正・書き込み操作を避けるために、各マスターについての各書き込みチャネルは、ＬＬＲごとの書き込み制御信号を備えることができる。この特徴は、設計を著しく単純化する。

ＵＭＢのような様々なテレコム基準に関し、与えられたサブパケットについてのすべてのＬＬＲが、同じ送信内に受け取られるとは限らないことが認識されるべきである。したがって、サブパケットが復号器に配信される前に、このサブパケットのためにまだ受け取られていないすべてのＬＬＲ価値は、ゼロにクリアされるべきである。

まだ受け取られないＬＬＲをクリアする従来の方法は、ＬＬＲを1つずつゼロにすることを継続することである。この方法は、時間を消費し、ハードウェアの複雑さを増す。

対照的に、本件開示は、すべてのＬＬＲ価値をクリアする高速方法を提供する。その方法は、ＨＷサイクルの数を減らす。本アプローチは、全面的なタスクベースの（806と808）構造データ転送に加えて、上述のＬＬＲバッファ810の構造に依存する。その構造によって、デマッパーエンジン802、804のうちの1つの6つの並列書き込みが可能になる。

すなわち、デマッパー802、804の1つまたは両方に専用の「クリアLLRデバイス」803、805をインストールすることによって、クリアＬＬＲデバイス803805は、LLRバッファ810に対してすべての6つの利用可能なチャネルを利用することができ、もって、最小の時間でＬＬＲ位置をゼロにしてしまうことができる。LLRバッファ810のこの構造が、一度に2つ以上のサブパケットについてのLLRをクリアすることを可能にし、このことが転じて処理タイムラインの更なる短縮を可能にする。

実際の操作において、クリアLLRデバイス803、805がLLRバッファ内の特定のメモリ上で作動することができるのは、803、805に対応するデマッパー802、804が当該メモリにアクセスしていない時間においてであるということが認識されるべきである。

本件開示から明白であるべきように、タイルバッファ627内の様々なタイルを異なるデマッパー802、804に分配することにより、ダウンリンクスループットの向上が可能になるのである。異なるタイル上で作動する複数のデマッパー802、804を用いることによって、複数のデマッパー802、804からの結果が、例示的ＬＬＲバッファ810の記憶領域を選択するために、格納され／書き込みされることができるとともに、ＬＬＲバッファ810の記憶領域の適切なアービトレーションおよび選択による複数の復号器820、822、830、832によってさらに処理されることができる。トラヒックデータから制御データを「連結解除」することによって、複数のデマッパー802、804および復号器820, 822, 830, 832は、望まれるときに、並列類似の方法にて効果的に利用されることができる。ダウンリンク情報をしかるべく処理し、かつマルチプル処理ストリームを利用することによって、ダウンリンク操作の著しい向上が達成されることができる。

図9は、媒体上に符号化されているソフトウェア命令を一例として使用することにより本件明細書記載の処理を実行するよう上記ハードウェアに命ずるための1つの可能な構成を描いている。図9は、ワイヤレスダウンリンク120、126およびワイヤレスアップリンク118、124を介してアクセス端末116、122に対して送受信を行うアクセスポイント100上のアンテナ105を示している。上記プロセスのための命令を含んでいるソフトウェア910は、その一部分またはそうでなければその全体が、通信リンク915のうちのいずれかの1つを経由して、アクセスポイント100、アクセス端末116、122、コンピュータ920、および／またはネットワーク930（これは通信チャネル925を介してアクセスポイント100に接続されている）にアップロードされるまたは組み込まれることができるようになっていて、結果としてアクセス端末116，122に到着することができる。ソフトウェア命令はまた、アクセス端末116，122上に駐在するメモリの中にコード化されることもできる。当該メモリは、たぶんＲＡＭ、ＲＯＭ、プログラマブルメモリ、もしくは、任意の利用可能なメカニズムであってプロセッサによって使用される命令を符号化するメカニズムであってよい。

本件明細書記載の様々な方法およびシステムは、ダウンリンク信号のデマップおよび復号を必要とするＬＴＥ、ＵＭＢおよびその他のプロトコルに適用可能である。

開示されているプロセスのステップの特定の順序または階層は、例示的アプローチの一例であることが理解される。設計上の選好に基づいて、本件開示の範囲内にとどまりながら、プロセスのステップの特定の順序または階層が並び替え可能であることが理解される。添付の方法クレームは、サンプル的順序における様々なステップのエレメントを提供するものであって、当該提供されている特定の順序または階層に限定されることを意図とするものではない。

本件技術分野における当業者は、情報と信号が様々な異なる技術および技法のうちのいずれかを使用することによって表現可能であることを認識するだろう。例えば、上記説明全体を通じて参照されるかもしれないデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場または磁粒子、光波動場または光粒子、もしくはこれらのものの任意の組み合わせによって表わされることができる。

当業者であれば、本件明細書に開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェアまたは両者の組み合わせとして実装可能であることをさらに認識するであろう。ハードウェアとソフトウェアの間のこの互換性を明白に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路およびステップは、上記においてその機能性の観点から一般的に説明されてきた。そのような機能性がハードウェアとして実装されるかまたはソフトウェアとして実装されるかは、特定のアプリケーションおよびシステム全体に課される設計上の制約に依存する。当業者は、各々の特定のアプリケーションについて、開示されている機能性を異なる手段において実装することができる。しかし、そのような実装が発明の範囲からの逸脱を引き起こすものと解釈されてはならない。

本件明細書開示の実施態様に関連して説明された様々な論理ブロック、モジュールおよび回路は、汎用目的プロセッサ、デジタル信号プロセッサ（DSP）、特定用途向け集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、またはこれらのものの任意の組み合わせであって本件明細書記載の機能を実現するよう設計されたものを用いて実装または実行されることができる。汎用目的プロセッサは、マイクロプロセッサであってもよいが、代替的に、当該プロセッサは、任意の通常のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサは、計算装置の組み合わせとして、例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと結合した1つまたは複数のマイクロプロセッサ、または他の任意の同様の機器構成として、実装されることもできる。

本明細書における開示に関連して説明された方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその2つの組み合わせにおいて直接具体化されることができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROMまたは本件技術分野において既知の他の任意の形式の記憶媒体の中に存在することができる。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサと結合される。その代わりに、記憶媒体がプロセッサと一体化されることもできる。プロセッサおよび記憶媒体がASICの中に存在するという構成であってもよい。ASICがユーザ端末の中に存在するという構成であってもよい。そのかわりに、プロセッサおよび記憶媒体がユーザ端末において、ディスクリートコンポーネントとして存在するという構成も可能である。

開示されている実施態様についての説明は、どのような当業者も、本開示の発明を製造しまたは使用することができるよう提供されている。本開示に対する様々な修正は、当業者にとって直ちに明白であろう。また、本明細書において定義された一般原則は、本開示の要旨または範囲から逸脱することなく、他の変形に対して適用可能である。したがって、本開示は、本明細書において示されている実施態様に限定されるよう意図されているものではなく、本明細書に開示された原則および新規な特徴と一致する最も広い範囲が与えられるべきものである。

Claims (47)

1. 移動体通信システムにおける受信されたチャネルの強化されたダウンリンク処理のための装置であって、
   少なくとも復調された制御データおよび復調されたトラヒックデータを含むことができるバッファと、
   前記バッファからの前記少なくとも制御データおよびトラヒックデータの上で独立に作動することができる少なくとも2つのデマッパーを含むデマッパーエンジンと、
   前記デマッパーエンジンによってアクセス可能な複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファと、
   複数の復号器を含む復号器エンジンであって、前記複数の復号器の各々が前記ＬＬＲバッファの選択されたメモリセグメントからのデータ上で作動する復号器エンジンと、および
   前記デマッパーエンジン、ＬＬＲバッファ、および復号器エンジンのうちの少なくとも1つのものの制御を提供するアービトレーターであって、前記複数の復号器のうちの少なくとも1つが制御データを復号することに適しており、前記複数の復号器のうちの少なくとも別の1つがトラヒックデータを復号することに適しているアービトレーターと
   を具備する装置。
2. 前記復調された制御データおよびトラヒックデータが、ＯＦＤＭフォーマット化されたタイルとして前記バッファに格納される、請求項1の装置。
3. 前記デマッパーエンジンが、ＬＬＲエンジン、デスクランブラー・エンジンおよびデインターリバーエンジンのうちの少なくとも1つを含む、請求項1の装置。
4. 前記複数の復号器のうちの少なくとも1つが、前記複数の復号器のうちの少なくとも1つの別のものと異なるタイプである、請求項1の装置。
5. 前記複数の復号器のうちの前記少なくとも1つが、ビタビ復号器である、請求項4の装置。
6. 前記ＬＬＲバッファ内の前記メモリセグメントが、制御セグメントおよびトラヒックセグメントとして指定される、請求項1の装置。
7. 前記アービトレーターが、前記デマッパーエンジン、ＬＬＲバッファおよび復号器エンジンのうちの少なくとも1つのものの制御タスクを指定するためのタスクリストを含んでいる、請求項1の装置。
8. 前記アービトレーターが、マスター・スレーブ構成において、前記デマッパーエンジン、ＬＬＲバッファおよび復号器エンジンのうちの前記少なくとも1つのもののエレメントの制御を提供する、請求項1の装置。
9. マスターが、前記ＬＬＲバッファのメモリセグメントに対するアクセスを制御することができる、請求項8の装置。
10. 最大6つの異なるマスターがあることができる、請求項8の装置。
11. マスターが、デマップ操作、ターボ復号操作、およびビタビ復号操作のうちの少なくとも1つを制御することができる、請求項8の装置。
12. 前記メモリセグメントが、並列に書き込みおよび読み出しされる、請求項1の装置。
13. 前記少なくとも2つのデマッパーのうちの1つが、並列に作動する複数のメモリアクセス可能なチャネルを使用して、前記ＬＬＲバッファ内の指定されたメモリをクリアすることができるクリアＬＬＲデバイスを含んでいる、請求項1の装置。
14. 前記少なくとも2つのデマッパーのうちの1つが、ＱＰＳＫ（直交位相シフトキー）データ上で作動し、前記少なくとも2つのデマッパーのうちの別の1つが、ＱＡＭ（直交振幅変調）データ上で作動する、請求項1の装置。
15. 移動体通信システムにおける受信されたチャネルの強化されたダウンリンク処理のための方法であって、
    復調された制御データおよび復調されたトラヒックデータをバッファに入力するステップと、
    独立作動可能な少なくとも2つのデマッパーを使用して、前記バッファからの前記制御データおよびトラヒックデータをデマップするステップと、
    複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファに、デマップされたデータをロードするステップと、
    複数の復号器を使用してＬＬＲバッファ内のデータを復号するステップであって、前記複数の復号器の各々が、前記ＬＬＲバッファの選択されたメモリセグメントからのデータ上で作動する当該復号ステップと、および
    前記デマップ、前記複数のメモリセグメントのサポート、および復号のうちの少なくとも1つのものの作動を制御するステップであって、前記複数の復号器のうちの少なくとも1つが制御データの復号に適しており、前記複数の復号器のうちの少なくとも別の1つがトラヒックデータの復号に適している当該制御ステップと
    を具備する方法。
16. 前記復調された制御データおよびトラヒックデータが、OFDMフォーマット化されたタイルとしてバッファに格納される、請求項15の方法。
17. 前記複数の復号器のうちの少なくとも1つが、前記複数の復号器のうちの少なくとも1つの別のものと異なるタイプである、請求項15の装置。
18. 前記ＬＬＲバッファ内の前記メモリセグメントが、制御セグメントおよびトラヒックセグメントとしてロードされる、請求項15の方法。
19. 前記制御が、タスクリストに提示されるタスクに基づく、請求項15の方法。
20. 前記制御が、マスター・スレーブ構成にしたがってアービトレートされる、請求項15の方法。
21. マスターが、前記ＬＬＲバッファのメモリセグメントへのアクセスを制御する、請求項20の方法。
22. 最大6つの異なるマスターが、制御可能である、請求項20の方法。
23. マスターが、前記デマップおよび復号のうちの少なくとも1つを制御することができる、請求項20の方法。
24. 前記ロードが、並列に行なわれる、請求項15の方法。
25. 前記ロードが、並列に作動する複数のメモリアクセス可能なチャネルを使用して、前記ＬＬＲバッファ内の指定されたメモリをクリアするクリアＬＬＲ操作を含んでいる、請求項15の装置。
26. 前記少なくとも2つのデマッパーのうちの1つが、ＱＰＳＫ（直交位相シフトキー）データ上で作動し、前記少なくとも2つのデマッパーのうちの別の1つが、ＱＡＭ（直交振幅変調）データ上で作動する、請求項15の装置。
27. 移動体通信システムにおける受信されたチャネルの強化されたダウンリンク処理のための装置であって、
    少なくとも復調された制御データおよび復調されたトラヒックデータを格納するための手段と、
    前記データ格納手段からの制御データおよびトラヒックデータを独立にデマップするための複数の手段と、
    前記複数の独立的デマップ手段によってアクセス可能な複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）格納手段と、
    前記LLR格納手段の選択されたメモリセグメントからのデータ上で作動する複数の復号手段と、および
    前記複数のデマップ手段、LLR格納手段、および複数の復号手段のうちの少なくとも1つのものの制御を提供する手段であって、前記複数の復号手段のうちの少なくとも1つが制御データの復号に適しており、前記複数の復号手段のうちの少なくとも別の1つがトラヒックデータの復号に適している当該提供手段と
    を具備する装置。
28. 前記復調された制御データおよびトラヒックデータが、OFDMフォーマット化されたタイルとして前記格納手段に格納される、請求項27の方法。
29. 前記制御提供手段が、前記複数のデマップ手段、ＬＬＲ格納手段、および複数の復号手段のうちの少なくとも1つのものの制御タスクを指定するためのタスクリストを含んでいる、請求項27の装置。
30. 前記複数のデマップ手段のうちの1つが、並列に作動する複数のメモリアクセス可能なチャネルを使用して、前記ＬＬＲ格納手段内の指定されたメモリをクリアするための手段を含んでいる、請求項27の装置。
31. 復調された制御データおよび復調されたトラヒックデータをバッファに入力するためのコードと、
    独立作動可能な少なくとも2つのデマッパーを使用して、前記バッファからの前記制御データおよびトラヒックデータをデマップするためのコードと、
    複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファに、デマップされたデータをロードするためのコードと、
    複数の復号器を使用してＬＬＲバッファ内のデータを復号するためのコードであって、前記複数の復号器の各々が、前記ＬＬＲバッファの選択されたメモリセグメントからのデータ上で作動するための当該復号コードと、および
    前記デマップ、前記LLRバッファへのアクセス、および復号のうちの少なくとも1つのものの作動を制御するためのコードであって、前記複数の復号器のうちの少なくとも1つが制御データの復号に適しており、前記複数の復号器のうちの少なくとも別の1つがトラヒックデータの復号に適している当該制御コードと
    を含むコンピュータ可読媒体
    を含むコンピュータプログラム製品。
32. 前記復調された制御データおよびトラヒックデータが、OFDMフォーマット化されたタイルとして前記バッファに入力される、請求項31のコンピュータプログラム製品。
33. 前記複数の復号器のうちの少なくとも1つが、前記複数の復号器のうちの少なくとも1つの別のものと異なるタイプである、請求項31のコンピュータプログラム製品。
34. 前記ＬＬＲバッファ内の前記メモリセグメントが、制御セグメントおよびトラヒックセグメントとしてロードされる、請求項31のコンピュータプログラム製品。
35. 前記制御が、タスクリストに提示されるタスクに基づく、請求項31のコンピュータプログラム製品。
36. 前記制御が、マスター・スレーブ構成にしたがってアービトレートされる、請求項31のコンピュータプログラム製品。
37. マスターが、前記ＬＬＲバッファのメモリセグメントへのアクセスを制御する、請求項36のコンピュータプログラム製品。
38. 最大6つの異なるマスターが、制御可能である、請求項36のコンピュータプログラム製品。
39. マスターが、前記デマップおよび復号のうちの少なくとも1つを制御することができる、請求項36のコンピュータプログラム製品。
40. 前記ロードが、並列に行なわれる、請求項31のコンピュータプログラム製品。
41. 前記ロードが、並列に作動する複数のメモリアクセス可能なチャネルを使用して、前記ＬＬＲバッファ内の指定されたメモリをクリアするクリアＬＬＲ操作を含んでいる、請求項31のコンピュータプログラム製品。
42. 前記少なくとも2つのデマッパーのうちの1つが、ＱＰＳＫ（直交位相シフトキー）データ上で作動し、前記少なくとも2つのデマッパーのうちの別の1つが、ＱＡＭ（直交振幅変調）データ上で作動する、請求項31のコンピュータプログラム製品。
43. 移動体通信システムにおける受信されたチャネルの強化されたダウンリンク処理のための装置であって、
    復調された制御データおよび復調されたトラヒックデータをバッファに入力するための操作と、
    独立作動可能な少なくとも2つのデマッパーを使用して、前記バッファからの前記制御データおよびトラヒックデータをデマップするための操作と、
    複数のメモリセグメントをサポートすることができるログ尤度比（ＬＬＲ）バッファに、デマップされたデータをロードするための操作と、
    複数の復号器を使用してＬＬＲバッファ内のデータを復号するための操作であって、前記複数の復号器の各々が、前記ＬＬＲバッファの選択されたメモリセグメントからのデータ上で作動する当該復号操作と、および
    前記デマップ、前記LLRバッファへのアクセス、および復号のうちの少なくとも1つのものの作動を制御するための操作であって、前記複数の復号器のうちの少なくとも1つが制御データの復号に適しており、前記複数の復号器のうちの少なくとも別の1つがトラヒックデータの復号に適している当該制御操作と、
    を制御するように構成されているプロセッサと、および
    データを格納するために、前記プロセッサに連結されているメモリと
    を具備する装置。
44. 前記復調された制御データおよびトラヒックデータが、OFDMフォーマット化されたタイルとして前記バッファに格納される、請求項43の装置。
45. 前記制御が、タスクリストに提示されるタスクに基づく、請求項43の装置。
46. 前記制御が、マスター・スレーブ構成にしたがってアービトレートされる、請求項43の装置。
47. 前記ロードが、並列に作動する複数のメモリアクセス可能なチャネルを使用して、前記ＬＬＲバッファ内の指定されたメモリをクリアするクリアＬＬＲ操作を含んでいる、請求項43の装置。

Images