JP2007525912A - 効率的なマルチシンボルデインターリーバ - Google Patents

Abstract

本明細書に開示されている実施形態は、効率的なマルチシンボルデインターリーバに対する当技術における必要に対処している。１つの態様では、複数のメモリバンクが配備され、変調信号配置図から判断される軟判定値のような複数の値を受信し、記憶パターンにしたがって、同時に記憶する。別の態様では、記憶パターンは、複数のサイクル、複数のメモリバンクの選択されたサブセット、および各サイクルのために示されたそれぞれのメモリバンクへ記憶するためのアドレスを判断するのに使用するためのアドレスのオフセットとを含む。また別の態様では、記憶された値は、アドレスのような、順次に増加する指標で、順番にアクセスされ得る。種々の他の態様も提示される。これらの態様は、多数のシンボル値が効率的なやり方でデインターリーブされることを可能にし、したがって、計算時間の制約を満たし、電力を節約するという恩恵をもつ。
【選択図】 図１０

Description

本発明は、概ね、無線通信、より具体的には、多数のシンボルストリームの効率的なデインターリービングに関する。

無線通信システムは、音声およびデータのような種々のタイプの通信を与えるために広く展開されている。通常の無線データシステム、すなわちネットワークは、多数のユーザアクセスを１つ以上の共有資源に与える。システムは、周波数分割多重化（Frequency Division Multiplexing, FDM）、時分割多重化（Time Division Multiplexing, TDM）、符号分割多重化（Code Division Multiplexing, CDM）、等のような種々の多重アクセス技術を使用し得る。

例示的な無線ネットワークは、セルラベースのデータシステムを含む。次に示すものは、幾つかのこのような例である。（１）"TIA/EIA-95-B Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System"(ＩＳ−９５標準)、（２）第三世代パートナーシッププロジェクト（3rd Generation Partnership Project, 3GPP）という名称のコンソーシアムによって提案され、文献番号第３Ｇ ＴＳ ２５．２１１号、第３Ｇ ＴＳ ２５．２１２号、第３Ｇ ＴＳ ２５．２１３号、および第３Ｇ ＴＳ ２５．２１４号を含む１組の文献において具体化されている標準（Ｗ−ＣＤＭＡ標準）、（３）第三世代パートナーシッププロジェクト２（3rd Generation Partnership Project 2, 3GPP2）という名称のコンソーシアムによって提案され、"TR-45.5 Physical Layer Standard for cdma2000 Spread Spectrum Systems"において具体化されている標準(ＩＳ−２０００標準)、および（４）ＴＩＡ／ＥＩＡ／ＩＳ−８５６標準にしたがう高データレート（high data rate, HDR）システム（ＩＳ−８５６標準）。

無線通信システムによって支援されるデータレートは、増加し続けているので、それにしたがって、計算要求は増加している。例えば、データレートを増加するために、より高次の変調が、符号化利得における増加と共に、使用され得る。同じシステム性能を達成する一方で、計算要求を低減するために、この計算は、移動局における増加したクロック周波数またはより効率的なアーキテクチャを必要とし得る。例えば、ＨＤＲリリースＡ標準は、３．１メガビット秒のデータレートを目標としている。このデータレートの支援には、２．４メガビット秒の以前の最高ＨＤＲデータレートで達成されるのと同様の性能を達成するのに、計算の複雑さを５０パーセント以上増すことを必要とする。

増加する計算に対する１つの解決策は、回路の動作周波数を増加することである。しかしながら、周波数の増加は、より高い電力消費になり、これは、バッテリを動力源とする移動局のような、多くの例において望ましくない。さらに加えて、幾つかの回路は、それらがある特定のクロック周波数以外で確実に動作するのを妨げる制限をもつ。

ＩＳ−８５６標準のようなシステムにおいて、ターボ復号器は、１つの最も計算が集中するブロックであり得る。ＨＤＲシステムにおいて、デインターリーブし、復号するために許された時間量は、確認応答要求を満たすために、ＨＤＲのスロット時間、すなわち、１．６６ミリ秒よりも短くなければならない。この要求を満たし、一方で、さらに加えて、クロックレートを許容レベルにおいて維持して、電力を節約するために、デインターリービングおよび復号のための計算数が低減されなければならない。

一般に、シンボルを順次に、ターボ復号器のような復号器に送付することが望ましい。従来技術の実施では、復調されたシンボルの復号器への送付を単純にするために、シンボルは２回以上復調され得る。シンボルの復調は、１サイクル当りに２つ以上の復調されたシンボル(すなわち、１つの１６ＱＡＭシンボルから４つの復調されたシンボル)を与え得る。したがって、多数のシンボルストリームが、同時に生成される。各復調の１つの結果は、メモリに一度に記憶される。１つのメモリを使用し、復調されたシンボルを順次に記憶することは、単純化された設計またはデータインタフェース構成、あるいはこの両者を与え得るが、高データレートでは、このようなアーキテクチャは、適正なクロック周波数での復号の計算に必要とされる帯域幅を与えないことがある。したがって、効率的なマルチシンボルのデインターリーバが、当技術において必要とされている。

本明細書に開示されている実施形態は、効率的なマルチシンボルのデインターリーバに対する当技術における必要に対処している。１つの態様では、複数のメモリバンクが配備され、変調信号配置図から判断される軟判定値のような、複数の値を受信し、記憶パターンにしたがって、同時に記憶する。別の態様では、記憶パターンは、複数のサイクル、複数のメモリバンクの選択されたサブセット、および各サイクルのために示されている各メモリバンクへ記憶するアドレスを判断するのに使用するためのアドレスのオフセットを含む。また別の態様では、記憶された値は、アドレスのような、順次に増加する指標で、順番にアクセスされ得る。種々の他の態様も提示され得る。これらの態様は、多数のシンボル値が効率的なやり方でデインターリーブされるのを可能し、したがって、計算時間の制約を満たし、電力を節約するという恩恵をもつ。

図１は、１つ以上の無線標準または設計、あるいはこの両者(例えば、Ｗ−ＣＤＭＡ標準、ＩＳ−９５標準、ｃｄｍａ２０００標準、ＨＤＲの仕様、１ｘＥＶ−ＤＶの提案、ＧＳＭ標準)を支援するために設計され得る無線通信システム100の図である。例示的な実施形態では、システム100は、ＩＳ−８５６(ＨＤＲ)標準を支援する。

単純化のために、システム100は、２つの移動局106と通信している３つの基地局104を含むことが示されている。基地局およびその受信可能領域は、しばしば、まとめて“セル”と呼ばれる。ＩＳ−９５システムでは、セルは、１つ以上のセクタを含み得る。Ｗ−ＣＤＭＡの仕様では、基地局の各セクタおよびセクタの受信可能領域が、セルと呼ばれる。本明細書で使用されているように、基地局という用語は、アクセスポイントまたはノードＢという用語と交換可能なように使用されることができる。移動局という用語は、ユーザ装置(user equipment, UE)、加入者ユニット、加入者局、アクセス端末、遠隔端末、または当技術において知られている他の対応する用語と交換可能なように使用されることができる。移動局という用語は、固定無線応用を含む。移動局は、無線通信デバイスの一例である。

実施されるシステムに依存して、各移動局106は、移動局がソフトハンドオフであるかどうかに依存して、任意の所与の瞬間において、順方向リンク上で１つの(または、恐らくは、より多くの)基地局104と通信し、逆方向リンク上で１つ以上の基地局と通信し得る。順方向リンク(すなわち、ダウンリンク)は、基地局から移動局への送信を指し、逆方向リンク(すなわち、アップリンク)は、移動局から基地局への送信を指す。

分かり易くするために、本発明を記載するのに使用される例では、基地局を、信号の発信者として、移動局を、それらの信号、すなわち、順方向リンク上の信号の受信者および獲得者として仮定し得る。当業者は、移動局および基地局が、本明細書に記載されているようにデータを送信するように装備されることができ、さらに加えて、本発明の態様がこれらの状況にも当てはまることが分かるであろう。“例示的”という用語は、本明細書において“例、事例、または実例としての役割を果たす”ことを意味するために使用されている。本明細書に記載されている何れの実施形態も、必ずしも、他の実施形態よりも、好ましいまたは好都合であると解釈されると限らない。

図２は、移動局106または基地局104のような、無線通信デバイスのブロック図である。この例示的な実施形態に記載されているブロックは、概ね、移動局106または基地局104に含まれている構成要素のサブセットであるだろう。当業者は、図２に示されている実施形態を、任意の数の構成要素にける使用に容易に適応させるであろう。

信号は、アンテナ210において受信され、受信機220に送付される。受信機220は、既に記載した標準のような、１つ以上の無線システム標準にしたがって処理を行う。受信機220は、無線周波数(Radio Frequency, RF)からベースバンドへの変換、増幅、アナログ対ディジタル変換、フィルタリング、等ような、種々の処理を行う。受信のための種々の技術は、当技術において知られている。受信機220は、プロセッサ250によってプログラムされているように、種々の周波数で受信し得る。受信機220は、復調器、デインターリーバ、復号器、等のような、別途記載される他の構成要素も含み得る。

例示的な実施形態では、ＩＳ−８５６の信号を受信する受信機が配備される。別の実施形態では、別の標準が支援され、実施形態は、多数の通信フォーマットを支援することも、または支援しないこともある。受信は、レーキ（ＲＡＫＥ）受信、等化、結合、デインターリービング、復号、および受信信号のフォーマットによって要求される種々の他の機能を含み得る。種々の復調技術が、当技術において知られている。データおよび制御チャネルは、受信機220において受信され、復調されることができるチャネルの例である。復調され、デインターリーブされ、復号されたデータは、データシンクに送付されることができ、これは、何れのタイプの応用であってもよく、その種々の例は、当技術において周知である。

メッセージ復号器230は、復調されたデータを受信し、順方向またはリンク上では移動局106へ、あるいは逆方向リンク上では基地局へ宛てられる信号またはメッセージを抽出する。メッセージ復号器230は、システム上の(音声またはデータセッションを含む)呼を設定、維持、および切断するのに使用される種々のメッセージを復号する。種々のメッセージタイプは、当技術において知られており、支援されている種々の通信標準において特定され得る。メッセージは、後の処理で使用するために、プロセッサ250に送付される。説明を分かり易くするために、ディスクリートなブロックが示されているが、メッセージ復号器230の機能の幾つかまたは全ては、プロセッサ250において実行され得る。その代わりに、受信機220は、ある特定の情報を復号し、それ(例えば、ＡＣＫ／ＮＡＫまたは電力制御アップ／ダウン命令のような、１ビットのメッセージ)をプロセッサ250に直接に送ってもよい。

信号は、アンテナ210を介して送信される。送信される信号は、送信機270において既に示されたもののような、１つ以上の無線システム標準にしたがってフォーマットされる。データ源は、送信のためのデータを与える。データ源は、何れのタイプのデータ源または応用であってもよく、その例は、当技術において周知である。送信機270に含まれ得る構成要素の例は、増幅器、フィルタ、ディジタル対アナログ(digital-to-analog, D/A)変換器、無線周波数(ＲＦ)変換器、等である。さらに詳しく別途記載される送信機270は、変調器、拡散器、符号器、インターリーバ、および他の機能も含み得る。データおよび制御チャネルは、送信のために、種々のフォーマットにしたがって、フォーマットされることができる。

メッセージ生成器260は、音声呼またはデータセッションを設定、維持、および／または切断するために必要とされる、種々のタイプのメッセージを準備するのに使用され得る。種々のタイプの制御メッセージは、逆方向リンク上で送信するために移動局106において、または順方向リンク上で送信するために基地局104において生成され得る。

受信機220において受信され、復調されたデータは、音声またはデータ通信に使用するためにプロセッサ250に、さらに加えて、種々の他の構成要素にも送付され得る。同様に、送信するためのデータは、プロセッサ250から送信機270に宛てられ得る。例えば、種々のデータアプリケーションは、プロセッサ250上に、あるいは無線通信デバイス104または106に含まれている別のプロセッサ(図示されていない)上に存在し得る。無線通信デバイス104または106は、ラップトップコンピュータ(図示されていない)のような外部デバイスへのリンクを含むか、またはそれと結合され得る。

プロセッサ250は、汎用マイクロプロセッサ、ディジタル信号プロセッサ(digital signal processor, DSP)、または特定用途プロセッサであり得る。プロセッサ250は、受信機220、メッセージ復号器230、メッセージ生成器260、または送信機270の機能の幾つかまたは全て、さらに加えて、無線通信デバイスによって要求される何か他の処理を行い得る。プロセッサ250は、これらのタスク(詳細は示されていない)を支援するために、特殊用途のハードウェアと接続され得る。データまたは音声のアプリケーションは、外部で接続されるラップトップコンピュータまたはネットワークへの接続のような、外付けか、無線通信デバイス104または106内の追加のプロセッサ(図示されていない)上で実行されるか、またはプロセッサ250自体の上で実行され得る。プロセッサ250はメモリ255に接続され、メモリ255は、本明細書に記載されている種々の手続きおよび方法を行うための命令およびデータを記憶するために使用され得る。当業者には、メモリ255が、プロセッサ250内に全体的に、または部分的に埋め込まれ得る、種々のタイプの１つ以上のメモリ構成要素から構成され得ることが分かるであろう。

図３は、移動局106または基地局104において配備するのに適した送信機270の例示的な実施形態を示している。符号器310は、データ源からデータを受信し、通信標準、すなわち、既に記載されたものに類似したものに詳しく記載されているような、符号化手続きにしたがって、データを符号化する。例示的な実施形態では、符号器310は、ＩＳ−８５６の仕様にしたがうターボ符号器である。符号器310は、符号化されたデータを種々のレートで与え得る。例示的な実施形態では、レート１／３および１／５の符号レートが支援される。符号器310の出力は、インターリービング行列320によって処理され、これは、インターリーブされ、符号化されたデータストリームを、パンクチャリングブロック330に与える。パンクチャリングは、オプションの機能である。パンクチャリングデータは、符号化され、インターリーブされたデータストリームへ挿入されることができ、次に、出力は変調器340に送付される。変調器340は、データを、送信のために、種々の送信フォーマットの１つにしたがってフォーマットするのに使用される。より高次の変調を含む、任意の数の変調フォーマットが展開され得る。例示的な実施形態では、変調器は、１６ＱＡＭ、８ＰＳＫ、またはＱＰＳＫを行うように構成され得る。変調器340の出力は、ＲＦアップコンバートブロック350に送付され、ここで、それは、アンテナ210上での送信のためにフォーマットされる。種々のＲＦ送信技術が当技術において周知であり、増幅、フィルタリング、アップコンバージョン、ミキシング、デュプレクシング、等を含み得る。

図４は、図３に関して既に記載された符号器310の例示的な実施形態を示している。この例において、データ源からのデータは、第１の符号器410および第２の符号器420に送付される。例示的な実施形態では、ターボ符号化技術が展開される。符号器410および第２の符号器420のための詳細は、既に記載されたＩＳ−８５６の仕様において詳述されている。任意の数の他の符号化技術が、本発明の範囲内で展開され得る。符号化されていないデータビットは、符号器310へ送られ、Ｕで示される。各符号化されていないデータビットにおいて、各符号器410または420からの１つ以上のパリティビットも生成され得る。２つのパリティビット、Ｖ０およびＶ１は、第1の符号器410から出力され得る。２つのパリティビット、Ｖ０’およびＶ１’は、第２の符号器420から生成される。種々の別の実施形態では、任意の数のパリティビットが、符号器410および420の各々によって生成され得る。レート１／３の符号化が使用されるときは、符号化されていないビットＵと、パリティビットＶ０およびＶ０’とが使用される。レート１／５の符号化が展開されるときは、符号化されていないビットＵと、第1の符号器のパリティビットＶ０およびＶ１と、第２の符号器のパリティビットＶ０’およびＶ１’とが使用される。

例示的な実施形態では、インターリービング行列320は、ＩＳ−８５６の仕様において詳述されているインターリービングを実行する。インターリービング方式は、行／列構造に基づく。レート１／３の符号では、ＵＶ０Ｖ０’を含む符号語が使用される。レート１／５の符号では、符号語ＵＶ０Ｖ１Ｖ０’Ｖ１’が使用される。Ｖ０およびＶ１は、第１の構成要素のターボ符号器からであり、Ｖ０’およびＶ１’は、第２の構成要素のターボ符号器からである。インターリービングは、別途記載されるように行われる。

符号語シンボルは、５つの系列、すなわち、Ｕ、Ｖ０、Ｖ０’、Ｖ１、およびＶ１’に順序変更され、ここで、Ｕは、全情報ビットを含み、Ｖ０は、第１の構成要素の符号器の第１のパリティビットの全てを含み、Ｖ０’は、第２の構成要素の符号器の第１のパリティビットの全てを含み、Ｖ１は、第１の構成要素の符号器の第２のパリティビットの全てを含み、Ｖ１’は、第２の構成要素の符号器の第２のパリティビットの全てを含んでいる。Ｕ系列は、Ｋ行およびＭ列の行列に、行ごとに書き込まれる。次に、列が、ビットの逆の順番に並べ替えられ、各列は、循環シフトされる。

Ｖ０系列およびＶ０’系列は連結され、Ｖ０Ｖ０’は、(Ｕ系列のＫと同数のＫと、ＭはＵ系列のＭの２倍のＭをもつ)Ｋ行およびＭ列に書き込まれる。次に、列は、ビットの逆の順番に並べ替えられ、各列は、循環シフトされる。

Ｖ１系列およびＶ１’系列は連結され、Ｖ１Ｖ１’は、(Ｕ系列のＫと同数のＫと、Ｕ系列のＭの２倍のＭをもつ)Ｋ行およびＭ列に書き込まれる。次に、列は、ビットの逆の順番に並べ替えられ、各列は、循環シフトされる。

図５ないし８は、幾つかの例示的な変調フォーマットのための例示的なインターリーバ行列の結果を示している。図５は、１６ＱＡＭおよびレート１／３の符号化を使用して変調された５Ｋパケットのための出力を示している。図６は、１６ＱＡＭおよびレート１／３の符号化を使用して変調された４Ｋパケットのための例示的なインターリービング行列320の出力を示している。図７は、８ＰＳＫおよびレート１／３の符号化を使用して変調された３Ｋパケットのための例示的なインターリービング行列320の出力を示している。図８は、ＱＰＳＫおよびレート１／３の符号化を使用して変調された２Ｋパケットのための例示的なインターリービング行列320の出力を示している。これらのインターリービングフォーマットの種々の特性は、別途詳しく記載される例示的なデインターリーバの実施形態において使用され得る。ＱＰＳＫ変調では、行列内の行の数は２であることに注意すべきである。８ＰＳＫ変調では、行の数は３である。１６ＱＡＭ変調では、行の数は４である。変調は、一度に、１列を取ることによって行われる。すなわち、１つのＱＰＳＫ変調シンボルを形成するために、同じ列内の２ビットが取られ、１つの８ＰＳＫ変調シンボルを形成するために、３ビットの列が使用され、１つの１６ＱＡＭ変調シンボルを形成するために、４ビットの列が使用される。図５ないし８に示されている例示的なインターリービング行列は、異なる変調スタイルにおけるビットの逆の列の並べ替えおよび循環シフティングの前に、符号語シンボルがどのように編成されているかを示す。次に、行列は、ビットの逆の列の順番に基づいて並べ替えられ、次に、各列内で循環シフティングされる。同じ列内のシンボルは、これらの操作後に、その同じ列内に一緒に留まることになることに注意すべきである。各列は、変調器によって、１つの変調シンボルを形成するためのグループとして取られる。このように、記載されたインターリービング行列に対する任意のタイプの並べ替えは、本発明の範囲内で展開され得る。

既に記載されたように、変調器340は、シンボルを受信し、そのシンボルを送信のために希望の変調フォーマットにしたがってフォーマットする。例えば、変調器シンボルは、信号配置図上にマップされ、同相（In-phase, I）および直角位相（Quadrature, Q）値を生成し、ＲＦアップコンバータ350に送付され、アンテナ210を介して送信される。

図９は、図２に関して既に詳しく記載された、基地局104または移動局106における配備に適した例示的な受信機220を示している。信号は、アンテナ210から受信され、ＲＦダウンコンバートブロック910に送付され、ここで、ＲＦ信号はベースバンドに変換される。ベースバンド信号は、復調のために復調器920に送付される。さらに詳しく別途記載されるように、復調器の出力は、デインターリービングのためにデインターリーバ930に送付される。デインターリーバの出力は、復号のために復号器940に送付される。復号されたデータは、データシンクに送付され得る。例示的な実施形態では、復号器940はターボ復号器であり、デインターリーバ930は、ＩＳ−８５６標準にしたがって、デインターリーブする。

種々の復調技術は、当技術において周知である。例示的な実施形態では、復調器920は、各復調器シンボルにおいて、ＩおよびＱの値を生成する。Ｉ、Ｑの対は、現在選択されている変調フォーマットに対応する信号配置図上の点に対応する。

例示的なデインターリーバ930は、図１０に示されている。デインターリーバ930は、復調器920から復調器シンボルを受信する。シンボルは、マッパ1010に送付される。マッパ1010は、受信した変調シンボルを判断するための軟判定値を計算するのに使用される。例示的な実施形態では、対数尤度比(Log Likelihood Ratio, LLR)シンボルが生成される。別途さらに詳しく記載されるように、軟判定値を使用して、インターリービングの後で、復号器において、最も確実な復号されたデータを最終的に判断することになる。例示的な実施形態では、ＬＬＲシンボルは、６ビットの値である。当業者には、ＬＬＲ値が任意の長さをもち得ること、および他の軟判定基準が復号のために展開され得ることが分かるであろう。マッパ1010は、任意のタイプの軟判定値を生成するために使用され得る。デインターリーバ930は、２つの目的に役立つであろう。第１に、これは、インターリービングプロセスを逆にするやり方で、変調シンボルにアクセスし、マッパ1010内のシンボル信号配置図に基づいて、ＬＬＲシンボルを計算するであろう。任意の数の出力がマッパ1010において生成され得る一方で、例示的な実施形態では、ＬＬＲシンボルの最大数は、４であり、図１０においてＡ、Ｂ、Ｃ、およびＤとして識別されている。別の実施形態では、より高次の変調フォーマットが展開され、より多くの出力が生成され得る(すなわち、３２ＱＡＭでは５つの出力を生成し、６４ＱＡＭでは６つの出力を生成する、等)。マッパ1010は、展開される符号化方式、すなわち、並べ替え、インターリービング、等にしたがって、各出力ＡないしＤのためのＬＬＲシンボルを関係付ける。当業者には、任意の符号化方式が、本発明の範囲内で展開され得ることが分かるであろう。

第２の目的は、計算されたＬＬＲシンボルを緩衝器へ記憶することであり、したがって、復号器は、可能な限り最も効率的なやり方で、緩衝器の出力に対して働き得る。別途詳しく記載される実施形態では、各復調器の出力のために生成された全ＬＬＲシンボルは、同時に記憶され、したがって、ＬＬＲを２回以上計算する必要はない。ＬＬＲシンボルは、緩衝器が順次に読み出され、線形のデータストリームを復号器940に与え得るように、記憶される。

例えば、１６ＱＡＭが展開されるときは、４つのＬＬＲシンボルが、各マップされたＩ、Ｑの対から生成されるであろう。８ＰＳＫが展開されるときは、３つのＬＬＲシンボルが生成されるであろう。ＱＰＳＫが展開されるときは、２つのＬＬＲシンボルが、各クロックサイクルにおいて生成されるであろう。別途詳しく記載されるように、必要とされる計算サイクル数は、全ての計算されたＬＬＲシンボルを、同時に、順番に、記憶することによって、低減され得る。

従来技術では、例示的なデインターリーバは、復調器とデインターリーバとの間の帯域幅要求を最小化するために、列から計算されるＬＬＲシンボルの１つを選び、それをシンボル緩衝器に記憶していた。(例えば、１６ＱＡＭにおいて)他の３つのＬＬＲシンボルは、計算されるが、捨てられる。各ＬＬＲシンボルは、全デインターリービングプロセス中に、実際には、４回計算される。この余分な計算は、制限された復号時間の一部を使用し、これは望ましくない。さらに加えて、これは無駄な電力を消費し、モバイルプロセッサの設計において、同じく望ましくない。余分な時間および消費される電力は、１６ＱＡＭの場合ほど大きくないかもしれないが、同じ趣旨が、８ＰＳＫおよびＱＰＳＫに当てはまる。

デインターリーバ930は、全ＬＬＲシンボルが、計算されたときに、捕捉され、記憶されるように設計され、したがって、ＬＬＲシンボルは、２回以上計算されない。これは、デインターリービング時間を、１６ＱＡＭの場合に７５パーセント、８ＰＳＫの場合に６６パーセント、ＱＰＳＫの場合に５０パーセント短縮する。これらの割合は、記載した従来技術の例と対照的に、達成可能な電力の節約にも当てはまる。

ここで、図５、すなわち１６ＱＡＭの例に戻ると、各列内の符号シンボルは均等に間隔を空けられているのは明らかである。例えば、１６ＱＡＭ(５Ｋ)の場合のＵ系列の第１の列内の４つのシンボルは、(Ｕ０，Ｕ１２８０，Ｕ２５６０，Ｕ３８４０)である。同じ場合におけるＶ０／Ｖ０’系列の４つの符号シンボルは、(Ｖ００，Ｖ０２５６０，Ｖ０’０，Ｖ０’２５６０)である。ここでも、これらは、Ｖ０、Ｖ０’系列内で均等に離れている。全変調信号配置図の全列を注意深く調べると、同じ等距離の特性が明らかになる。この特性は、効率的な記憶方法の実施を可能にし、その例示的な実施形態は、本明細書に記載されている。ここで図１０に戻ると、複数のメモリバンク1030Aないし1030Hを含んでいるシンボル緩衝器1020が配備されていることが示されている。ＬＬＲシンボルＡないしＤの各々は、示されている８個のバンクの何れかへの入力として選択され得る。バンク1030Aないし1030Dは、偶数のバンクとも呼ばれ、０Ａないし３Ａで示されている。メモリバンク1030Eないし1030Hは、奇数のバンクとも呼ばれ、同じく、０Ｂないし３Ｂで示されている。図１０に示されているように、マルチプレクサ1035Aないし1035Hは、それぞれのメモリバンクに記憶するためのシンボルの１つを選択するのに使用される。メモリバンクは、同時に書き込まれるように適応させられる。したがって、４つのＬＬＲシンボルの各々は、各クロックサイクル中にメモリバンクに書き込まれ得る。これらのシンボルを記憶するために、何れのメモリバンクが選択されるかは、別途詳しく記載される。マルチプレクサ1035Aないし1035Hは、単に、例示であることに注意すべきである。複数の入力を複数の宛先へ多重化するための種々の他の技術は、当技術において周知である。例えば、トライステートのバスが、トライステートの緩衝器をもつ各メモリバンクのために配備され、これは、ＬＬＲシンボルＡないしＤに対応する入力が配備され得る。ＬＬＲの出力前に記憶するためのメモリバンクのサブセットを任意のときにイネーブルするために、選択ラインが使用され得る。

メモリバンク1030Aないし1030Hおよびマルチプレクサ1035Aないし1035Hの各々に接続された制御装置1040が示されている。制御装置1040は、何れのメモリバンクが何れのＬＬＲシンボルを受信するかを選択するために使用され得る。４つのＬＬＲシンボルの記載において、１６ＱＡＭの場合は、例として使用されていることに注意すべきである。図１０に示されている実施形態は、８ＰＳＫおよびＱＰＳＫを用いても、種々の緩衝器のサイズおよび符号化レートを含んでも、使用に適している。図１０に示されている実施形態は、図５ないし８に示されている例示的な送信フォーマットに対応する。しかしながら、当業者には、これらの一般的な原理が、無数の他の組合せにも当てはまることが分かるであろう。シンボル緩衝器1020において配備されるメモリバンクの数は、マッパ1010から出力される軟判定シンボルの数に対応する。既に記載したように、この実施形態において、何れの送信フォーマットが選択されるかに依存して、マッパ1010から、４つ、３つ、または２つの軟判定シンボルが出力され得る。追加のより高次の変調は、別の実施形態において使用され得る。例えば、３２ＱＡＭが展開されるときは、マッパ1010は、５つのシンボルを生成し得る。６４ＱＡＭが展開されるときは、マッパ1010は、６つのシンボルを生成することになる、等である。配備されるメモリ素子1030の数は、一度に生成され得るシンボルの最大数の２倍である。別途詳しく記載されるように、この例示的な実施形態における８個のメモリバンクは、１６ＱＡＭの例において十分であり、より低次の変調にも使用され得る。より低次の変調のために追加のバンクを使用する他のオプションの技術は、別途記載される。

シンボル緩衝器1020内に配備されたメモリバンク1030は、最大の符号器パケットサイズを収容するサイズにされる。図５ないし８に示されている例において、４Ｋパケットおよび５Ｋパケットは、１６ＱＡＭにおいて示された。メモリバンクの資源の割り振り、およびそれらの中にＬＬＲシンボルを記憶するスケジューリングは、さらに詳しく別途記載される。メモリバンク1030の出力は、文字ＥないしＬで示されている。この例では、２つのメモリバンクが、同時に読み出され、一度に２つのシンボルを復号器940に与え得る。マルチプレクサ1060は、ＥないしＬを受信し、ポート０と示されたライン上で１つの出力を復号器940へ与えるために選択される。マルチプレクサ1070は、出力ＥないしＬを受信し、ポート１で復号器940へ送付する。例示的な実施形態では、この多重化は、例示的な復号器940が、緩衝器の順次の出力が供給されるターボ復号器であるという点で単純化され得る。各メモリアクセスにおいて、同じアドレスの、偶数および奇数のメモリバンクは、復号器に送付するシンボルの検索のためにアドレス指定される。したがって、ＬＬＲシンボルの各々がデインターリーブされてシンボル緩衝器1020に記憶されるとき、記憶されたＬＬＲシンボルにアクセスするためのアドレス指定方式は、非常に単純化される。例示的な実施形態がさらに詳しく別途記載されるとき、これは、より明白になるであろう。

制御装置1040は、デインターリーバ930内の記載された種々の構成要素を制御する。例えば、制御装置1040は、各メモリバンクへのアドレスを与え、各メモリバンクのためのラインを選択し、値を記憶する各メモリバンクへの入力を選択し、書き込みのための書き込みストローブを与え、各メモリバンクから値を読み出すためのアクセスストローブを与え、復号器へ出力する送付のための２つ以上の出力を選択する、等を行い得る。制御装置1040は、マッパ1010からのＬＬＲシンボルＡないしＤの割り振りを特定するのにも使用され得る（詳しくは示されていない）。メモリの設計、読み出し、書き込み、等のための種々の技術は、当技術において周知である。望ましいデインターリービングを与えるために、アドレスを生成する例示的な技術は、さらに詳しく別途記載される。種々の実施形態において、制御装置1040は、記憶パターン1050にしたがって、バンク1030Aないし1030Hのサブセットに記憶するためにアドレス指定する。

記憶パターン1050は、１つ以上の送信フォーマットと関係付けられた１つ以上の記憶パターンを含み得る。例は、さらに詳しく別途記載される。１つの実施形態では、基本アドレスは、ＬＬＲシンボルが記憶される各個別のメモリバンクのためのオフセット値と共に、全メモリバンクの記憶に使用される。固有のオフセットおよび選択されたメモリバンクのサブセットは、記憶パターン1050によって判断される。記憶パターンは、多数のサイクルをもち、各サイクルは、記憶のためのメモリバンクの異なるサブセットと、基本アドレスに追加される対応するオフセットの異なる組とを選択する。記憶パターンにおけるサイクル数は、符号化のレートに対応する。例えば、既に記載されたレート１／３の符号は、各情報シンボルのための３つの符号化されたシンボルを生成する。記憶パターンにおける対応するサイクル数は、符号化されるシンボル数の２倍である。したがって、レート１／３の送信フォーマットは、６サイクルの記憶パターンを使用する。レート１／５の符号は、全情報シンボルに対して５つの符号化されたシンボルを生成する。したがって、１０サイクルの記憶パターンは、このような送信フォーマットで展開されることになる。例示的な記憶パターンは、テーブル１ないし４に詳しく示されており、さらに詳しく別途記載される。

記憶パターン1050は、制御装置1040によってアクセス可能なメモリに記憶され、論理として、または何か他の技術を使用して実施されることができ、これは当技術において周知である。制御装置1040は、ＤＳＰまたは他のマイクロコントローラ、有限状態機械、または当技術において周知の種々の他の技術であり得る。記憶パターン1050は、図２に関して既に詳しく記載されたメモリ255にも記憶され得る。制御装置1040は、プロセッサ250上で実行される多数のプロセスの１つであるか、あるいは別個のプロセッサまたは制御装置であり得る。

図１１ないし１４は、それぞれ、４つの異なる送信フォーマット、すなわち、１６ＱＡＭ、８ＰＳＫ、ＱＰＳＫ(１／３)、ＱＰＳＫ（１／５）のためのシンボル緩衝器1020の例示的な構成を示している。全体的な緩衝器のサイズは、図示されているように、１５Ｋである。これは、この例(５Ｋパケットのレート１／３の符号化)において、符号化されたパケットを記憶するのに必要とされる最大数のシンボルを収容する。ここでも、この例において、各メモリバンクは、６ビットの幅である。偶数および奇数のメモリバンクは、それぞれ、ＡおよびＢで示されており、それぞれ、図１０に示されているように、０ないし３で示されている４対のメモリバンクがある。

図１１には、１６ＱＡＭが示されている。各メモリ位置に示されている数字は、記憶パターンの対応するサイクル中におけるＬＬＲシンボルの記憶に相当する。図１１において、１６ＱＡＭの例は、メモリ位置の各々を使用することが分かる。図１２において、８ＰＳＫの例は、メモリバンクの最初の３対のみを使用する。図１３および１４に示されているＱＰＳＫの例は、メモリバンクの２対のみを使用する。メモリバンクの第１および第３の対が選択され、これは、希望であれば、メモリバンクの第２および第４の対が、第１および第３の対に追加され、より大きいパケットサイズを支援することを可能にする。レート１／３の符号の図１１ないし１３は、６サイクルの記憶パターンを使用することに注意すべきである。図１４に示されているレート１／５の例は、１０サイクルの記憶パターンを使用する。図１１ないし１４の各々に示されているパターンは、緩衝器が一杯になるまで、反復され得る。したがって、さらに詳しく別途記載されるように、送信フォーマットの各々において、共通アドレスは、記憶パターンの最初を示すのに使用され得る。

記憶パターンの各サイクルが完了すると、それに応じて、共通アドレスがインクリメントされ得る。当業者には明らかになるように、この例では、偶数および奇数のバンクは、１つのアドレスと関係付けられる。何れのバンクが選択されるかは、記憶パターンに記憶されている。当業者には、他の記憶パターンのアドレス指定方式が予想され、本発明の範囲以内に含まれることが明らかになるであろう。

図１１の例において、共通アドレスは、０に初期設定される。したがって、この例において、共通アドレスは、アドレス位置０に初期設定され得る。示されているように、６連続サイクルの間、記憶パターンにしたがい、次に、共通アドレスは３ずつインクリメントされる。バンク選択ラインは、共通アドレス、およびそれぞれのオフセットアドレスと共に使用され、バンク1、２、および３へのアドレス指定を与え得る。

図１１ないし１４の例の各々に示されているサイクル番号は、ＬＬＲシンボルが対応するサイクル中にどこに記憶されるか示している。例えば、図１１において、第１のサイクルバンク０Ａ、１Ａ、２Ａ、および３Ａは、全て、０のオフセットで書き込まれる。第２のサイクルでは、バンク０Ｂ、２Ａ、および２Ｂは、示されているオフセットで書き込まれる。図１１の１６ＱＡＭの例におけるパターンサイクルは、テーブル１に示されている。テーブル１において、サイクル１の間に、４つのバンク(例えば、第１のサイクルにおいて０ないし３)が選択され、Ａのバンクが選択されるか、またはＢのバンクが選択されるかを識別する奇数／偶数の表示（この例では、全て偶数、すなわちＡ）、およびポインタのオフセット(この例では、全て０)が選択される。テーブルは、何れのタイプのシンボルがその時に書き込まれるかも示している。サイクル１において、各シンボルは、Ｕシンボルに対応する。Ｖ０およびＶ０’のシンボルは、示されているように、後のサイクルにおいて書き込まれる。テーブル１のパターンにしたがうときは、メモリバンクは、図１１に示されているように書き込まれることが理解され得る。テーブル２ないし４は、それぞれ、図１２ないし１４の送信フォーマット、すなわち、８ＰＳＫ、レート１／３のＱＰＳＫ、およびレート１／５のＱＰＳＫに対応する同様の記憶パターンである。

図１５ないし１８は、図１１ないし１４に関して記載された各送信フォーマットの各々のためのシンボル緩衝器1020を示している。図１５は、例えば、１６ＱＡＭの場合を示している。Ｕ０、Ｕ１２８０、Ｕ２５６０、およびＵ３８４０は、その全てが１つのＩ、Ｑの対から計算され、サイクル１の間に、バンク０Ａないし３Ａへ同時に記憶されることが理解され得る。記憶サイクルにしたがうとき、指標が０からパケットの最後へ線形に増加するように、各情報およびパリティビットは記憶されることになる。したがって、ＬＬＲシンボル値を復号器940に送付するとき、単純な線形アドレス指定方式が展開され得る。図１０に示されている２つのポートメモリは、既に記載されたように、２つのバンクが同時にアクセスされることを可能にする。図１６ないし１８は、それぞれ、図１２ないし１４に対応する送信フォーマットのために記憶されている、復調され、デインターリーブされたシンボルの同様の例を示している。

図１５ないし１７に示されている６サイクルの記憶パターンとは対照的に、図１８に示されているレート１／５の場合は、１０サイクルの記憶パターンを示していることに注意すべきである。したがって、ＩＳ−８５６のインターリービングフォーマットを支援するために配備されている例示的なシンボル緩衝器1020において、インターリーバ930は、各々が１．８７５Ｋの位置をもつ８個のメモリバンク、６ビットの幅のように配備され得る。(ここでも、１．８７５Ｋのサイズは、５Ｋの最大パケットサイズおよび１／３の符号レートにしたがって、合計１５Ｋの記憶位置を要求して、判断される。異なるパケットサイズを支援している別の実施形態では、別のサイズが展開され得る)。記憶は、任意の２つの連続するアドレスが、２つの異なるメモリバンクを示し、全記憶の１／４離れている任意の２つのアドレスも、異なる物理的なメモリバンクを示するように行われる。これは、既に記載された均等に離れている特性に対応する。ここでも、全メモリ位置が、最大のパケットサイズを除いて、デインターリービングの最後まで満たされないことに注意すべきである。それにも関わらず、より小さいパケットサイズを用いても、埋められた位置に順次にアクセスするアドレスは、線形に増加し、例示的な実施形態におけるターボ復号器への送付にとって望ましい。

図１９は、既に記載したように、デインターリーバ930において展開するのに適した、デインターリービングのための方法1900を示している。プロセスは、ブロック1905において始まり、ここでは、共通アドレスが初期設定される。ブロック1910では、復調シンボルが、現在選択されている送信フォーマットに対応する信号配置図にしたがって、ＬＬＲシンボル(または、他の軟判定シンボル)にマップされる。ブロック1920では、各ＬＬＲシンボルを、記憶パターンにしたがって１つのメモリバンクに１つずつ、同時に書き込む。このブロックの例は、図２０に関して、さらに詳しく別途記載されるであろう。

ブロック1930では、共通アドレスを更新する。既に記載したように、当業者には、記憶パターンにおけるサイクル数にしたがってアドレスを更新するのに必要なインクリメントが分かるであろう。例えば、偶数および奇数のバンクを使用して、６個の記憶パターンを用いると、共通アドレスは、各記憶パターンの後で、３ずつインクリメントされる。別の例として、レート１／５の符号化が使用されるときは、記憶パターンにおけるサイクル数は、１０である。したがって、図１０に関して既に記載された、偶数および奇数のバンクを配備した実施形態において、共通アドレスは、記憶パターンの完了後に、５のインクリメントで更新されることになる。

決定ブロック1940において、デインターリーブするための追加の復調シンボルがあるときは、ブロック1910に戻り、既に記載したように続行する。そうでないときは、ブロック1950に進み、シンボル緩衝器を読み出すためのアドレスを初期設定する。１つの例において、５Ｋのパケットサイズをもつ１６ＱＡＭを使用すると、シンボル緩衝器の全内容は、アドレス０から始まって、アドレス１５Ｋまで順次に読み出され得る。当業者には、バンク１、２、および３のための選択ラインが、１５Ｋまでのアドレスに対応する追加のアドレスビットに代わり得ることが分かるであろう。上述の図１２および図１６に示されている８ＰＳＫの例では、緩衝器の最初の３対が、順次に読み出され得る。ＱＰＳＫの例では、第１および第３の緩衝器が順次に読み出され得る、等である。

ブロック1960では、シンボルは、初期設定されたアドレスにおいて読み出される。例示的な実施形態では、２ポートのメモリが配備され、したがって、偶数および奇数のメモリバンクの両者が一度にアクセスされ得る。別の実施形態では、当業者には容易に分かるように、任意の数のメモリバンクが、同時にアクセス可能にされ得る。ブロック1970では、アクセスされたシンボルが、復号のために復号器に送付される。ブロック1980では、アドレスが更新される。この例では、アドレスは、単に１ずつインクリメントすることによって更新される。幾つかの実施形態では、メモリバンクまたはメモリバンクの対内の記憶された値のアクセスが使い尽くされたときは、新しい対のバンクが選択され得る。

決定ブロック1990では、シンボル緩衝器から読み出される追加のシンボルがあるときは、ブロック1960に戻って、既に記載されたように続行する。そうでないときは、プロセスは終了し得る。デインターリーブし、およびデインターリーブされたシンボルを復号器に送付するプロセスは、希望であれば、無限に反復され得ることに注意すべきである。

図２０は、上述のブロック1920の例示的な実施形態を示している。プロセスはブロック2010において始まり、ここでは、パターンサイクルは１に初期設定される。ブロック2020では、パターンサイクルにしたがってバンクへ書き込む。これは、記憶パターン、すなわち、上述の記憶パターン1050から判断され得る。Ｎは、送信フォーマットにしたがって判断される。例えば、１６ＱＡＭでは、Ｎは４に等しく、８ＰＳＫでは、Ｎは３等しく、ＱＰＳＫでは、Ｎは２に等しい。ブロック2030では、パターンサイクル数を１ずつインクリメントし、記憶パターンにおける次のサイクルを行う。決定ブロック2040において、パターンサイクルがＭより大きいときは、プロセスはこのパターンを完了し、終了し得る。そうでないときは、ブロック2020に戻って、パターンにおける次のサイクルで継続する。Ｍは、符号化されたシンボル数、すなわち、符号化レートにしたがって判断される。例えば、上述のレート１／３の符号は、Ｍが６に等しいときのパターンサイクルに対応する。上述のレート１／５の符号は、Ｍが１０に等しいことに対応する。

上述の全ての実施形態において、方法のステップは、本発明の範囲から逸脱することなく、交換されることができることに注意すべきである。本明細書に開示されている記述は、多くの場合において、ＩＳ−８５６のシステムと関係付けられた手続き、パラメータ、および信号を参照しているが、本発明の範囲は、そのようなものとして制限されない。当業者は、本明細書の原理を種々の他の通信システムに容易に適用するであろう。これら、および他の修正は、当業者には明らかになるであろう。

当業者には、情報および信号が、種々の異なる技術および技法の何れかを使用して表わされ得ることが分かるであろう。例えば、上述全体で参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光学場または光学粒子、あるいはその任意の組合せによって表わされ得る。

当業者は、本明細書に開示されている実施形態に関して記載されている種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムのステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組合せとして実施され得ることも分かるであろう。ハードウェアとソフトウェアとのこの互換性を明白に示すために、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップが、それらの機能性に関して、これまでに概ね記載された。このような機能性がハードウェアとして実施されるか、またはソフトウェアとして実施されるかは、システム全体に課された個々の用途および設計の制約に依存する。熟練した技能をもつ者は、各個々の用途のために種々のやり方で、記載された機能性を実施し得るが、そのような実施の決定は、本発明の範囲からの逸脱を招くものとして解釈されるべきではない。

本明細書に開示されている実施形態に関係して記載された種々の例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、ディジタル信号プロセッサ（digital signal processor, DSP）、特定用途向け集積回路（application specific integrated circuit, ASIC）、フィールドプログラマブルゲートアレイ（field programmable gate array, FPGA）または他のプログラマブル論理デバイス、ディスクリートなゲートまたはトランジスタ論理、ディスクリートなハードウェア構成要素、あるいは本明細書に記載されている機能を実行するように設計されたその組合せで実施または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、その代わりに、プロセッサは、従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサは、コンピューティングデバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、１つのＤＳＰのコアと結合される１つ以上のマイクロプロセッサ、または何か他のこのような構成としても実施され得る。

本明細書に開示されている実施形態に関して記載された方法またはアルゴリズムのステップは、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、または２つの組合せにおいて直接的に具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、または当技術において知られている記憶媒体の何か他の形態の中に存在し得る。例示的な記憶媒体はプロセッサに接続され、プロセッサが記憶媒体から情報を読み出し、かつそこへ情報を書き込みことができるようにする。その代りに、記憶媒体は、プロセッサと一体構成であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在し得る。ＡＳＩＣは、ユーザ端末内に存在し得る。その代りに、プロセッサおよび記憶媒体は、ユーザ端末内のディスクリートな構成要素として存在し得る。

開示された実施形態のこれまでの記述は、当業者が本発明を作成または使用できるようにするために与えられている。当業者には、これらの実施形態に対する種々の変更は容易に明らかになり、本明細書に定められている一般的な原理は、本発明の意図および範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書に示されている実施形態に制限されることを意図されず、本明細書に開示されている原理および新規な特徴に一致する最も幅広い範囲にしたがうことを意図されている。

多数のユーザを支援することができる無線通信システムの概略的なブロック図。 移動局または基地局のような、無線通信デバイスのブロック図。 送信機の例示的な実施形態を示す図。 符号器の例示的な実施形態を示す図。 １６ＱＡＭおよびレート１／３の符号化を使用して変調される５Ｋパケットの例示的なインターリーバ行列の結果を示す図。 １６ＱＡＭおよびレート１／３の符号化を使用して変調される４Ｋパケットの例示的なインターリーバ行列の結果を示す図。 ８ＰＳＫおよびレート１／３の符号化を使用して変調される３Ｋパケットの例示的なインターリーバ行列の結果を示す図。 ＱＰＳＫおよびレート１／３の符号化を使用して変調される２Ｋパケットの例示的なインターリーバ行列の結果を示す図。 例示的な受信機を示す図。 例示的なデインターリーバを示す図。 １６ＱＡＭのための例示的な記憶パターンを示す図。 ８ＰＳＫのための例示的な記憶パターンを示す図。 レート１／３のＱＰＳＫのための例示的な記憶パターンを示す図。 レート１／５のＱＰＳＫのための例示的な記憶パターンを示す図。 １６ＱＡＭのためのシンボル緩衝器の例示的な構成を示す図。 ８ＰＳＫのためのシンボル緩衝器の例示的な構成を示す図。 レート１／３のＱＰＳＫのためのシンボル緩衝器の例示的な構成を示す図。 レート１／５のＱＰＳＫのためのシンボル緩衝器の例示的な構成を示す図。 デインターリービング方法の例示的な実施形態のフローチャート。 記憶パターンにしたがってメモリバンクに書き込む方法の例示的な実施形態のフローチャート。

符号の説明

100・・・無線通信システム、104・・・基地局、106・・・移動局、930・・・デインターリーバ、1900・・・方法。

Claims (36)

1. 第１の値および第２の値を受信し、複数の第３の値を生成するマッパと、
   各メモリバンクが第３の値の中の１つを記憶するように適応可能である、複数のメモリバンクと、
   記憶パターンにしたがって同時に記憶するために、複数のメモリバンクの中の選択された１つに、複数の第３の値の各々を宛てる制御装置とを含む通信デバイス。
2. 第１および第２の値が、それぞれ、同相（In-phase, I）および直角位相(Quadrature, Q)の値である請求項１記載の通信デバイス。
3. 第３の値が、軟判定値である請求項１記載の通信デバイス。
4. 第３の値が、対数尤度比(Log Likelihood Ratio, LLR)値である請求項１記載の通信デバイス。
5. 複数のメモリバンクが、複数の第３の値の数の２倍に等しい数を含む請求項１記載の通信デバイス。
6. ２つ以上の記憶された第３の値が、複数のメモリバンクの２つ以上から同時に検索され得る請求項１記載の通信デバイス。
7. 制御装置が、複数の記憶パターンから選択可能な記憶パターンを使用して、複数のメモリバンクに記憶するための複数の第３の値を指示し、記憶パターンが、複数の送信フォーマットの１つにしたがって選択される請求項１記載の通信デバイス。
8. 複数の送信フォーマットが、１６直交振幅変調(Quadrature Amplitude Modulation, QAM)を含む請求項７記載の通信デバイス。
9. 複数の送信フォーマットが、８位相シフトキーイング(Phase Shift Keying, PSK)を含む請求項７記載の通信デバイス。
10. 複数の送信フォーマットが、直角位相シフトキーイング(Quadrature Phase Shift Keying, QPSK)を含む請求項７記載の通信デバイス。
11. 複数の送信フォーマットが、レート１／３の符号化を含む請求項７記載の通信デバイス。
12. 複数の送信フォーマットが、レート１／５の符号化を含む請求項７記載の通信デバイス。
13. 複数のメモリバンクが、１つ以上の符号器パケットサイズにしたがってサイズを決められる請求項１記載の通信デバイス。
14. 記憶パターンが複数のサイクルを含み、各サイクルが、複数のメモリバンクの中の選択されたサブセットと、選択されたサブセット内の各メモリバンクのためのアドレスのオフセット値とを示し、選択されたサブセット内のメモリバンクの各々が、それぞれ、複数の第３の値の中の１つを記憶するためのものである請求項１記載の通信デバイス。
15. バンクの選択、オフセットの選択、および第３の値の選択が、符号化順序付けパターンにしたがって割り当てられる請求項１４記載の通信デバイス。
16. サイクル数が６であり、
    第１のサイクルが、第１、第３、第５、および第７のメモリバンクが０のオフセットで選択されることを示し、
    第２のサイクルが、第１、第２、第５、および第６のメモリバンクが１、０、１、および０のそれぞれのオフセットで選択されることを示し、
    第３のサイクルが、第２、第３、第７、および第８のメモリバンクが１、０、１、および０のそれぞれのオフセットで選択されることを示し、
    第４のサイクルが、第２、第４、第６、および第８のメモリバンクが１のオフセットで選択されることを示し、
    第５のサイクルが、第１、第２、第５、および第６のメモリバンクが２のオフセットで選択されることを示し、
    第６のサイクルが、第２、第３、第７、および第８のメモリバンクが２のオフセットで選択されることを示す請求項１４記載の通信デバイス。
17. サイクル数が６であり、
    第１のサイクルが、第１、第３、および第５のメモリバンクが０のオフセットで選択されることを示し、
    第２のサイクルが、第２、第３、および第６のメモリバンクが０、１、および０のそれぞれのオフセットで選択されることを示し、
    第３のサイクルが、第１、第４、および第５のメモリバンクが１、０、および１のそれぞれのオフセットで選択されることを示し、
    第４のサイクルが、第２、第４、第６、および第８のメモリバンクが１のオフセットで選択されることを示し、
    第５のサイクルが、第１、第４、および第５のメモリバンクが２のオフセットで選択されることを示し、
    第６のサイクルが、第２、第３、および第６のメモリバンクが２のオフセットで選択されることを示す請求項１４記載の通信デバイス。
18. サイクル数が６であり、
    第１のサイクルが、第１および第３のメモリバンクが０のオフセットで選択されることを示し、
    第２のサイクルが、第２および第１のメモリバンクが０および１のそれぞれのオフセットで選択されることを示し、
    第３のサイクルが、第４および第３のメモリバンクが０および１のそれぞれのオフセットで選択されることを示し、
    第４のサイクルが、第２および第４のメモリバンクが１のオフセットで選択されることを示し、
    第５のサイクルが、第１および第２のメモリバンクが２のオフセットで選択されることを示し、
    第６のサイクルが、第３および第４のメモリバンクが２のオフセットで選択されることを示す請求項１４記載の通信デバイス。
19. サイクル数が１０であり、
    第１のサイクルが、第１および第３のメモリバンクが０のオフセットで選択されることを示し、
    第２のサイクルが、第２および第１のメモリバンクが０および１のそれぞれのオフセットで選択されることを示し、
    第３のサイクルが、第４および第３のメモリバンクが０および１のそれぞれのオフセットで選択されることを示し、
    第４のサイクルが、第２および第1のメモリバンクが１および２のそれぞれのオフセットで選択されることを示し、
    第５のサイクルが、第４および第３のメモリバンクが１および２のそれぞれのオフセットで選択されることを示し、
    第６のサイクルが、第２および第４のメモリバンクが２のオフセットで選択されることを示し、
    第７のサイクルが、第１および第３のメモリバンクが３のオフセットで選択されることを示し、
    第８のサイクルが、第２および第１のメモリバンクが３および４のそれぞれのオフセットで選択されることを示し、
    第９のサイクルが、第４および第３のメモリバンクが３および４のそれぞれのオフセットで選択されることを示し、
    第１０のサイクルが、第２および第４のメモリバンクが４のオフセットで選択されることを示す請求項１４記載の通信デバイス。
20. 記憶パターンにおけるサイクル数が、関係付けられた符号化順序パターンにおける符号化されたシンボル数の２倍である請求項１４記載の通信デバイス。
21. 複数の第３の値を受信し、選択された第３の値をそれぞれの複数のメモリバンクの各々に送付するための複数のｍｕｘをさらに含み、第３の値が制御装置によって選択される請求項１記載の通信デバイス。
22. 複数のメモリバンクに接続された複数のトライステートバスをさらに含み、各トライステートバスが、制御装置によって選択可能な第３の値を受信するためのものであり、各メモリバンクが、制御装置によって指示されるようにそれぞれのトライステートバスの値を記憶するように動作可能である請求項１記載の通信デバイス。
23. 制御装置が、記憶パターンにしたがって、１つ以上のメモリバンクの記憶アドレスを生成し、各記憶アドレスが、記憶パターンによって示されたオフセットに加えられた基本アドレスを使用して計算され、基本アドレスが、記憶パターンの各連続する反復の完了後に固定量分インクリメントされる請求項１記載の通信デバイス。
24. 基本値が初期値にセットされ、所定数の第３の値が記憶されると、初期値にリセットされる請求項１記載の通信デバイス。
25. 制御装置が、アドレスにしたがって記憶された第３の値の同時検索のために、２つ以上のメモリバンクを選択し、アドレスが、各同時検索後に順次にインクリメントされる請求項１記載の通信デバイス。
26. 一連の２つ以上の第４の値を受信し、そこから複数の第５の値を復号する復号器をさらに含む請求項１記載の通信デバイス。
27. 復号器がターボ復号器である請求項２６記載の通信デバイス。
28. 受信信号を復調して、第１および第２の値を生成する復調器をさらに含む請求項１記載の通信デバイス。
29. 通信デバイスを含む無線通信システムであって、
    第１の値および第２の値を受信し、複数の第３の値を生成するマッパと、
    各メモリバンクが第３の値の中の１つを記憶するように適応可能である、複数のメモリバンクと、
    記憶パターンにしたがって同時に記憶するために、複数のメモリバンクの中の選択された１つに複数の第３の値の各々を宛てる制御装置とを含む無線通信システム。
30. デインターリービングのための方法であって、
    第１および第２の値を複数の第３の値にマップすることと、
    記憶パターンにしたがって複数のメモリバンクに複数の第３の値を同時に記憶することとを含む方法。
31. 記憶パターンにしたがって１つ以上のメモリバンクのための記憶アドレスを生成し、各記憶アドレスが、記憶パターンによって示されたオフセットに加えられた基本アドレスを使用して計算されることと、
    記憶パターンの各連続する反復の完了後に、基本アドレスを固定量分インクリメントすることとをさらに含む請求項３０記載の方法。
32. 記憶パターンが複数のサイクルを含み、各サイクルが、複数のメモリバンクの選択されたサブセットと、選択されたサブセット内の各メモリバンクのためのアドレスのオフセット値とを示し、選択されたサブセット内のメモリバンクの各々が、それぞれ、複数の第３の値の１つを記憶するためのものである請求項３０記載の方法。
33. 検索アドレスにしたがって、２つ以上のメモリバンクから２つ以上の記憶された第３の値を同時に検索することと、
    同時検索後に、検索アドレスを順次にインクリメントすることとをさらに含む請求項３０記載の方法。
34. 検索された記憶された第３の値を復号器に、後でそこから復号するために送付することをさらに含む請求項３３記載の方法。
35. 第１および第２の値を複数の第３の値にマップする手段と、
    記憶パターンにしたがって複数のメモリバンクに複数の第３の値を同時に記憶する手段とを含むデバイス。
36. 第１および第２の値を複数の第３の値にマップするステップと、
    記憶パターンにしたがって複数のメモリバンクに複数の第３の値を同時に記憶するステップとを行うように動作可能なコンピュータ読み出し可能媒体。

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