KR100800853B1 - 통신 시스템에서 신호 수신 장치 및 방법 - Google Patents

통신 시스템에서 신호 수신 장치 및 방법 Download PDF

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Abstract

본 발명은 통신 시스템의 신호 수신 장치에서, 다수의 디매핑 방식중 특정 디매핑 방식에 상응하게 입력 신호를 디매핑하여 특정 로그 우도비(LLR: Log-Likelihood Rate)값을 생성하고, 상기 특정 LLR 값을 상기 다수의 LLR 서브 버퍼들중 특정 LLR 서브 버퍼에 버퍼링하도록 제어하고, 상기 LLR 버퍼에 버퍼링되어 있는 LLR 값을 읽도록 제어하며, 상기 특정 LLR 서브 버퍼는 상기 특정 디매핑 방식에 상응하게 생성되는 LLR 값을 버퍼링하는 LLR 서브 버퍼임을 특징으로 한다.
LLR 버퍼, 변조 방식, 디매핑 방식, LLR 값, LLR 서브 버퍼

Description

통신 시스템에서 신호 수신 장치 및 방법{APPARATUS AND METHOD FOR RECEIVING SIGNAL IN A COMMUNICATION SYSTEM}
도 1은 본 발명의 일 실시예에 따른 통신 시스템의 신호 수신 장치를 내부 구조를 도시한 도면,
도 2는 본 발명의 다른 실시예에 따른 통신 시스템의 신호 수신 장치 내부 구조를 도시한 도면,
도 3은 본 발명의 또 다른 실시예에 따른 통신 시스템의 신호 수신 장치 내부 구조를 도시한 도면,
도 4는 도 3의 LLR 디매퍼(311)가 제1디매핑 방식을 사용할 경우 LLR 버퍼 쓰기 제어부(313)가 LLR 버퍼(315)에 LLR 값들을 버퍼링하는 동작을 개략적으로 도시한 도면,
도 5는 도 3의 LLR 디매퍼(311)가 제2디매핑 방식을 사용할 경우 LLR 버퍼 쓰기 제어부(313)가 LLR 버퍼(315)에 LLR 값들을 버퍼링하는 동작을 개략적으로 도시한 도면,
도 6은 도 3의 LLR 디매퍼(311)가 제3디매핑 방식을 사용할 경우 LLR 버퍼 쓰기 제어부(313)가 LLR 버퍼(315)에 LLR 값들을 버퍼링하는 동작을 개략적으로 도시한 도면,
도 7은 도 3의 LLR 버퍼 쓰기 제어부(313)의 내부 구조를 도시한 도면.
본 발명은 통신 시스템에서 신호를 수신하는 장치 및 방법에 관한 것으로서, 특히 매핑(mapping) 방식에 상응하게 로그 우도비(LLR: Log-Likelihood Rate, 이하 'LLR'이라 칭하기로 한다) 값을 버퍼링하여 신호를 수신하는 장치 및 방법에 관한 것이다.
통신 시스템의 신호 수신 장치는 수신기와, 디매퍼(demapper)와, 디인터리버(deinterleaver)와, 디코더(decoder)를 포함한다. 상기 디코더는 컨벌루셔널 터보 코드(CTC: Convolutional Turbo Code, 이하 'CTC'라 칭하기로 한다) 디코더 또는 컨벌루셔널 코드(CC: Convolutional Code, 이하 'CC'라 칭하기로 한다) 디코더로 구현된다. 여기서, 디코더가 상기 CTC 디코더 혹은 CC 디코더로 구현되는 이유는 상기 통신 시스템에서는 기본적으로 CC 디코더를 사용하도록 결정되어 있고, 선택적으로 CTC 디코더를 사용하는 것이 가능하도록 결정되어 있기 때문이다. 또한, 상기 통신 시스템의 신호 송신 장치는 인코더(encoder)와, 인터리버(interlevaer)와, 매퍼(mapper)와, 송신기를 포함한다. 여기서, 상기 인코더는 CTC 인코더 혹은 CC 인코더로 구현된다. 상기 신호 송신 장치에 송신하고자 하는 정보 데이터 비트들이 발생되면, 상기 정보 데이터 비트들은 상기 인코더로 전달된다. 상기 인코더는 상기 정보 데이터 비트들을 미리 설정되어 있는 인코딩 방식에 상응하게 인코딩하여 부호화된 비트들(coded bits)로 생성한 후 상기 인터리버로 출력한다. 상기 인터리버는 상기 부호화된 비트들을 미리 설정되어 있는 인터리빙(interleaving) 방식에 상응하게 인터리빙한 후 상기 매퍼로 출력한다. 상기 매퍼는 상기 인터리버에서 출력한 신호를 미리 설정되어 있는 매핑 방식에 상응하게 매핑하여 상기 송신기로 출력한다. 상기 송신기는 상기 매퍼에서 출력한 신호를 송신 처리하여 상기 신호 수신 장치로 송신한다. 따라서, 상기 신호 수신 장치에서 상기 정보 데이터 비트들을 복원해내기 위해서는 상기 수신기에서 수신 신호를 수신 처리한 후 상기 디매퍼로 출력한다. 상기 디매퍼는 상기 수신기에서 출력한 신호를 입력하여 상기 매퍼에서 적용한 매핑 방식에 상응하는 디매핑 방식으로 디매핑한 후 상기 디인터리버로 출력한다. 여기서, 상기 디매퍼는 LLR 방식을 사용한다고 가정하기로 한다. 상기 디인터리버는 상기 디매퍼에서 출력한 신호를 입력하여 상기 인터리버에서 사용한 인터리빙 방식에 상응하는 디인터리빙 방식에 상응하게 디인터리빙한 후 상기 디코더로 출력한다. 상기 디코더는 상기 디인터리버에서 출력한 신호를 입력하여 상기 인코더에서 적용한 인코딩 방식에 상응하는 디코딩 방식으로 디코딩하여 상기 정보 데이터 비트들로 복원한다. 상기에서 설명한 바와 같이 상기 디매퍼가 LLR 방식을 사용하기 때문에, 상기 디매퍼에서 출력하는 신호, 즉 LLR 값들은 버퍼에 버퍼링(buffering)되었다가 상기 디인터리버에서 디인터리빙되어야만 한다. 그런데, 상기 LLR 값들을 버퍼링하는 동작은 상기 통신 시스템 성능에 큰 영향을 미칠 수 있으므로, 상기 버퍼는 LLR 값들 버퍼링에 따른 지연 시간(delay time)을 고려하여 설계되어야만 한다. 또한, 상기 버퍼는 지연 시간 뿐만 아니라 상기 신호 수신 장치의 크기와 소요되는 비용 등을 고려하여 설계되어야만 한다.
그러나, 현재 상기 통신 시스템에서는 상기 LLR 값들을 버퍼링하기 위한 동작 및 그 버퍼 구조에 대해 구체적으로 제시하고 있는 바가 존재하지 않는다. 따라서, 상기 통신 시스템에서 LLR 값들을 버퍼링하여 신호를 수신하는 방안에 대한 필요성이 대두되고 있다.
따라서, 본 발명의 목적은 통신 시스템에서 신호를 수신하는 장치 및 방법을 제공함에 있다. 본 발명의 다른 목적은 통신 시스템에서 매핑 방식에 상응하게 LLR 값들을 버퍼링하여 신호를 수신하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 장치는; 다수의 디매핑 방식 각각에 상응하게 생성되는 로그 우도비(LLR: Log-Likelihood Rate)값을 버퍼링하기 위한 다수의 LLR 서브 버퍼를 포함하는 LLR 버퍼와, 상기 다수의 디매핑 방식중 특정 디매핑 방식에 상응하게 입력 신호를 디매핑하여 특정 LLR 값을 생성하는 LLR 디매퍼와, 상기 특정 LLR 값을 상기 다수의 LLR 서브 버퍼들중 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 LLR 버퍼 쓰기 제어부와, 상기 LLR 버퍼에 버퍼링되어 있는 LLR 값을 읽도록 제어하는 LLR 버퍼 읽기 제어부를 포함하며, 상기 특정 LLR 서브 버퍼는 상기 특정 디매핑 방식에 상응하게 생성되는 LLR 값을 버퍼링하는 LLR 서브 버퍼임을 특징으로 한다. 상기한 목적들을 달성하기 위한 본 발명의 방법은; 통신 시스템에서 신호 수신 장치의 신호 수신 방법에 있어서, 다수의 디매핑 방식중 특정 디매핑 방식에 상응하게 입력 신호를 디매핑하여 특정 로그 우도비(LLR: Log-Likelihood Rate) 값을 생성하는 과정과, 상기 특정 LLR 값을 다수의 LLR 서브 버퍼들중 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정과, 상기 LLR 버퍼에 버퍼링되어 있는 LLR 값을 읽도록 제어하는 과정을 포함하며, 상기 특정 LLR 서브 버퍼는 상기 특정 디매핑 방식에 상응하게 생성되는 LLR 값을 버퍼링하는 LLR 서브 버퍼임을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면의 참조와 함께 상세히 설명한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 통신 시스템의 신호 수신 장치를 내부 구조를 도시한 도면이다. 상기 도 1을 참조하면, 상기 신호 수신 장치는 수신기(도시하지 않음)와, 로그 우도비(LLR: Log-Likelihood Rate, 이하 'LLR'이라 칭하기로 한다) 디매퍼(demapper)(111)와, LLR 버퍼(113)와, 디인터리버(deinterleaver)(도시하지 않음)와, 디코더(decoder)(도시하지 않음)를 포함한다. 상기 디코더는 컨벌루셔널 터보 코드(CTC: Convolutional Turbo Code, 이하 'CTC'라 칭하기로 한다) 디코더 또는 컨벌루셔널 코드(CC: Convolutional Code, 이하 'CC'라 칭하기로 한다) 디코더로 구현된다. 여기서, 디코더가 상기 CTC 디코더 혹은 CC 디코더로 구현되는 이유는 상기 통신 시스템에서는 기본적으로 CC 디코더를 사용하도록 결정되어 있고, 선택적으로 CTC 디코더를 사용하는 것이 가능하도록 결정되어 있기 때문이다. 상기 신호 수신 장치로 수신된 신호는 상기 수신기로 전달되고, 상기 수신기는 상기 수신 신호를 수신 처리한 후 상기 LLR 디매퍼(111)로 출력한다. 여기서, 상기 수신기에서 출력하는 신호는 I 서브 캐리어 신호와 Q 서브 캐리어 신호를 포함한다. 또한, 상기 LLR 디매퍼(111)라 함은 LLR 방식을 사용하는 디매퍼를 나타낸다. 상기 LLR 디매퍼(111)는 모드 선택(mode selection) 신호를 제공받는다. 여기서, 상기 모드 선택 신호는 상기 LLR 디매퍼(111)가 사용할 디매핑 방식을 선택하기 위한 신호로서, 상기 신호 수신 장치에 대응하는 신호 송신 장치의 매퍼(mapper)에서 사용한 매핑 방식에 상응하는 디매핑 방식을 선택하기 위한 신호이다. 일 예로, 상기 매퍼에서 사용한 매핑 방식이 QPSK(Quadrature Phase Shift Keying) 방식과, 16 QAM(Quadrature Amplitude Modulation) 방식과, 64 QAM 방식 중 어느 한 방식일 경우, 상기 모드 선택 신호는 상기 QPSK 방식에 상응하는 디매핑 방식과, 상기 16QAM 방식에 상응하는 디매핑 방식과, 상기 64QAM 방식에 상응하는 디매핑 방식 중 어느 한 방식을 선택하기 위한 신호가 된다. 상기 LLR 디매퍼(111)는 상기 I 서브캐리어 신호와 Q 서브캐리어 신호를 상기 모드 선택 신호에 상응하게 선택한 디매핑 방식에 상응하게 디매핑하여 그 LLR 값들을 상기 LLR 버퍼(113)로 출력한다. 이하, 설명의 편의상 상기 모드 선택 신호에 상응하게 디매핑 방식을 선택하는 동작을 '모드 전환을 수행한다'라고 혼용할 수도 있음에 유의하여야만 한다. 또한, 상기 QPSK 방식에 상응하는 디매핑 방식을 '제1디매핑 방식'이라 칭하기로 하고, 상기 16QAM 방식에 상응하는 디매핑 방식을 '제2디매핑 방식'이라 칭하기로 하고, 상기 64QAM 방식에 상응하는 디매핑 방식을 '제3디매핑 방식'이라 칭하기로 한다. 상기 LLR 디매퍼(111)가 상기 제1디매핑 방식을 사용할 경우에는 지연이 발생하지 않고, 상기 제2디매핑 방식을 사용할 경우에는 1클록(clock) 지연이 발생하고, 상기 제3디매핑 방식을 사용할 경우에는 2클록 지연이 발생한다. 여기서, 지연이라 함은 상기 LLR 디매퍼(111)가 계산한 LLR 값들을 상기 LLR 버퍼(113)에 버퍼링하는데 소요되는 지연을 의미한다. 이렇게, 지연이 발생되는 이유는, 상기 LLR 디매퍼(111)로 I 서브 캐리어 신호와 Q 서브 캐리어 신호가 동시에 입력되기 때문에 상기 LLR 디매퍼(111)가 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 LLR 값을 계산하고, 그 디매핑 방식에 상응하게 서로 다른 개수의 LLR 값들을 출력하기 때문이다. 상기 LLR 디매퍼(111)는 상기 디매핑 방식이 제1디매핑 방식일 경우 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 1개의 LLR 값을 출력하며, 상기 디매핑 방식이 제2디매핑 방식일 경우 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 2개의 LLR 값들을 출력하며, 상기 디매핑 방식이 제3디매핑 방식일 경우 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 3개의 LLR 값들을 출력한다. 즉, 상기 LLR 디매퍼(111)는 상기 디매핑 방식이 제1디매핑 방식일 경우 2비트의 LLR 값들을 출력하고, 상기 디매핑 방식이 제2디매핑 방식일 경우 4비트의 LLR 값들을 출력하고, 상기 디매핑 방식이 제3디매핑 방식일 경우 6비트의 LLR값들을 출력한다. 결과적으로, 상기 LLR 디매퍼(111)는 LLR 값들 계산을 매 지연 시간이 지난 후 수행하게 되는 것이다. 상기 도 1에 도시되어 있는 바와 같은 신호 수신 장치의 경우 LLR 값 계산에 따른 지연 발생을 그대로 수용하여 설계되어, 상기 LLR 버퍼(113)의 사이즈는 최소화시킬 수 있지만 제3디매핑 방식이 주로 사용될 경우 상기 제3디매핑 방식에 따른 디매핑으로인한 지연으로 인해 상기 신호 수신 장치의 전체 처리 속도가 감소하게 된다.
일 예로, IEEE(Institute of Electrical and Electronics Engineers) 802.16e 통신 시스템에서는 기본 프레임(frame) 구조인 PUSC(Partial Usage of SubChannels) 심볼(symbol) 구조에서 한 심볼 내 데이터 서브 캐리어의 개수는 720개이고, 한 프레임 내 수신 심볼 개수는 25개라고 가정하면, 한 프레임 구간에서 LLR 값들을 계산해야할 서브 캐리어들의 개수는 18000개이다. 이 중에 10000개의 서브 캐리어들을 통해 수신되는 신호가 64 QAM 방식을 사용하여 매핑된 신호라고 가정하면 총 20000 클록의 지연이 발생하며, 따라서 LLR 버퍼(113) 저장에서만 약 두 심볼들 정도의 지연이 발생한다. 이는 상기 IEEE 802.16e 통신 시스템의 전체 성능을 크게 감소시킬 수 있는 수치이며, 높은 데이터 송신 속도를 획득하기 위해서는 디코더들의 개수를 증가시켜 디코딩 속도를 높여야만 한다. 따라서 디코더들의 개수 증가 또는 데이터 송신 속도의 손실이 불가피하게 발생하게 된다.
이와 같은 LLR 값들을 LLR 버퍼에 버퍼링할 때 발생하는 지연을 방지하기 위해 LLR 버퍼를 상기 LLR 디매퍼에서 사용하는 디매핑 방식에 따라 구분하여 설계할 수 있으며, 이를 도 2를 참조하여 설명하기로 한다.
상기 도 2는 본 발명의 다른 실시예에 따른 통신 시스템의 신호 수신 장치 내부 구조를 도시한 도면이다. 상기 도 2를 참조하면, 상기 신호 수신 장치는 수신기(도시하지 않음)와, LLR 디매퍼(211)와, 다수개, 일 예로 3개의 LLR 버퍼들, 즉 LLR 버퍼 #1(213-1)과, LLR 버퍼 #2(213-2)와, LLR 버퍼 #3(213-3)와. 스위치(215)와, 디인터리버(217)와, 디코더(도시하지 않음)를 포함한다. 상기 수신기와, 디인터리버는 상기 도 1에서 설명한 바와 동일한 동작을 수행하므로 여기서는 그 상세한 설명을 생략하기로 한다. 상기 LLR 디매퍼(211)는 모드 선택 신호를 제공받고, 상기 모드 선택 신호에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 LLR 값들을 출력한다. 여기서, 상기 모드 선택 신호는 상기 도 1에서 설명한 바와 동일한 신호이다. 상기 LLR 디매퍼(211)는 상기 모드 선택 신호가 제1디매핑 방식을 나타낼 경우 상기 제1디매핑 방식에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 그 LLR 값들을 상기 LLR 버퍼 #1(213-1)로 출력하고, 상기 모드 선택 신호가 제2디매핑 방식을 나타낼 경우 상기 제2디매핑 방식에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 그 LLR 값들을 상기 LLR 버퍼 #2(213-2)로 출력하고, 상기 모드 선택 신호가 제3디매핑 방식을 나타낼 경우 상기 제3디매핑 방식에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 그 LLR 값들을 상기 LLR 버퍼 #3(213-3)로 출력한다. 상기 스위치(215) 역시 상기 모드 선택 신호를 제공받으며, 상기 모드 선택 신호에 상응하게 상기 LLR 버퍼 #1(213-1) 내지 LLR 버퍼 #3(213-3) 중 어느 한 LLR 버퍼에서 출력하는 LLR 값들을 상기 디인터리버(217)로 출력한다. 상기 도 2에 도시되어 있는 바와 같은 신호 수신 장치의 경우 디매핑 방식들 각각에 상응하게 LLR 버퍼를 별도로 구현하여 디매핑 방식의 상이함으로 인한 LLR 값들을 LLR 버퍼에 버퍼링함으로 인한 지연을 방지하게 된다.
그러나, 상기 도 2에 도시되어 있는 신호 수신 장치의 경우 그 필요한 버퍼 사이즈가 증가하게 되므로, LLR 값들을 LLR 버퍼에 버퍼링할 때 발생하는 지연과 버퍼 사이즈 증가를 방지할 수 있는 새로운 신호 수신 장치의 구조를 도 3을 참조하여 설명하기로 한다.
상기 도 3은 본 발명의 또 다른 실시예에 따른 통신 시스템의 신호 수신 장치 내부 구조를 도시한 도면이다. 상기 도 3을 참조하면, 상기 신호 수신 장치는 수신기(도시하지 않음)과, LLR 디매퍼(311)와, LLR 버퍼 쓰기 제어부(313)와, LLR 버퍼(315)와, 읽기 어드레스(address) 생성기(317)와, 디인터리버(319)를 포함한다. 상기 LLR 버퍼(315)는 다수의, 일 예로 6개의 LLR 서브 버퍼들, 즉 LLR 서브 버퍼 #0(315-0)과, LLR 서브 버퍼 #1(315-1)과, LLR 서브 버퍼 #2(315-2)과, LLR 서브 버퍼 #3(315-3)과, LLR 서브 버퍼 #4(315-4)과, LLR 서브 버퍼 #5(315-5)을 포함한다. 상기 수신기와, 디인터리버는 상기 도 1에서 설명한 바와 동일한 동작을 수행하므로 여기서는 그 상세한 설명을 생략하기로 한다. 상기 LLR 디매퍼(311)는 모드 선택 신호를 제공받고, 상기 모드 선택 신호에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 LLR 값들을 출력한다. 여기서, 상기 모드 선택 신호는 상기 도 1에서 설명한 바와 동일한 신호이다. 상기 LLR 디매퍼(311)는 상기 모드 선택 신호가 제1디매핑 방식을 나타낼 경우 상기 제1디매핑 방식에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 그 LLR 값들을 상기 LLR 버퍼 쓰기 제어부(313)로 출력하고, 상기 모드 선택 신호가 제2디매핑 방식을 나타낼 경우 상기 제2디매핑 방식에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 그 LLR 값들을 상기 LLR 버퍼 쓰기 제어부(313)로 출력하고, 상기 모드 선택 신호가 제3디매핑 방식을 나타낼 경우 상기 제3디매핑 방식에 상응하게 상기 수신기에서 출력한 신호를 디매핑하여 그 LLR 값들을 상기 LLR 버퍼 쓰기 제어부(313)로 출력한다. 여기서, 상기 도 3에는 상기 LLR 디매퍼(311)가 제1디매핑 방식을 사용할 경우 출력되는 I 서브 캐리어 신호 및 Q 서브 캐리어 신호에 대한 LLR 값이 LLR 0과 LLR 3으로 도시되어 있고, 상기 LLR 디매퍼(311)가 제2디매핑 방식을 사용할 경우 출력되는 I 서브 캐리어 신호 및 Q 서브 캐리어 신호에 대한 LLR 값이 LLR 0과, LLR1과, LLR 3과, LLR4로 도시되어 있고, 상기 LLR 디매퍼(311)가 제3디매핑 방식을 사용할 경우 출력되는 I 서브 캐리어 신호 및 Q 서브 캐리어 신호에 대한 LLR 값이 LLR 0과, LLR1과, LLR2와, LLR 3과, LLR4와, LLR5로 도시되어 있다. 또한, 상기 LLR 디매퍼(311)는 자신이 제공받은 모드 선택 신호를 그대로 상기 LLR 버퍼 쓰기 제어부(313)로 출력한다. 상기 LLR 버퍼 쓰기 제어부(313)는 상기 모드 선택 신호에 상응하게 상기 LLR 디매퍼(311)에서 출력한 LLR 값들을 상기 LLR 버퍼(315)에 버퍼링하도록 제어한다. 한편, 상기 LLR 버퍼(315)가 6개의 LLR 서브 버퍼들을 포함하는 이유는 IEEE 802.16e 통신 시스템이 LLR 버퍼의 사이즈를 6의 배수의 사이즈가 되도록 정의하고 있기 때문이다. 일 예로, 상기 디코더가 CC 디코더로 구현되어 있을 경우에는 상기 LLR 버퍼(315)의 사이즈는 576가 구현되고, 상기 디코더가 CTC 디코더로 구현될 경우에는 상기 LLR 버퍼(315)의 사이즈가 960으로 구현된다. 따라서, 상기 디코더가 CC 디코더로 구현될 경우 상기 LLR 서브 버퍼들(315-0~315-5) 각각의 사이즈는 96으로 구현되며, 상기 디코더가 CTC 디코더로 구현될경우 상기 LLR 서브 버퍼들 (315-0~315-5) 각각의 사이즈는 160 으로 구현된다.
상기 LLR 버퍼 쓰기 제어부(313)는 상기 LLR 디매퍼(311)에서 출력한 LLR 값들을 LLR 서브 버퍼들(315-0~315-5)에 구분하여 버퍼링할 수 있도록 해당 LLR 값을 버퍼링하기 위한 해당 LLR 서브 버퍼 내 어드레스(Bf0_adr, Bf1_adr, Bf2_adr,Bf3_adr,Bf4_adr, Bf5_adr)와, 해당 LLR 서브 버퍼를 쓰기 인에이블 시키기 위한 신호(Bf0_wren,Bf1_wren,Bf2_wren, Bf3_wren, Bf4_wren, Bf5_wren)와, 실제 버퍼링할 LLR 값(Bf0_d와, Bf1_d와, Bf2_d와, Bf3_d와, Bf4_d와, Bf5_d)을 생성한다. Bf0_adr는 상기 LLR 서브 버퍼 #0(315-0)내 LLR 값을 쓸 어드레스를 나타내며, Bf1_adr는 상기 LLR 서브 버퍼 #1(315-1)내 LLR 값을 쓸 어드레스를 나타내며, Bf2_adr는 상기 LLR 서브 버퍼 #2(315-2)내 LLR 값을 쓸 어드레스를 나타내며, Bf3_adr는 상기 LLR 서브 버퍼 #3(315-3)내 LLR 값을 쓸 어드레스를 나타내며, Bf4_adr는 상기 LLR 서브 버퍼 #4(315-4)내 LLR 값을 쓸 어드레스를 나타내며, Bf5_adr는 상기 LLR 서브 버퍼 #5(315-4)내 LLR 값을 쓸 어드레스를 나타낸다.
Bf0_wren은 상기 LLR 서브 버퍼 #0(315-0)이 LLR 값을 쓰도록 인에이블시키기 위한 신호이며, Bf1_wren은 상기 LLR 서브 버퍼 #1(315-1)이 LLR 값을 쓰도록 인에이블시키기 위한 신호이며, Bf2_wren은 상기 LLR 서브 버퍼 #2(315-2)이 LLR 값을 쓰도록 인에이블시키기 위한 신호이며, Bf3_wren은 상기 LLR 서브 버퍼 #3(315-3)이 LLR 값을 쓰도록 인에이블시키기 위한 신호이며, Bf4_wren은 상기 LLR 서브 버퍼 #4(315-4)이 LLR 값을 쓰도록 인에이블시키기 위한 신호이며, Bf5_wren은 상기 LLR 서브 버퍼 #5(315-5)이 LLR 값을 쓰도록 인에이블시키기 위한 신호이이다. Bf0_d는 LLR0와 동일하며, Bf1_d는 LLR1과 동일하며, Bf2_d는 LLR2와 동일하며, Bf3_d은 LLR3와 동일하며, Bf4_d는 LLR4와 동일하며, Bf5_d는 LLR5와 동일하다. 상기 LLR 버퍼 쓰기 제어부(313)의 동작은 하기에서 구체적으로 설명할 것이므로, 여기서는 상세한 설명을 생략하기로 한다.
한편, 상기 LLR 값들의 버퍼링이 종료되면 상기 디인터리버(319)는 상기 LLR 버퍼(315)에 버퍼링되어 있는 LLR 값들을 읽어간다. 여기서, 상기 디인터리버(319)는 원하는 디인터리버 어드레스를 상기 읽기 어드레스 생성기(317)로 출력한다. 상기 읽기 어드레스 생성기(317)는 상기 LLR 버퍼(315)에 버퍼링되어 있는 LLR 값들을 상기 디인터리버(319)에서 원하는 디인터리버 어드레스에 상응하게 상기 디인터리버(319)로 출력할 수 있도록 LLR 서브 버퍼 선택 신호(Buf_sel)와, 읽기 어드레스(Bf_rd_adr)와, 읽기 인에이블 신호(Bf_rden)를 상기 LLR 버퍼 (315)로 출력한다. 여기서, 상기 LLR 값들을 읽기 위해 출력하는 메모리 어드레스는 상기 LLR 서브 버퍼들(315-1~315-6)의 메모리 어드레스로 변환된다. 따라서, 상기 디인터리버(319)로 상기 디인터리버(319)가 그 원하는 LLR 값들이 출력된다.
먼저, 상기 LLR 디매퍼(311)가 제1디매핑 방식을 사용할 경우 상기 LLR 디매퍼(311)에서 출력하는 LLR 값들의 버퍼링 동작을 도 4를 참조하여 설명하기로 한다. 상기 도 4는 도 3의 LLR 디매퍼(311)가 제1디매핑 방식을 사용할 경우 LLR 버퍼 쓰기 제어부(313)가 LLR 버퍼(315)에 LLR 값들을 버퍼링하는 동작을 개략적으로 도시한 도면이다. 상기 도 4를 참조하면, 상기 LLR 디매퍼(311)는 제1디매핑 방식을 사용할 경우 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대해 각각 하나의 LLR 값을 출력한다. 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 출력되는 총 2개의 LLR값들은 상기 LLR 버퍼(315)가 포함하는 LLR 서브 버퍼들(315-0~315-5)에 순차적으로 버퍼링된다. 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제1디매핑 방식을 사용하여 생성한 첫번째 I 서브 캐리어 신호에 대한 LLR 값과 Q 서브 캐리어 신호에 대한 LLR값을 상기 LLR 버퍼(315)에 버퍼링할 때, (a)에 도시한 바와 같이 LLR 서브 버퍼 #0(315-0) 및 LLR 서브 버퍼 #1(315-1)에 각각 버퍼링한다. 그리고, 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제1디매핑 방식을 사용하여 생성한 두 번째 I 서브 캐리어 신호에 대한 LLR 값과 Q 서브 캐리어 신호에 대한 LLR값을 상기 LLR 버퍼(315)에 버퍼링할 때 (b)에 도시한 바와 같이 LLR 서브 버퍼 #2(315-2) 및 LLR 서브 버퍼 #3(315-3)에 각각 버퍼링한다. 그리고 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제1디매핑 방식을 사용하여 생성한 세 번째 I 서브 캐리어 신호에 대한 LLR 값과 Q 서브 캐리어 신호에 대한 LLR값을 상기 LLR 버퍼(315)에 버퍼링할 때 (c)에 도시한 바와 같이 LLR 서브 버퍼 #4(315-4) 및 LLR 서브 버퍼 #5(315-5)에 각각 버퍼링한다.
따라서, 상기 LLR 버퍼(315)가 포함하는 LLR 서브 버퍼들(315-0~315-5) 각각에 첫 번째 LLR 값이 버퍼링되는 어드레스는 동일하게 된다. 즉, 상기 (a) 내지 (c)에 도시한 바와 같이 LLR 서브 버퍼들(315-0~315-5) 각각에 첫 번째 LLR 값이 버퍼링되는 어드레스는 'A'가 된다. . 그리고, 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제1디매핑 방식을 사용하여 생성한 네 번째 I 서브 캐리어 신호에 대한 LLR 값과 Q 서브 캐리어 신호에 대한 LLR 값을 상기 LLR 버퍼(315)에 버퍼링할 때 (d)에 도시한 바와 같이다시 LLR 서브 버퍼 #0(315-0)과 LLR 서브 버퍼 #1(315-1)에 각각 버퍼링하는데, 상기 네 번째 LLR 값이 버퍼링되는 어드레스는 상기 LLR 서브 버퍼 #0(315-0)과 LLR 서브 버퍼 #1(315-1)에 이전의 LLR 값이 버퍼링된 어드레스, 즉 A에 미리 설정되어 있는 값, 일 예로 1을 가산한 값으로 생성되는 어드레스, 즉 'A+1'이다. 또한, 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제1디매핑 방식을 사용하여 생성한 다 섯번째 I 서브 캐리어 신호에 대한 LLR 값과 Q 서브 캐리어 신호에 대한 LLR 값을 상기 LLR 버퍼(315)에 버퍼링할 때 (e)에 도시한 바와 같이 다시 LLR 서브 버퍼 #2(315-2) 및 LLR 서브 버퍼 #3(315-3)에 버퍼링하는데, 상기 다섯 번째 LLR 값이 버퍼링되는 어드레스 역시 A+1이 된다. 여섯 번째로, 상기 I 서브 캐리어 신호에 대한 LLR 값과 Q 서브 캐리어 신호에 대한 LLR 값을 상기 LLR 버퍼(315)에 버퍼링할 때 (f)에 도시한 바와 같이 다시 LLR 서브 버퍼 #4(315-4) 및 LLR 서브 버퍼 #5(315-5)에 버퍼링하는데, 상기 여섯 번째 LLR 값이 버퍼링되는 어드레스 역시 A+1이 된다. 상기 도 4에서는 여섯 번째 I 서브 캐리어와 Q 서브 캐리어에 대한 LLR 값의 버퍼링 동작까지만 일 예로 하여 설명하였으며, 그 이후의 LLR 값에 대한 버퍼링 동작은 여섯 번째 I 서브 캐리어와 Q 서브 캐리어에 대한 LLR 값까지의 버퍼링 동작과 유사함은 물론이다.
다음으로, 상기 LLR 디매퍼(311)가 제2디매핑 방식을 사용할 경우 상기 LLR 디매퍼(311)에서 출력하는 LLR 값들의 버퍼링 동작을 도 5를 참조하여 설명하기로 한다. 상기 도 5는 도 3의 LLR 디매퍼(311)가 제2디매핑 방식을 사용할 경우 LLR 버퍼 쓰기 제어부(313)가 LLR 버퍼(315)에 LLR 값들을 버퍼링하는 동작을 개략적으로 도시한 도면이다. 상기 도 5를 참조하면, LLR 디매퍼(311)가 제2디매핑 방식을 사용할 경우 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대해 각각 두 개의 LLR 값들을 출력한다. 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 출력되는 총 4개의 LLR 값들은 상기 LLR 버퍼(315)가 포함하는 LLR 서브 버퍼들(315-0~315-5)에 순차적으로 버퍼링된다.
상기 LLR 버퍼 쓰기 제어부(313)는 상기 제2디매핑 방식을 사용하여 생성한 첫번째 I 서브 캐리어 신호에 대한 LLR 값들과 Q 서브 캐리어 신호에 대한 LLR값들을 상기 LLR 버퍼(315)에 버퍼링할 때, (a)에 도시한 바와 같이 LLR 서브 버퍼 #0(315-0) 내지 LLR 서브 버퍼 #3(315-3)에 각각 버퍼링한다. 그리고, 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제2디매핑 방식을 사용하여 생성한 두 번째 I 서브 캐리어 신호에 대한 LLR 값들과 Q 서브 캐리어 신호에 대한 LLR 값들을 상기 LLR 버퍼(315)에 버퍼링할 때 (b)에 도시한 바와 같이 LLR 서브 버퍼 #0(315-0)과,LLR 서브 버퍼 #1(315-1)과, LLR 서브 버퍼 #4(315-4)과, LLR 서브 버퍼 #5(315-5)에 각각 버퍼링한다. 그리고 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제2디매핑 방식을 사용하여 생성한 세 번째 I 서브 캐리어 신호에 대한 LLR 값들과 Q 서브 캐리어 신호에 대한 LLR값들을 상기 LLR 버퍼(315)에 버퍼링할 때 (c)에 도시한 바와 같이 LLR 서브 버퍼 #2(315-2) 내지 LLR 서브 버퍼 #5(315-5)에 각각 버퍼링한다. 여기서, 각 LLR 서브 버퍼에 LLR 값이 버퍼링되는 어드레스는 도 5에 도시한 바와 같으며, 이는 상기 도 4에서 설명한 바와 유사한 형태를 가지므로 그 상세한 설명을 생략하기로 한다. 또한, 상기 도 5에서는 세 번째 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대한 LLR 값들의 버퍼링 동작까지만 일 예로 하여 설명하였으며, 그 이후의 LLR 값에 대한 버퍼링 동작은 세 번째 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대한 LLR 값까지의 버퍼링 동작과 유사함은 물론이다.
다음으로, 상기 LLR 디매퍼(311)가 제3디매핑 방식을 사용할 경우 상기 LLR 디매퍼(311)에서 출력하는 LLR 값들의 버퍼링 동작을 도 6을 참조하여 설명하기로 한다. 상기 도 6은 도 3의 LLR 디매퍼(311)가 제3디매핑 방식을 사용할 경우 LLR 버퍼 쓰기 제어부(313)가 LLR 버퍼(315)에 LLR 값들을 버퍼링하는 동작을 개략적으로 도시한 도면이다. 상기 도 6을 참조하면, LLR 디매퍼(311)가 제3디매핑 방식을 사용할 경우 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대해 각각 세 개의 LLR 값들을 출력한다. 상기 I 서브 캐리어 신호와 Q 서브 캐리어 신호 각각에 대해 출력되는 총 6개의 LLR 값들은 상기 LLR 버퍼(315)가 포함하는 LLR 서브 버퍼들(315-0~315-5)에 순차적으로 버퍼링된다.
상기 LLR 버퍼 쓰기 제어부(313)는 상기 제3디매핑 방식을 사용하여 생성한 첫번째 I 서브 캐리어 신호에 대한 LLR 값들과 Q 서브 캐리어 신호에 대한 LLR값들을 상기 LLR 버퍼(315)에 버퍼링할 때, (a)에 도시한 바와 같이 LLR 서브 버퍼 #0(315-0) 내지 LLR 서브 버퍼 #5(315-5)에 각각 버퍼링한다. 그리고, 상기 LLR 버퍼 쓰기 제어부(313)는 상기 제3디매핑 방식을 사용하여 생성한 두 번째 I 서브 캐리어 신호에 대한 LLR 값들과 Q 서브 캐리어 신호에 대한 LLR 값들을 상기 LLR 버퍼(315)에 버퍼링할 때 (b)에 도시한 바와 같이 LLR 서브 버퍼 #0(315-0) 내지 LLR 서브 버퍼 #5(315-5)에 각각 버퍼링한다. 여기서, 각 LLR 서브 버퍼에 LLR 값이 버퍼링되는 어드레스는 도 6에 도시한 바와 같으며, 이는 상기 도 4에서 설명한 바와 유사한 형태를 가지므로 그 상세한 설명을 생략하기로 한다. 또한, 상기 도 6에서는 두 번째 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대한 LLR 값들의 버퍼링 동작까지만 일 예로 하여 설명하였으며, 그 이후의 LLR 값에 대한 버퍼링 동작은 두 번째 I 서브 캐리어 신호와 Q 서브 캐리어 신호에 대한 LLR 값까지의 버퍼링 동작과 유사함은 물론이다.
상기 도 7을 참조하면, 상기 LLR 버퍼 쓰기 제어부(313)는 카운터(711)와, 3개의 쓰기 인에이블 신호 발생부들, 즉 쓰기 인에이블 신호 발생부 #1(713-1) 내지 쓰기 인에이블 신호 발생부 #3(713-3)와, 3개의 LLR 값 입력부들, 즉 LLR 값 입력부#1(715-1) 내지 LLR 값 입력부#3(715-3)과,, 3개의 어드레스 발생부들, 즉 어드레스 발생부#1(717-1) 내지 어드레스 발생부#3(717-3)을 포함한다. 상기 도 4 내지 도 6에서 설명한 바와 같이 LLR 버퍼(315)가 포함하는 LLR 서브 버퍼들중 한 쌍의 LLR 서브 버퍼들이 동일한 어드레스를 사용하므로 상기 카운터(711)는 한 쌍의 LLR 서브 버퍼들에 LLR 값들이 버퍼링될 때마다 카운터 값을 증가시키고, 상기 카운터 값을 상기 쓰기 인에이블 신호 발생부들(713-1~713-3) 및 LLR 값 입력부들(715-1~715-3)로 출력한다. 또한, 상기에서 설명한 바와 같이, 상기 LLR 버퍼(315)에서 한 쌍의 LLR 서브 버퍼들이 동일한 어드레스를 사용하므로 쓰기 인에이블 신호 발생부와, LLR 값 입력부와, 어드레스 발생부가 각각 3개씩 구현되어 있는 것이다. 먼저, 상기 쓰기 인에이블 신호 발생부들(713-1~713-3)은 상기 카운터(711)에서 출력한 카운터 값 및 모드 선택 신호를 제공받는다. 그리고 상기 쓰기 인에이블 신호 발생부 들(713-1~713-3) 각각은 상기 어드레스 발생부들(717-1~717-3)에 각각 연결되어 있다. 상기 쓰기 인에이블 신호 발생부들(713-1~713-3) 각각은 상기 카운터 값 및 모드 선택 신호를 제공받으면 쓰기 인에이블 신호를 생성하여 상기 어드레스 발생부들(717-1~717-3) 각각으로 출력한다. 즉, 상기 쓰기 인에이블 신호 발생부들(713-1~713-3) 각각은 상기 카운터 값에 따라 해당하는 LLR 서브 버퍼 쌍에 LLR 값을 버퍼링할 시점을 판단하게 된다. 일 예로, 상기 모드 선택 신호가 제1디매핑 방식임을 나타내고, 상기 카운터 값이 0이면 LLR 서브 버퍼 #0(315-0) 및 LLR 서브 버퍼 #1(315-1)에 LLR 값이 버퍼링되어야 하므로, 쓰기 인에이블 신호 발생부들(713-1~713-3)중 LLR 서브 버퍼 #0(315-0) 및 LLR 서브 버퍼 #1(315-1)에 대응되는 쓰기 인에이블 신호 발생부(713-1)만이 쓰기 인에이블 신호를 발생한다. 상기 쓰기 인에이블 신호 발생부들(713-1~713-3) 각각에서 출력한 쓰기 인에이블 신호는 상기 어드레스 발생부들(717-1~717-3) 각각으로 입력된다. 상기 어드레스 발생부들(717-1~717-3)은 상기 쓰기 인에이블 신호 발생부들(713-1~713-3)로부터 쓰기 인에이블 신호가 입력되면 LLR 값을 버퍼링할 어드레스를 생성하여 출력한다. LLR 값은 상기 LLR 버퍼(315)가 포함하는 LLR 서브 버퍼들(315-1~315-3)에 순차적으로 버퍼링되므로, 본 발명의 실시예에서는 상기 어드레스 발생부들(717-1~717-3)은 카운터로 구현된다. 상기 어드레스 발생부들(717-1~717-3)은 해당 LLR 서브 버퍼에 각 LLR 값을 버퍼링할 때마다 해당 LLR 서브 버퍼의 어드레스를 카운트한다. 상기 LLR 값 입력부들(715-1~715-3)은 입력되는 LLR 값들을 상기 모드 선택 신호와 상기 카운터(711)에서 출력하는 카운터 값에 상응하게 해당 LLR 서브 버퍼로 출력한다.
한편, 상기 디인터리버(319)는 상기 LLR 버퍼(315)에 버퍼링되어 있는 LLR값들을 읽어가야하는데, 상기 디인터리버(319)는 상기 디인터리버(319) 자신이 읽기를 원하는 디인터리버 어드레스를 상기 읽기 어드레스 생성기(317)로 출력한다. 상기 읽기 어드레스 생성기(317)는 디매핑 방식에 상응하게 상기 LLR 버퍼 (315)에 버퍼링되어 있는 LLR 값이 적절하게 읽혀지도록 LLR 서브 버퍼 선택 신호(Buf_sel)와, 읽기 어드레스(Bf_rd_adr)와, 읽기 인에이블 신호(Bf_rden)를 상기 LLR 버퍼(315)로 출력한다.
상기 읽기 어드레스 생성기(317)는 상기 LLR 서브 버퍼가 총 6개로 구현되어 있으므로, 상기 디인터리버 어드레스를 R 이라고 가정하면 하기 수학식 1에 상응하게 읽기 어드레스를 생성한다.
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서브 버퍼 어드레스 = R / 6 의 양의 정수 몫
상기 수학식 1에서 LLR 서브 버퍼의 어드레스는 모든 LLR 서브 버퍼들에 공통적으로 사용된다.
상기 수학식 1에서 계산된 R/6 값이 '0' 이면 LLR 서브 버퍼의 어드레스는 '0' 이고, '1'이면 LLR 서브 버퍼의 어드레스도 '1' 이 된다. 그리고 상기 읽기 어드레스 생성기(317)는 하기 수학식 2에 상응하게 LLR 서브 버퍼 선택 신호를 생성한다.
서브 버퍼 선택신호 : R % 6
상기 수학식 2에서, %는 6으로 나눈 후의 나머지를 결과값으로 획득하는 연산자이다.
상기 수학식 2에서 R%6 값이 '0'이면, 즉 상기 읽기 어드레스 생성기(317)가 출력한 LLR 서브 버퍼 선택 신호의 값이 '0'이면 LLR 서브 버퍼 '0'(315-0)이 선택되고, '1'이면 LLR 서브 버퍼'1'(315-1)이 선택된다.
한편, 본 발명의 실시예에서는 LLR 버퍼(315)의 사이즈가 고정되어 있어 그 메모리 어드레스의 크기 역시 고정되며(일 예로, 디코더가 CTC 디코더로 구현될 경우 그 사이즈가 960이므로, 상기 960을 나타내기 위한 메모리 어드레스의 크기는 10 비트로 고정됨) 나누는 수가 '6' 으로 고정되어 있으므로 테이블 변환 방식을 사용하여 상기 수학식1 및 수학식 2를 하기 수학식 3 및 수학식 4와 같이 변환할 수 있다.
R /6 의 몫 = R/3의 몫 * 2(shift 연산으로 대체)
R%6의 나머지 = R%2의 나머지 (입력 데이터의 LSB) + (%3의 나머지 * 2) (shift 연산으로 대체)
상기 수학식 3에서 나누는 수가 '6' 인 경우 나누기 '3'으로 변환될 수 있다. 나누기 3으로 대체하는 이유는 테이블 구성이 보다 간단해 지기 때문이다. 나누기 3의 테이블 방식을 설명하면 다음과 같다. 우선 디인터리버 어드레스 10 비트의 LSB를 별도로 저장한다. 여기서, 상기 LSB는 R%2의 나머지 값에 해당한다. 그리고, 상기 디인터리버 어드레스에서 LSB를 제외한 나머지 9 비트를 3 영역들, 즉 [8:6], [5:3], [2:0]의 세 영역들로 구분하여 테이블을 구성한다. [8:6]의 경우 테이블은 다음과 같이 구성된다.
case ([8:6])
000 : 몫 0, 나머지 0
001 : 몫 21, 나머지 1
010 : 몫 42, 나머지 2
................
111 : 몫 149, 나머지 1
endcase
상기 case ([8:6])와 같이 상기 [8:6], [5:3], [2:0]의 세 영역들 각각에 대해 몫과 나머지를 구한다. 결과는 몫과 나머지가 각각 3개씩 나오게 되는데, 나머지 부분을 가지고 한번 더 처리해야 한다. 여기서, 3개의 나머지들을 A, B, C 라 가정하면 실제 나머지는 수학식 5와 같이 나타낼 수 있다.
나누기 3의 나머지 Y = (A + B + C) % 3 , 추가적인 몫 X =(A + B + C)/3이 발생함.
상기 수학식 5 역시 테이블 방식으로 구성할 수 있으며 따라서 나누기/나머지 3의 최종 결과는 하기 수학식 6과 같이 나타낼 수 있다. 하기 수학식 6에서 3개의 몫들을 각각 E, F, G 라고 가정하기로 한다.
R/3의 값 = E + F + G + X, %3의 값 = Y
위 결과값을 가지고 기존에 저장한 LSB 결과와 수학식 3과 수학식 4를 사용하여 나누기/나머지 6의 최종 결과를 얻는다. 위 방식으로 하면 파이프라인 지연이 3클록 발생하는데, 파이프 라인 지연이므로 처음 3 클록의 지연 발생 후에는 연속적으로 데이터를 읽을 수 있어 전체 성능에는 영향을 미치지 않게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
전술한 바와 같이 본 발명은, LLR 값들을 LLR 버퍼에 버퍼링함에 있어 지연 발생을 방지함으로써 전체 시스템 성능 저하를 방지할 수 있다는 이점을 지닌다. 또한, 본 발명은 지연 발생을 방지하기 위해 별도의 메모리 사이즈 증가없이도 LLR 값들을 LLR 버퍼에 버퍼링할 수 있어 메모리 자원 효율성 저하 역시 방지할 수 있다는 이점을 지닌다.

Claims (30)

  1. 통신 시스템의 신호 수신 장치에 있어서,
    다수의 디매핑 방식 각각에 상응하게 생성되는 로그 우도비(LLR: Log-Likelihood Rate) 값을 버퍼링하기 위한 다수의 LLR 서브 버퍼를 포함하는 LLR 버퍼와,
    상기 다수의 디매핑 방식중 특정 디매핑 방식에 상응하게 입력 신호를 디매핑하여 특정 LLR 값을 생성하는 LLR 디매퍼와,
    상기 특정 LLR 값을 상기 다수의 LLR 서브 버퍼들중 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 LLR 버퍼 쓰기 제어부와,
    상기 LLR 버퍼에 버퍼링되어 있는 LLR 값을 읽도록 제어하는 LLR 버퍼 읽기 제어부를 포함하며,
    상기 특정 LLR 서브 버퍼는 상기 특정 디매핑 방식에 상응하게 생성되는 LLR 값을 버퍼링하는 LLR 서브 버퍼임을 특징으로 하는 신호 수신 장치.
  2. 제1항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는 상기 특정 LLR 서브 버퍼를 쓰기 인에이블시키기 위한 신호인 쓰기 인에이블 신호와, 상기 쓰기 인에이블시킨 상기 특정 LLR 서브 버퍼내 상기 특정 LLR 값을 버퍼링할 어드레스를 생성함을 특징으로 하는 신호 수신 장치.
  3. 제1항에 있어서,
    상기 LLR 버퍼는 상기 특정 디매핑 방식이 QPSK(Quadrature Phase Shift Keying) 방식에 상응하는 디매핑 방식인 제1디매핑 방식일 경우 2개의 LLR 서브 버퍼를 포함함을 특징으로 하는 신호 수신 장치.
  4. 제1항에 있어서,
    상기 다수의 디매핑 방식들은 QPSK(Quadrature Phase Shift Keying) 방식에 상응하는 디매핑 방식인 제1디매핑 방식과, 16QAM(QuadratureAmplitude Modulation) 방식에 상응하는 디매핑 방식인 제2디매핑 방식과, 64QAM 방식에 상응하는 디매핑 방식인 제3디매핑 방식을 포함하는 신호 수신 장치.
  5. 제4항에 있어서,
    상기 입력 신호가 I 서브 캐리어 신호와 Q 서브 캐리어 신호를 포함할 경우 상기 특정 LLR 값은 상기 I 서브 캐리어 신호를 상기 특정 디매핑 방식에 상응하게 디매핑하여 생성된 제1특정 LLR 값과 상기 Q 서브 캐리어 신호를 상기 특정 디매핑 방식에 상응하게 디매핑하여 생성된 제2특정 LLR 값을 포함하며,
    상기 특정 디매핑 방식이 상기 제1디매핑 방식일 경우 상기 제1특정 LLR 값은 제1LLR 값을 포함하고, 제2특정 LLR 값은 제2LLR 값을 포함하며, 상기 특정 디매핑 방식이 상기 제2디매핑 방식일 경우 상기 제1특정 LLR 값은 상기 제1LLR 값과 제3LLR 값을 포함하며, 상기 제2특정 LLR 값은 상기 제2LLR 값과 제4LLR 값을 포함하며, 상기 특정 디매핑 방식이 상기 제3디매핑 방식일 경우 상기 제1특정 LLR 값은 상기 제1LLR 값과, 제3LLR 값과, 제5LLR 값을 포함하며, 상기 제2특정 LLR 값은 상기 제2LLR 값과, 제4LLR 값과, 제6LLR 값을 포함하는 신호 수신 장치.
  6. 제5항에 있어서,
    상기 LLR 서브 버퍼들은 제1LLR 서브 버퍼와, 제2LLR 서브 버퍼와, 제3LLR 서브 버퍼와, 제4LLR 서브 버퍼와, 제5LLR 서브 버퍼와, 제6LLR 서브 버퍼를 포함하는 신호 수신 장치.
  7. 제6항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는;
    상기 특정 디매핑 방식이 제1디매핑 방식일 경우 상기 제1LLR 값 및 제2LLR 값이 순차적으로 상기 제1LLR 서브 버퍼 내지 제6LLR 서브 버퍼에 버퍼링되도록 제어하는 신호 수신 장치.
  8. 제6항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는;
    상기 특정 디매핑 방식이 제1디매핑 방식일 경우 첫 번째 입력 신호에 대해 상기 제1LLR 값을 제1LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    두 번째 입력 신호에 대해 상기 제1LLR 값을 제3LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제4LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    세 번째 입력 신호에 대해 상기 제1LLR 값을 제5LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제6LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    네 번째 입력 신호에 대해 상기 제1LLR 값을 제1LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하고,
    다섯 번째 입력 신호에 대해 상기 제1LLR 값을 제3LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제4LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하고,
    여섯 번째 입력 신호에 대해 상기 제1LLR 값을 제5LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제6LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하며,
    K는 양의 정수임을 특징으로 하는 신호 수신 장치.
  9. 제6항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는;
    상기 특정 디매핑 방식이 제2디매핑 방식일 경우 상기 제1LLR 값 내지 제4LLR 값이 순차적으로 상기 제1LLR 서브 버퍼 내지 제6LLR 서브 버퍼에 버퍼링되도록 제어하는 신호 수신 장치.
  10. 제6항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는;
    상기 특정 디매핑 방식이 제2디매핑 방식일 경우 첫 번째 입력 신호에 대해 상기 제1LLR 값을 제1LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제3LLR 값을 제3LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제4LLR 값을 제4LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    두 번째 입력 신호에 대해 상기 제1LLR 값을 제5LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제6LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제3LLR 값을 제1LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제4LLR 값을 제2LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하고,
    세 번째 입력 신호에 대해 상기 제1LLR 값을 제3LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제4LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제3LLR 값을 제5LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제4LLR 값을 제6LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하며,
    K는 양의 정수임을 특징으로 하는 신호 수신 장치.
  11. 제6항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는;
    상기 특정 디매핑 방식이 제3디매핑 방식일 경우 상기 제1LLR 값 내지 제6LLR 값이 순차적으로 상기 제1LLR 서브 버퍼 내지 제6LLR 서브 버퍼에 버퍼링되도록 제어하는 신호 수신 장치.
  12. 제6항에 있어서,
    상기 LLR 버퍼 쓰기 제어부는;
    상기 특정 디매핑 방식이 제3디매핑 방식일 경우 상기 제1LLR 값을 제1LLR 서브 버퍼에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼에 버퍼링하고, 상기 제3LLR 값을 제3LLR 서브 버퍼에 버퍼링하고, 상기 제4LLR 값을 제4LLR 서브 버퍼에 버퍼링하고, 상기 제5LLR 값을 제5LLR 서브 버퍼에 버퍼링하고, 상기 제6LLR 값을 제6LLR 서브 버퍼에 버퍼링하도록 제어하는 신호 수신 장치.
  13. 제6항에 있어서,
    상기 LLR 버퍼 읽기 제어부는;
    디인터리버로부터 제공되는 디인터리버 어드레스에 상응하게 상기 제1LLR 값 및 제2LLR 값을 읽을 LLR 서브 버퍼를 선택하기 위한 LLR 서브 버퍼 선택 신호와, 상기 선택된 LLR 서브 버퍼에서 상기 제1LLR 값 및 제2LLR 값을 읽기 위한 LLR 서브 버퍼 어드레스를 생성하는 신호 수신 장치.
  14. 제13항에 있어서,
    상기 LLR 버퍼 읽기 제어부는;
    상기 LLR 서브 버퍼 어드레스를 하기 수학식 7에 상응하게 생성하는 신호 수신 장치.
    LLR 서브 버퍼 어드레스 = R / 6 의 양의 정수 몫
    상기 수학식 7에서, R은 디인터리버 어드레스임.
  15. 제13항에 있어서,
    상기 LLR 버퍼 읽기 제어부는;
    상기 LLR 서브 버퍼 선택 신호를 하기 수학식 8에 상응하게 생성하는 신호 수신 장치.
    LLR 서브 버퍼 선택 신호 = R % 6
    상기 수학식 8에서, %는 6으로 나눈 후의 나머지를 결과값으로 획득하는 연산자임.
  16. 통신 시스템에서 신호 수신 장치의 신호 수신 방법에 있어서,
    다수의 디매핑 방식중 특정 디매핑 방식에 상응하게 입력 신호를 디매핑하여 특정 로그 우도비(LLR: Log-Likelihood Rate) 값을 생성하는 과정과,
    상기 특정 LLR 값을 다수의 LLR 서브 버퍼들중 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정과,
    상기 LLR 버퍼에 버퍼링되어 있는 LLR 값을 읽도록 제어하는 과정을 포함하며,
    상기 특정 LLR 서브 버퍼는 상기 특정 디매핑 방식에 상응하게 생성되는 LLR 값을 버퍼링하는 LLR 서브 버퍼임을 특징으로 하는 신호 수신 방법.
  17. 제16항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 LLR 서브 버퍼를 쓰기 인에이블시키기 위한 신호인 쓰기 인에이블 신호와, 상기 쓰기 인에이블시킨 상기 특정 LLR 서브 버퍼내 상기 특정 LLR 값을 버퍼링할 어드레스를 생성하는 단계를 포함하는 신호 수신 방법.
  18. 제17항에 있어서,
    상기 LLR 값을 읽도록 제어하는 과정은;
    상기 LLR 버퍼에 버퍼링되어 있는 LLR 값에서 읽기를 원하는 읽기 어드레스에 상응하게 상기 다수의 LLR 서브 버퍼들 중 LLR 값을 읽을 LLR 서브 버퍼를 선택하는 LLR 서브 버퍼 선택 신호와, 상기 선택된 LLR 서브 버퍼내에서 LLR 값을 읽을 어드레스를 생성하는 단계를 포함하는 신호 수신 방법.
  19. 제16항에 있어서,
    상기 다수의 디매핑 방식들은 QPSK(Quadrature Phase Shift Keying) 방식에 상응하는 디매핑 방식인 제1디매핑 방식과, 16QAM(QuadratureAmplitude Modulation) 방식에 상응하는 디매핑 방식인 제2디매핑 방식과, 64QAM 방식에 상응하는 디매핑 방식인 제3디매핑 방식을 포함하는 신호 수신 방법.
  20. 제19항에 있어서,
    상기 입력 신호가 I 서브 캐리어 신호와 Q 서브 캐리어 신호를 포함할 경우 상기 특정 LLR 값은 상기 I 서브 캐리어 신호를 상기 특정 디매핑 방식에 상응하게 디매핑하여 생성된 제1특정 LLR 값과 상기 Q 서브 캐리어 신호를 상기 특정 디매핑 방식에 상응하게 디매핑하여 생성된 제2특정 LLR 값을 포함하며,
    상기 특정 디매핑 방식이 상기 제1디매핑 방식일 경우 상기 제1특정 LLR 값은 제1LLR 값을 포함하고, 제2특정 LLR 값은 제2LLR 값을 포함하며,
    상기 특정 디매핑 방식이 상기 제2디매핑 방식일 경우 상기 제1특정 LLR 값은 상기 제1LLR 값과 제3LLR 값을 포함하며, 상기 제2특정 LLR 값은 상기 제2LLR 값과 제4LLR 값을 포함하며,
    상기 특정 디매핑 방식이 상기 제3디매핑 방식일 경우 상기 제1특정 LLR 값은 상기 제1LLR 값과, 제3LLR 값과, 제5LLR 값을 포함하며, 상기 제2특정 LLR 값은 상기 제2LLR 값과, 제4LLR 값과, 제6LLR 값을 포함하는 신호 수신 방법.
  21. 제20항에 있어서,
    상기 LLR 서브 버퍼들은 제1LLR 서브 버퍼와, 제2LLR 서브 버퍼와, 제3LLR 서브 버퍼와, 제4LLR 서브 버퍼와, 제5LLR 서브 버퍼와, 제6LLR 서브 버퍼를 포함하는 신호 수신 방법.
  22. 제21항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 디매핑 방식이 제1디매핑 방식일 경우 상기 제1LLR 값 및 제2LLR 값을 순차적으로 상기 제1LLR 서브 버퍼 내지 제6LLR 서브 버퍼에 버퍼링되도록 제어하는 과정을 포함하는 신호 수신 방법.
  23. 제21항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 디매핑 방식이 제1디매핑 방식일 경우 첫 번째 입력 신호에 대해 상기 제1LLR 값을 제1LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    두 번째 입력 신호에 대해 상기 제1LLR 값을 제3LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제4LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    세 번째 입력 신호에 대해 상기 제1LLR 값을 제5LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제6LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    네 번째 입력 신호에 대해 상기 제1LLR 값을 제1LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하고,
    다섯 번째 입력 신호에 대해 상기 제1LLR 값을 제3LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제4LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하고,
    여섯 번째 입력 신호에 대해 상기 제1LLR 값을 제5LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제6LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하는 단계를 포함하며,
    K는 양의 정수임을 특징으로 하는 신호 수신 방법.
  24. 제21항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 디매핑 방식이 제2디매핑 방식일 경우 상기 제1LLR 값 내지 제4LLR 값을 순차적으로 상기 제1LLR 서브 버퍼 내지 제6LLR 서브 버퍼에 버퍼링되도록 제어하는 과정을 포함하는 신호 수신 방법.
  25. 제21항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 디매핑 방식이 제2디매핑 방식일 경우 첫 번째 입력 신호에 대해 상기 제1LLR 값을 제1LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제3LLR 값을 제3LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제4LLR 값을 제4LLR 서브 버퍼의 어드레스 A에 버퍼링하도록 제어하고,
    두 번째 입력 신호에 대해 상기 제1LLR 값을 제5LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제2LLR 값을 제6LLR 서브 버퍼의 어드레스 A에 버퍼링하고, 상기 제3LLR 값을 제1LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제4LLR 값을 제2LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하고,
    세 번째 입력 신호에 대해 상기 제1LLR 값을 제3LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제2LLR 값을 제4LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제3LLR 값을 제5LLR 서브 버퍼의 어드레스 A+K에 버퍼링하고, 상기 제4LLR 값을 제6LLR 서브 버퍼의 어드레스 A+K에 버퍼링하도록 제어하는 단계를 포함하며,
    K는 양의 정수임을 특징으로 하는 신호 수신 방법.
  26. 제21항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 디매핑 방식이 제3디매핑 방식일 경우 상기 제1LLR 값 내지 제6LLR 값이 순차적으로 상기 제1LLR 서브 버퍼 내지 제6LLR 서브 버퍼에 버퍼링되도록 제어하는 단계를 포함하는 신호 수신 방법.
  27. 제21항에 있어서,
    상기 특정 LLR 값을 특정 LLR 서브 버퍼에 버퍼링하도록 제어하는 과정은;
    상기 특정 디매핑 방식이 제3디매핑 방식일 경우 상기 제1LLR 값을 제1LLR 서브 버퍼에 버퍼링하고, 상기 제2LLR 값을 제2LLR 서브 버퍼에 버퍼링하고, 상기 제3LLR 값을 제3LLR 서브 버퍼에 버퍼링하고, 상기 제4LLR 값을 제4LLR 서브 버퍼에 버퍼링하고, 상기 제5LLR 값을 제5LLR 서브 버퍼에 버퍼링하고, 상기 제6LLR 값을 제6LLR 서브 버퍼에 버퍼링하도록 제어하는 단계를 포함하는 신호 수신 방법.
  28. 제21항에 있어서,
    상기 LLR 값을 읽도록 제어하는 과정은;
    디인터리버로부터 제공되는 디인터리버 어드레스에 상응하게 상기 제1LLR 값 및 제2LLR 값을 읽을 LLR 서브 버퍼를 선택하기 위한 LLR 서브 버퍼 선택 신호와, 상기 선택된 LLR 서브 버퍼에서 상기 제1LLR 값 및 제2LLR 값을 읽기 위한 LLR 서브 버퍼 어드레스를 생성하는 단계를 포함하는 신호 수신 방법.
  29. 제28항에 있어서,
    상기 LLR 값을 읽도록 제어하는 과정은;
    상기 LLR 서브 버퍼 어드레스를 하기 수학식 9에 상응하게 생성하는 신호 수신 방법.
    LLR 서브 버퍼 어드레스 = R / 6 의 양의 정수 몫
    상기 수학식 9에서, R은 디인터리버 어드레스임.
  30. 제28항에 있어서,
    상기 LLR 값을 읽도록 제어하는 과정은;
    상기 LLR 서브 버퍼 선택 신호를 하기 수학식 10에 상응하게 생성하는 신호 수신 방법.
    LLR 서브 버퍼 선택 신호 = R % 6
    상기 수학식 10에서, %는 6으로 나눈 후의 나머지를 결과값으로 획득하는 연산자임.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8472448B2 (en) * 2006-07-21 2013-06-25 Intel Corporation Wireless adaptive packet control message apparatus, systems, and methods
WO2009055458A1 (en) * 2007-10-27 2009-04-30 Research In Motion Limited Content disposition system and method for processing message content in a distributed environment
US8095855B2 (en) * 2008-03-17 2012-01-10 Agere Systems Inc. Systems and methods for regenerating data from a defective medium
US8572332B2 (en) * 2008-03-28 2013-10-29 Qualcomm Incorporated De-interleaving mechanism involving a multi-banked LLR buffer
US8576955B2 (en) * 2008-03-28 2013-11-05 Qualcomm Incorporated Architecture to handle concurrent multiple channels
US9184874B2 (en) 2008-03-31 2015-11-10 Qualcomm Incorporated Storing log likelihood ratios in interleaved form to reduce hardware memory
JP2011203833A (ja) * 2010-03-24 2011-10-13 Toshiba Corp メモリシステム
US8650459B1 (en) * 2011-02-16 2014-02-11 Sk Hynix Memory Solutions Inc. Soft input, soft ouput mappers and demappers for block codes
US8411775B2 (en) * 2011-04-28 2013-04-02 Broadcom Corporation Iterative demapper
US9231729B2 (en) * 2012-02-28 2016-01-05 Spatial Digital Systems, Inc. Resource allocation in PON networks via wave-front multiplexing and de-multiplexing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010050871A (ko) * 1999-10-05 2001-06-25 윤종용 이동통신시스템의 구성 복호기 및 방법
US20030072395A1 (en) 2001-10-17 2003-04-17 Ming Jia Method and apparatus for channel quality measurements
KR20040023863A (ko) * 2002-09-12 2004-03-20 한국전자통신연구원 연판정 복호기, 및 연판정 복호시 대수 우도비 계산 장치및 그 방법
JP2004096745A (ja) 2002-08-30 2004-03-25 Lucent Technol Inc 最大尤度事後確率検出器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7254167B2 (en) * 1998-10-30 2007-08-07 Broadcom Corporation Constellation-multiplexed transmitter and receiver
US6782037B1 (en) * 1999-07-27 2004-08-24 Lucent Technologies Inc. Demodulation method for receiver
US6934317B1 (en) * 2000-10-11 2005-08-23 Ericsson Inc. Systems and methods for communicating spread spectrum signals using variable signal constellations
US6904097B2 (en) * 2001-06-01 2005-06-07 Motorola, Inc. Method and apparatus for adaptive signaling in a QAM communication system
US7236536B2 (en) * 2001-07-26 2007-06-26 Lucent Technologies Inc. Method and apparatus for detection and decoding of signals received from a linear propagation channel
KR100566241B1 (ko) * 2001-11-19 2006-03-29 삼성전자주식회사 이동통신시스템에서 연성 심볼 결합 장치 및 방법
US7197690B2 (en) * 2002-05-31 2007-03-27 Broadcom Corporation Bandwidth efficient coded modulation scheme based on MLC (multi-level code) signals having multiple maps
US7139964B2 (en) * 2002-05-31 2006-11-21 Broadcom Corporation Variable modulation with LDPC (low density parity check) coding
US7093187B2 (en) * 2002-05-31 2006-08-15 Broadcom Corporation Variable code rate and signal constellation turbo trellis coded modulation codec
KR100548311B1 (ko) * 2002-06-07 2006-02-02 엘지전자 주식회사 이동 통신 시스템에서의 송신 다이버시티 장치와 방법
US7254188B2 (en) * 2003-12-16 2007-08-07 Comtech Ef Data Method and system for modulating and detecting high datarate symbol communications
KR100651570B1 (ko) * 2004-08-30 2006-11-29 삼성전자주식회사 이동통신 시스템의 수신기에서 디코딩을 위한 로그 근사율연산 방법 및 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010050871A (ko) * 1999-10-05 2001-06-25 윤종용 이동통신시스템의 구성 복호기 및 방법
US20030072395A1 (en) 2001-10-17 2003-04-17 Ming Jia Method and apparatus for channel quality measurements
JP2004096745A (ja) 2002-08-30 2004-03-25 Lucent Technol Inc 最大尤度事後確率検出器
KR20040023863A (ko) * 2002-09-12 2004-03-20 한국전자통신연구원 연판정 복호기, 및 연판정 복호시 대수 우도비 계산 장치및 그 방법

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