KR101179183B1 - 동시적 다중 채널들을 조절하기 위한 아키텍처 - Google Patents

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Abstract

이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 장치 및 방법이 기술되는데, 이들은 제어 데이터 및 트래픽 데이터를 위한 버퍼; 제어 데이터 및 트래픽 데이터를 디맵핑하기 위한 적어도 2개의 독립적으로 동작하는 디맵퍼들을 가진 디맵퍼 엔진; 디맵퍼 엔진에 의하여 액세스가능한 메모리 세그먼트들을 지원하기 위한 로그-우도-비(LLR: log-likelihood-ratio) 버퍼; 디코더들을 포함하는 디코더 엔진 ― 상기 디코더들의 각각은 LLR 버퍼의 선택된 메모리 세그먼트(들)로부터의 데이터에 대하여 동작함 ―; 및 디맵퍼 엔진, LLR 버퍼 및 디코더 엔진 중 적어도 하나를 제어하는 중재자(arbitrator)를 포함한다. 디코더들 중 적어도 하나는 제어 데이터를 디코딩하는데 적합하며, 디코더들 중 다른 하나는 트래픽 데이터를 디코딩하는데 적합하다. 이와같이 디코딩을 분할함으로써, 다운링크 스루풋이 향상될 수 있다.

Description

동시적 다중 채널들을 조절하기 위한 아키텍처{ARCHITECTURE TO HANDLE CONCURRENT MULTIPLE CHANNELS}
본 출원은 "ARCHITECTURE TO HANDLE CONCURRENT MULTIPLE CHANNELS"이라는 명칭으로 2008년 3월 28일에 출원된 미국 가출원 번호 제61/040,540호의 우선권을 주장하며, 이 가출원은 여기에 전체적으로 참조로 통합된다.
본 발명은 무선 통신 시스템들에 관한 것이다. 특히, 본 발명은 정보의 다운링크 처리에 대하여 개선된 스루풋을 제공하기 위한 시스템들 및 방법들에 관한 것이다.
무선 통신 시스템들은 음성, 데이터 등과 같은 다양한 타입들의 통신 콘텐츠를 제공하기 위해 널리 사용된다. 이러한 시스템들은 이용가능한 시스템 자원들(예컨대, 대역폭 및 전송 전력)을 공유함으로써 다수의 사용자들과의 통신을 지원할 수 있는 다중-액세스 시스템들일 수 있다. 이러한 다중-액세스 시스템들의 예들로는 코드 분할 다중 액세스(CDMA) 시스템들, 시분할 다중 액세스(TDMA) 시스템들, 주파수 분할 다중 액세스(FDMA) 시스템들, 3GPP LTE 시스템들 및 직교 주파수 분할 다중 액세스(OFDMA) 시스템들이 포함된다.
일반적으로, 무선 다중-액세스 통신 시스템은 다수의 무선 단말들에 대한 통신을 동시에 지원할 수 있다. 각각의 단말은 순방향 및 역방향 링크들 상으로의 전송들을 통해 하나 이상의 기지국들과 통신한다. 순방향 링크(또는 다운링크)는 기지국들로부터 단말들로의 통신 링크를 지칭하며, 역방향 링크(또는 업링크)는 단말들로부터 기지국들로의 통신 링크를 지칭한다. 이러한 통신 링크는 단일-입력-단일-출력, 다중-입력-단일-출력 또는 다중-입력-다중-출력(MIMIO) 시스템을 통해 설정될 수 있다.
MIMO 시스템은 데이터 전송을 위해 다수개(NT개)의 전송 안테나들 및 다수개(NR개)의 수신 안테나들을 사용한다. NT개의 전송 안테나들 및 NR개의 수신 안테나들에 의하여 형성되는 MIMO 채널은 공간 채널(spatial channel)들로도 지칭되는 Ns개의 독립 채널들로 분해(decompose)될 수 있으며, 여기서
Figure 112010070247230-pct00001
이다. Ns개의 독립 채널들 각각은 디멘션(dimension)에 대응한다. MIMO 시스템은 다수의 전송 및 수신 안테나들에 의해 생성된 추가의 디멘션넬러티(dimensionality)들이 활용되는 경우 개선된 성능(예컨대, 보다 높은 스루풋 및/또는 보다 큰 신뢰성)을 제공할 수 있다.
MIMO 시스템은 시분할 듀플렉스(duplex)(TDD) 및 주파수 분할 듀플렉스(FDD) 시스템들을 지원한다. TDD 시스템에서, 순방향 및 역방향 링크 전송들은 상호성 원리(reciprocity principle)가 역방향 링크 채널로부터 순방향 링크 채널의 추정을 가능하게 하도록 동일한 주파수 영역상에서 이루어진다. 이는 다수의 안테나들이 액세스 포인트에서 이용가능할 때 액세스 포인트가 순방향 링크상에서 전송 빔포밍(beamforming) 이득을 추출하도록 한다.
본 발명은 증가된 다운링크 데이터 처리를 위하여 다수의 시스템들을 조정하는 것에 관한 설명을 포함한다.
본 발명의 다양한 양상들 중 한 양상에서는 이동 통신 시스템에서 수신된 채널들의 향상된(enhanced) 다운링크 처리를 위한 장치가 제공되며, 상기 장치는 적어도 복조된 제어 데이터 및 복조된 트래픽 데이터를 포함할 수 있는 버퍼; 버퍼로부터의 적어도 제어 데이터 및 트래픽 데이터에 대하여 독립적으로(independently) 동작할 수 있는 적어도 2개의 디맵퍼들을 포함하는 디맵퍼(demapper) 엔진; 디맵퍼 엔진에 의하여 액세스가능한 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR: log-likelihood-ratio) 버퍼; 다수의 디코더들을 포함하는 디코더 엔진 ― 상기 다수의 디코더들의 각각은 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및 디맵퍼 엔진, LLR 버퍼 및 디코더 엔진 중 적어도 하나를 제어하는 중재자(arbitrator)를 포함하며; 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하는데 적합하며, 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하는데 적합하다.
본 발명의 다른 양상에서는 이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 방법이 제공되며, 상기 방법은 복조된 제어 데이터 및 복조된 트래픽 데이터를 버퍼에 입력하는 단계; 독립적 동작을 할 수 있는 적어도 2개의 디맵퍼들을 사용하여 버퍼로부터의 제어 데이터 및 트래픽 데이터를 디맵핑하는 단계; 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 버퍼에 디맵핑된 데이터를 로딩하는 단계; 다수의 디코더들을 사용하여 LLR 버퍼의 데이터를 디코딩하는 단계 ― 상기 다수의 디코더들의 각각은 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및 디맵핑, LLR 버퍼의 액세스, 및 디코딩 중 적어도 하나의 동작을 제어하는 단계를 포함하며; 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하는데 적합하며, 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하는데 적합하다.
본 발명의 또 다른 양상에서는 이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 장치가 제공되며, 상기 장치는 적어도 복조된 제어 데이터 및 복조된 트래픽 데이터를 저장하기 위한 수단; 저장 수단으로부터의 제어 데이터 및 트래픽 데이터를 독립적으로 디맵핑하기 위한 다수의 수단; 다수의 디맵핑 수단에 의하여 액세스가능한 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 저장을 위한 수단; LLR 저장 수단의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작하는 다수의 디코딩 수단; 및 다수의 디맵핑 수단, 다수의 LLR 저장 수단 및 다수의 디코딩 수단 중 적어도 하나를 제어하기 위한 수단을 포함하며; 다수의 디코딩 수단들 중 적어도 하나는 제어 데이터를 디코딩하는데 적합하며, 다수의 디코딩 수단들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하는데 적합하다.
본 발명의 또 다른 양상에서는 컴퓨터-판독가능 매체를 포함하는 컴퓨터 프로그램 물건이 제공되며, 상기 컴퓨터-판독가능 매체는 복조된 제어 데이터 및 복조된 트래픽 데이터를 버퍼에 입력하기 위한 코드; 독립적으로 동작할 수 있는 적어도 2개의 디맵퍼들을 사용하여 버퍼로부터의 제어 데이터 및 트래픽 데이터를 디맵핑하기 위한 코드; 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 버퍼에 디맵핑된 데이터를 로딩하기 위한 코드; 다수의 디코더들을 사용하여 LLR 버퍼의 데이터를 디코딩하기 위한 코드 ― 상기 다수의 디코더들의 각각은 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및 디맵핑, LLR 버퍼의 액세스 및 디코딩 중 적어도 하나의 동작을 제어하기 위한 코드를 포함하며; 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하는데 적합하며, 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하는데 적합하다.
본 발명의 또 다른 양상에서는 이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 장치가 제공되며, 상기 장치는 프로세서, 및 프로세서에 연결되며 데이터를 저장하기 위한 메모리를 포함하며; 상기 프로세서는 복조된 제어 데이터 및 복조된 트래픽 데이터를 버퍼에 입력하기 위한 동작들; 독립적으로 동작할 수 있는 적어도 2개의 디맵퍼들을 사용하여 버퍼로부터의 제어 데이터 및 트래픽 데이터를 디맵핑하기 위한 동작들; 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 버퍼에 디맵핑된 데이터를 로딩하기 위한 동작들; 다수의 디코더들을 사용하여 LLR 버퍼의 데이터를 디코딩하기 위한 동작들 ― 상기 다수의 디코더들의 각각은 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및 디맵핑, LLR 버퍼의 액세스 및 디코딩 중 적어도 하나의 동작을 제어하기 위한 동작들을 제어하도록 구성되며; 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하는데 적합하며, 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하는데 적합하다.
본 발명의 특징들, 성질 및 장점들은 동일한 도면부호들이 동일한 수단을 나타내는 도면들을 참조로 하여 상세한 설명을 고찰할때 더욱더 명백하게 될 것이다.
도 1은 일 실시예에 따른 다중 액세스 무선 통신 시스템을 예시한다.
도 2는 통신 시스템의 블록도이다.
도 3은 데이터의 패킷들을 배열하기 위한 전송 아키텍처의 블록도이다.
도 4는 예시적인 프레임/수퍼-프레임 전송 아키텍처이다.
도 5는 OFDM 데이터의 논리 어레인지먼트(arrangement)를 도시한다.
도 6은 프로세서가 지원되는 예시적인 하드웨어 수신기 아키텍처를 도시한다.
도 7a-b는 패킷/서브-패킷들 및 이들의 각각의 타일 오더링의 어레인지먼트을 도시한다.
도 8은 도 6의 예시적인 하드웨어 수신기의 일부분을 도시한다.
도 9는 소프트웨어 매체를 가진 예시적인 시스템을 도시한다.
본 발명을 위하여, 달리 언급하지 않는한 다음과 같은 약어들이 적용된다.
AM: 확인응답 모드
AMD: 확인응답 모드 데이터
ARQ: 자동 반복 요청
BCCH: 방송 제어 채널
BCH: 방송 채널
C-: 제어-
CCCH: 공통 제어 채널
CCH: 제어 채널
CCTrCH: 코딩된 합성 전송 채널
CP: 순환 프리픽스
CRC: 순환 중복 검사
CTCH: 공통 트래픽 채널
DCCH: 전용 제어 채널
DCH: 전용 채널
DL: 다운링크
DSCH: 다운링크 공유 채널
DTCH: 전용 트래픽 채널
ECI: 확장된 채널 정보
FACH: 순방향 링크 액세스 채널
FDD: 주파수 분할 듀플렉스
L1: 계층 1(물리 계층)
L2: 계층 2(데이터 링크 계층)
L3: 계층 3(네트워크 계층)
LI: 길이 표시자
LSB: 최하위 비트
MAC: 중간 액세스 제어
MBMS: 멀티미디어 방송 멀티캐스트 서비스
MCCH: MBMS 포인트-투-멀티포인트 제어 채널
MRW: 이동 수신 윈도우
MSB: 최상위 비트
MSCH: MBMS 포인트-투-멀티포인트 스케줄링 채널
MTCH: MBMS 포인트-투-멀티포인트 트래픽 채널
PBCCH: 1차 방송 제어 채널
PCCH: 페이징 제어 채널
PCH: 페이징 채널
PDU: 프로토콜 데이터 유닛
PHY: 물리 계층
PhyCH: 물리 채널들
QPCH: 고속 페이징 채널
RACH: 랜덤 액세스 채널
RLC: 무선 링크 제어
RRC: 무선 자원 제어
SAP: 서비스 액세스 포인트
SBCCH: 2차 방송 제어 채널
SDU: 서비스 데이터 유닛
SHCCH: 공유 채널 제어 채널
SN: 시퀀스 번호
SSCH: 공유 시그널링 채널
SUFI: 수퍼 필드
TCH: 트래픽 채널
TDD: 시분할 듀플렉스
TFI: 전송 포맷 표시자
TM: 투명 모드
TMD: 투명 모드 데이터
TTI: 전송 시간 간격
U-: 사용자-
UE: 사용자 장비
UL: 업링크
UM: 비확인 응답 모드
UMD: 비확인 응답 모드 데이터
UMTS: 유니버셜 이동 원격통신 시스템
UTRA: UMTS 지상 무선 액세스
UTRAN: UMTS 지상 무선 액세스 네트워크
MBSFN: 멀티캐스트 방송 단일 주파수 네트워크
MCE: MBMS 조정 엔티티
MCH: 멀티캐스트 채널
DL-SCH: 다운링크 공유 채널
MSCH: MBMS 제어 채널
PDCCH: 물리 다운링크 제어 채널
PDSCH: 물리 다운링크 공유 채널
여기에서 제시된 기술들은 코드 분할 다중 액세스(CDMA) 네트워크들, 시분할 다중 액세스(TDMA) 네트워크들, 주파수 분할 다중 액세스(FDMA) 네트워크들, 직교 FDMA(OFDMA) 네트워크들, 단일-캐리어 FDMA(SC-FDMA) 네트워크들 등과 같은 다양한 무선 통신 네트워크들에서 사용될 수 있다. 용어 "네트워크들" 및 "시스템들"은 종종 상호 교환하여 사용된다. CDMA 네트워크는 유니버셜 지상 무선 액세스(UTRA: Universal Terrestrial Radio Access), cdma2000 등과 같은 무선(radio) 기술을 구현할 수 있다. UTRA는 광대역-CDMA(W-CDMA) 및 로우 칩 레이트(Low Chip Rate:LCR)를 포함한다. cdma2000은 IS-2000, IS-95 및 IS-856 표준들을 커버한다. TDMA 네트워크는 GSM(Global System for Mobile Communications)과 같은 무선 기술을 구현할 수 있다. OFDMA 네트워크는 이벌브드 UTRA(E-UTRA), IEEE 802.11, IEEE 802.16, IEEE 802.20, Flash-OFDM® 등과 같은 무선 기술을 구현할 수 있다. UTRA, E-UTRA, 및 GSM는 유니버셜 이동 원격통신 시스템(UMTS: Universal Mobile Telecommunication System)의 부분이다. 롱 텀 에볼루션(LET)은 E-UTRA를 이용하는 UMTS의 다음 릴리스(release)이다. UTRA, E-UTRA, GSM, UMTS 및 LTE는 "3세대 파트너십 프로젝트(3GPP)"이라는 명칭의 기관으로부터의 문서들에 개시된다. cdma2000는 "3세대 파트너십 프로젝트 2(3GPP2)"라는 명칭의 기관으로부터의 문서들에 개시된다. 이러한 다양한 무선 기술들 및 표준들은 당업계에 공지되어 있다. 명확화를 위해, 이러한 기술들의 특정 양상들이 LTE에 대해서 아래에서 제시되며, LTE 용어가 아래 설명에서 많이 사용된다.
단일 캐리어 변조 및 주파수 도메인 등화를 이용하는 단일 캐리어 주파수 분할 다중 액세스(SC-FDMA)이 하나의 기술이다. SC-FDMA는 OFDMA 시스템과 유사한 성능 및 본질적으로 동일한 전체 복잡도를 갖는다. SC-FDMA 신호는 자신의 고유한 단일 캐리어 구조 때문에 보다 낮은 피크-대-평균 전력 비(PAPR: peak-to-average power ratio)를 갖는다. SC-FDMA는 특히 낮은 PAPR이 전송 전력 효율성 측면에서 이동 단말에 상당히 유익한 업링크 통신들에서 상당한 주의를 끌었다. 현재, 이는 3GPP 롱 텀 에볼루션(LTE), 또는 이벌브드 UTRA에서 업링크 다중 액세스 방식을 위한 잠정표준(Working Assumption)이다.
도 1을 참조하면, 일 실시예에 따른 다중 액세스 무선 통신 시스템이 예시된다. 액세스 포인트(100)(AP)는 다수의 안테나 그룹들을 포함하며, 하나의 안테나 그룹은 104 및 106를 포함하며, 다른 안테나 그룹은 108 및 110을 포함하며, 추가 안테나 그룹은 112 및 114을 포함한다. 도 1에서는 각각의 안테나 그룹에 대해 단지 2개의 안테나만이 도시되나, 각각의 안테나 그룹에 대해 더 많은 수의 안테나 또는 더 적은 수의 안테나들이 이용될 수 있다. 액세스 단말(116)(AT)은 안테나 들(112, 114)과 통신하며, 여기서 안테나들(112, 114)은 순방향 링크(120)를 통해 액세스 단말(116)로 정보를 전송하고 액세스 단말(116)로부터 역방향 링크(118)를 통해 정보를 수신한다. 액세스 단말(122)은 안테나들(106, 108)과 통신하며, 여기서 안테나들(106, 108)은 순방향 링크(126)를 통해 액세스 단말(122)로 정보를 전송하며, 액세스 단말(122)로부터 역방향 링크(124)를 통해 정보를 수신한다. FDD 시스템에서, 통신 링크들(118, 120, 124, 126)은 통신을 위해 상이한 주파수를 사용할 수 있다. 예컨대, 순방향 링크(120)는 역방향 링크(118)에 의해 사용되는 것과 상이한 주파수를 사용할 수 있다.
안테나들의 각각의 그룹 및/또는 이들이 통신하도록 설계된 영역은 종종 액세스 포인트의 섹터로서 지칭된다. 실시예에서, 안테나 그룹들 각각은 액세스 포인트(100)에 의해 커버되는 영역의 섹터내의 액세스 단말들과 통신하도록 설계된다.
순방향 링크들(120, 126)을 통한 통신에서, 액세스 포인트(100)의 전송 안테나들은 상이한 액세스 단말들(116, 124)에 대한 순방향 링크들의 신호-대-잡음 비율을 개선하기 위해 빔포밍을 활용한다. 또한, 자신의 커버리지 전반에 걸쳐 랜덤하게 퍼져있는 액세스 단말들에 전송하기 위하여 빔포밍을 이용하는 액세스 포인트는 단일 안테나를 통하여 자신의 모든 액세스 단말들에 전송하는 액세스 포인트보다 이웃 셀들의 액세스 단말들에 더 적은 간섭을 야기한다.
액세스 포인트는 단말들과 통신하기 위해 이용되는 고정 국일 수 있으며 또한 노드 B, 또는 다른 어떤 용어로도 불릴 수 있다. 액세스 단말은 또한 사용자 장비(UE), 무선 통신 장치, 단말, 액세스 단말 또는 다른 어떤 용어로 불릴 수 있다.
도 2는 MIMO 시스템(200)의 송신기 시스템(210)(또한 액세스 포인트로도 알려짐) 및 수신기 시스템(250)(또한 액세스 단말로도 알려짐)의 일 실시예에 대한 블록도이다. 송신기 시스템(210)에서, 다수의 데이터 스트림들에 대한 트래픽 데이터는 데이터 소스(212)로부터 전송(TX) 데이터 프로세서(214)로 제공된다.
일 실시예에서, 각각의 데이터 스트림은 각각의 전송 안테나 또는 안테나 그룹을 통해 전송된다. TX 데이터 프로세서(214)는 코딩된 데이터를 제공하기 위해 각각의 데이터 스트림에 대해 선택된 특정 코딩 방식에 기초하여 각각의 데이터 스트림에 대한 트래픽 데이터를 포맷팅, 코딩, 및 인터리빙한다.
각각의 데이터 스트림에 대한 코딩된 데이터는 OFDM 기술을 이용하여 파일롯 데이터와 다중화될 수 있다. 파일롯 데이터는 통상적으로 공지된 방식으로 처리되는 공지된 데이터 패턴이며 채널 응답을 추정하기 위하여 수신기 시스템에서 사용될 수 있다. 다음으로, 변조 심볼들을 제공하도록 각각의 데이터 스트림에 대해 선택된 특정 변조 방식(예컨대, BPSK, QSPK, M-PSK, 또는 M-QAM 등)에 기초하여 각각의 데이터 스트림에 대해 다중화된 파일롯 및 코딩된 데이터가 변조된다(즉, 심볼이 매핑됨). 각각의 데이터 스트림에 대한 데이터 레이트, 코딩, 및 변조가 프로세서(230)에 의해 수행되는 명령들에 의해 결정될 수 있다.
다음으로, 모든 데이터 스트림들에 대한 변조 심볼들이 TX MIMO 프로세서(220)에 제공되며, TX MIMO 프로세서(220)는 변조 심볼들을(예컨대, OFDM을 위하여) 추가로 처리할 수 있다. 다음으로, TX MIMO 프로세서(220)는 NT개의 변조 심볼 스트림들을 NT개의 송신기들(TMTR)(222a 내지 222t)에 제공한다. 어떠한 실시예들에서, TX MIMO 프로세서(220)는 데이터 스트림들의 심볼들에와 안테나에 빔포밍 가중치들을 적용하며, 상기 안테나들로부터 심볼들이 전송된다.
각각의 송신기(222)는 하나 이상의 아날로그 신호들을 제공하도록 각각의 심볼 스트림을 수신하여 처리하며, MIMO 채널을 통한 전송에 적합한 변조된 신호를 제공하도록 상기 아날로그 신호들을 추가로 컨디셔닝(예컨대, 증폭, 필터링, 및 상향변환)한다. 다음으로, 송신기들(222a 내지 222t)로부터의 NT개의 변조된 신호들은 NT개의 안테나들(224a 내지 224t)로부터 각각 전송된다.
수신기 시스템(250)에서, 전송된 변조된 신호들은 NR개의 안테나들(252a 내지 252r)에 의해 수신되고 각각의 안테나(252)로부터 수신된 신호는 각각의 수신기(RCVR)(254a 내지 254r)로 제공된다. 각각의 수신기(254)는 각각의 수신된 신호를 컨디셔닝(예컨대, 필터링, 증폭, 및 하향변환)하고, 샘플들을 제공하도록 컨디셔닝된 신호를 디지털화하고, 대응하는 "수신된" 심볼 스트림을 제공하도록 상기 샘플들을 추가 처리한다.
다음으로, RX 데이터 프로세서(260)는 NT개의 "검출된(detected)" 심볼 스트림들을 제공하기 위하여 특정 수신기 처리 기술에 기초하여 NR개의 수신기들(254)로부터 NR 개의 수신된 심볼 스트림들을 수신하여 처리한다. 다음으로, RX 데이터 프로세서(260)는 데이터 스트림에 대한 트래픽 데이터를 복원시키기 위해서 각각의 검출된 심볼 스트림을 복조, 디인터리빙(deinterleaving), 및 디코딩한다. RX 데이터 프로세서(260)에 의한 처리는 수신기 시스템(210)의 TX MIMO 프로세서(220) 및 TX 데이터 프로세서(214)에 의해 수행되는 처리와 상보적이다.
프로세서(270)는 어떤 사전-코딩 매트릭스를 사용할지를 주기적으로 결정한다(이하에서 설명됨). 프로세서(270)는 매트릭스 인덱스 부분과 랭크(rank) 값 부분을 갖는 역방향 링크 메시지를 형식화한다(formulate).
역방향 링크 메시지는 통신 링크 및/또는 수신된 데이터 스트림에 대한 다양한 타입들의 정보를 포함할 수 있다. 다음으로, 역방향 링크 메시지는 데이터 소스(236)로부터 다수의 데이터 스트림들에 대한 트래픽 데이터를 또한 수신하는 TX 데이터 프로세서(238)에 의해 처리되며, 변조기(280)에 의해 변조되며, 송신기들(254a 내지 254r)에 의해 컨디셔닝되며, 송신기 시스템(210)에 의해 다시 전송된다.
송신기 시스템(210)에서, 수신기 시스템(250)으로부터의 변조된 신호들이 안테나들(224)에 의해 수신되고, 수신기들(222)에 의해 컨디셔닝되며, 복조기(240)에 의해 복조되고, RX 데이터 프로세서(242)에 의해 수신기 시스템(250)에 의해 전송된 역방향 링크 메시지를 추출하도록 처리된다. 다음으로, 프로세서(230)는 빔 형성 가중치들을 결정하기 위하여 어떠한 사전-코딩 메트릭스를 사용할 지를 결정하고, 다음으로 상기 추출된 메시지를 처리한다.
도 3은 예시적인 전송 아키텍처(300)를 도시한다. 도 3에서 제시된 바와같이, 정보의 패킷은 다수의 서브-패킷들{0, 1, 2, ..., t-1}로 분할될 수 있으며, 여기서 각각의 서브-패킷은 CRC 체크섬(checksum)(302)을 거친후, 인코딩(304), 인터리빙(306), 시퀀스 반복(308) 및 스크램블링(310)과 같은 다수의 표준 프로세스들에 의하여 처리된다. 다음으로, 결과적인 처리된 서브-패킷들은 큰 아키텍처로 결합될 수 있으며(이하에서 추가로 설명됨), 다음으로 OFDM 방식에 따라 그리고 도 4에 도시된 것과 같은 프레임들 및 서브-프레임들의 시간적 아키텍처에 따라 변조(312) 된후 전송될 수 있다.
도 4는 순방향 및 역방향 링크에 대한 패킷/서브-패킷 시퀀싱을 표시한, OFDM에 적합한 프레임 어레인지먼트를 도시한다. 도 4의 상부에 있는 시퀀싱(sequencing)은 순방향 링크 수퍼프레임 프리앰블(401)에 추가된(appended) 일련의 서브-패킷들(402, 404, 406)을 도시한다. 프레임/서브-프레임 아키텍처의 다양한 데이터 블록들에 있어서, OFDM 신호들 및 데이터는 본 발명을 위하여 "타일(tile)들"로서 지칭되는 서브-블록들로 편성(organize)될 수 있다. 서브-패킷들의 각각은 도 5에 도시된 것과 유사한 OFDM-대-톤 타일 구조(OFDM-to-Tone tile structure)를 가질 것이며, 여기사 하나 이상의 타일들은 섹터 및/또는 네트워크의 상이한 사용자들과 연관된다. 트래픽 데이터를 포함하는 서브-패킷들에는 서브-패킷내에서 트래픽 데이터가 어디에 위치하는지를 결정할 뿐만아니라 서브-패킷 및 다른 관련 정보에 얼마나 많은 트래픽 데이터가 존재하는지를 결정하기 위하여 사용되는 제어 데이터가 삽입될 것이다. 트래픽 데이터가 타일들내의 상이한 위치들에 배치될 수 있기 때문에, 트래픽 데이터를 처리하는 것을 시도하기전에 제어 데이터를 먼저 처리하는 것이 필요하다. 이러한 요건을 고려하여 스루풋을 개선하기 위한 예시적인 방식들이 이하에서 논의된다.
도 5는 128개의 타일들로 분리된 OFDM 신호의 예를 도시하며, 여기서 각각의 타일은 각각의 타일이 128개 정도의 심볼로 구성될 수 있도록 8개의 OFDM 심볼들에 걸친 16개의 개별 톤들(또는 서브-채널들)로 만들어진다. 도 5의 포맷은 이들 타일들의 일부가 AT에 할당될 수 있는 블록 호핑 모드(Block Hopping Mode)에 따라 사용될 수 있는 3-D 시간-주파수-공간 그리드(grid)를 제공하는 OFDM 물리 계층을 도시한다.
도 5에 도시된 바와같이, 다양한 타일들의 각각은 데이터 심볼들(인덱싱된 A, B, C로 지정됨) 및 파일럿 심볼들(X로 지정됨) 모두를 가질 수 있으며, 여기서 데이터 심볼들은 정보를 반송(carry)하기 위하여 사용되며 파일럿 심볼들은 다양한 태스크들을 수행하기 위하여 사용되며, 이들의 일부는 AP Tx 안테나로부터의 직교 파일럿 시퀀스가 계층마다 채널 및 간섭 추정을 가능하게 할 수 있다는 것을 주의하면서 이하에서 추가로 설명될 수 있다.
또한, 비-파일럿(non-pilot) 심볼은 여러 서브패킷들로부터의 데이터에 의하여 점유될 수 있으며, 여기서 서브패킷들의 서브세트로부터의 심볼들은 하나 이상의 타일들에 걸쳐 라운드-로빈 방식(round-robin fashion)으로 비-파일럿 톤들상에 페인팅된다(painted).
데이터에의 타일들의 원하는 할당에 따라, 페이로드 데이터는 효율적으로 배열(arrage)될 수 있다. 예컨대, 도 5에서, 타일(127)은 데이터 심볼들(A0, A1,A2,A3,...)을 포함하는 서브-패킷{A}, 데이터 심볼들(B0,B1,B2,B3,....)을 포함하는 서브-패킷{B} 및 데이터 심볼들(C0,C1,C2,C3,...)을 포함하는 서브-패킷{C}을 가진 정보의 3개의 서브-패킷들{A, B, C}을 유지하도록 할당된 것으로 도시된다. 다양한 심볼들이 "페인팅(painting)"으로 지칭될 수 있는 프로세스/포맷으로 함께 산재(intersperse)된다는 것에 유의해야 한다. 페인팅 패턴들은 상이한 서브-패킷들에 대하여 복조 및 디코드 동작들의 파이프라이닝(pipelining)을 가능하게 한다.
도 6은 프로세서가 지원되는 예시적인 하드웨어 수신기 아키텍처를 도시한다. 도 6에 도시된 바와같이, 2개의 안테나들(ANT-0(610) 및 ANT-1(602))이 아날로그 프론트-엔드(610)에 선행하는 것으로 도시되며, 아날로그 프론트-엔드(610)는 수신기 하드웨어(620) 아키텍처의 디지털 프론트-엔드(622)에 디지털화된 데이터의 2개의 스트림들을 제공하기 위하여 버퍼링, 필터링, 혼합 및 아날로그 대 디지털 변환과 같은 다양한 프로세스들을 수신된 신호들에 대하여 수행할 수 있다. 각각의 안테나(601, 602)가 다수의 AT들로부터 다수의 신호들을 수신할 수 있다는 것에 유의해야 하며, 여기서 각각의 AT는 하나 이상의 안테나들을 가지며 다수의 데이터 채널들을 전송할 수 있다. 따라서, 아날로그 프론트-엔드(610) 및 수신기 하드웨어(620)는 일부 및 모든 이러한 수신된 채널들을 제공하도록 설계될 수 있다.
일단 수신되고 처리되며 디지털화되면, 디지털화된 데이터는 디지털 프론트-엔드(622)에서 DC 오프셋 정정, 디지털 필터링, I/Q 정정, 주파수 정정, 디지털 이득 제어 등과 같은 다수의 바람직한 프로세스들에 따라 처리될 수 있다. 다음으로, 디지털 프론트-엔드(622)는 FFT 샘플 서버/엔진(624)에 2개 이상의 데이터 스트림들로서 디지털적으로 처리된 데이터를 제공할 수 있다.
FFT 샘플 서버(624)는 디지털 프론트-엔드(622)로부터 수신되는 데이터를 버퍼링한후, FFT 크기들이 독립적일 수 있는 정도까지 각각의 스트림이 서로 독립적으로 처리될 수 있고 시간 오프셋들 및 필터 왜곡이 독립적으로 조절될 수 있도록 포스트(post)-FFT 처리가 또한 독립적으로 조절될 수 있다는 점을 주의하면서 적어도 2개의 개별 스트림들에 대하여 동시 FFT 동작들을 수행할 수 있도록 설계될 수 있다. 예컨대, 만일 2개의 동시적(concurrent) 데이터 스트림들이 1 마이크로-초 오프셋을 가지고 수신된 제 1 스트림과 5 마이크로-초 오프셋을 가지고 수신된 제 2 스트림으로 수신되면, 포스트-FFT 처리는 각각의 오프셋이 정확하게 어카운트(account)/정정되도록 제공될 수 있다. 수신기 하드웨어(620)의 다양한 모듈들 중 나머지와 같은 FFT 샘플 서버(624)는 온 보드(on board) 또는 오프 보드(off board) 메모리(도시안됨)중 하나를 가진, 소프트웨어/펌웨어를 실행하는 임의의 형태의 순차적 명령 처리 머신일 수 있는 모델 QDSP6(640)으로서 여기에서 지정된 프로세서의 제어하에서 동적으로 구성될 수 있다는 것에 유의해야 한다. 따라서, QDSP6(640)과 다른 프로세서들은 설계 선호도에 따라 사용될 수 있다. 프로세서(640)에는 예컨대 데이터/명령들 등을 저장하는 선택적 메모리(645)가 연결된다. 일부 프로세서들에서는 메모리(645)가 프로세서 외부보다 오히려 프로세서상에 포함될 수 있다.
계속하면, 포스트-FFT 정정된 데이터는 듀얼(dual) 복조된 출력들 ― 각각의 출력은 도 5의 타일들과 일치하는 방식으로 논리적으로 배열됨 ―을 (서로 독립적으로) 생성하기 위하여 MMSE 또는 MRC 동작들과 같은 임의의 수의 복조 동작들을 수행할 수 있는 복조 엔진(626)에 제공될 수 있는 FFT 심볼 버퍼(625)에 저장될 수 있다. 각각의 타일의 각각의 엔트리(entry)는 실수 부분(real portion)(I), 복소수 부분(complex portion)(Q) 및 관련 SNR을 포함하는 3개의 컴포넌트들을 포함할 수 있다는 것에 유의해야 한다. 다음으로, 복조된 데이터는 타일 버퍼(627)에 저장될 수 있으며, 이하에서 더 완전하게 논의되는 방식으로 디맵 엔진(628) 및 디코드 엔진(630)에 의하여 추가로 처리될 수 있다.
예시적인 디맵 엔진(628)은 로그-우도-비(LLR: log-likelihood-ratio) 엔진(628a), 서브-패킷화 엔진(628b), 디스크램블러(628c) 및 디-인터리버(628d)를 포함하는 4개의 기능 컴포넌트들로 분할될 수 있다. 다시, 이전의 모듈들과 같이, 디맵 엔진(628)은 다수의 채널들을 동시에 조절할 수 있다.
LLR 엔진(628a)은 디코더에 의하여 요구되고/사용가능한 소프트웨어 정보를 전달할 수 있는 로그-우도-비들을 생성하는 것을 담당할 수 있다. 본 실시예에서, LLR들은 MIMO 어레인지먼트들에서 2개의 계층들에 대하여 독립적으로 생성될 수 있다. 입력들은 각각의 톤 및 변조 오더(order)에 대한 계층마다 복조된 I, Q, SNR 데이터를 포함할 수 있다. 출력은 직교 위상 시프트 키잉(QPSK)의 2-비트 데이터, 위상 시프트 키잉(8PSK)의 3-비트 데이터, 직교 진폭 변조의 4-비트 데이터(16 QAM), 및/또는 6-비트 데이터(64 QAM) 뿐만아니라 다른 이용가능한 또는 적용가능한 방식들에 대한 로그-우도-비(LLR)들을 포함할 수 있다.
서브-패킷화 엔진(628b)은 서브-패킷들로서 편성된 데이터로 타일-기반 OFDM 데이터를 변환하는 것을 담당할 수 있다. 디스크램블러(628c)는 서브-패킷들의 데이터를 디스크램블링하는 것을 담당할 수 있으며, 디-인터리버(628d)는 데이터의 최소 충돌 가능성으로 디코더(630)의 LLR 버퍼(630a)에 데이터를 정렬(sorting)하는 것을 담당할 수 있다. 다음으로, LLR 데이터는 도 6에 도시된 디코더들(630)에 포트(port)될 수 있다. 효율적인 방식으로 도 6의 디코더들(630)에 필요한 모든 데이터를 포팅(porting)하는 문제는 중요하다는 것에 유의해야 한다.
이러한 문제는 도 4에 먼저 논의된 순방향 링크 전송에서의 패킷을 일반적으로 도시한 도 7a에 의하여 최상으로 예시될 수 있다. 여기서, 사용자들 A, B, C 및 D에 대한 데이터는 제어 데이터(715)가 부가된 트래픽 데이터(710)를 가진 자신들의 서브-패킷들로 분리된다. 수신기들은 도 6에 도시된 방법을 사용하여 도 7b에 도시된 바와같이 타일 버퍼(740)에 저장하기 위한 타일들의 시퀀스를 생성하기 위하여 패킷들/서브-패킷들을 처리한다. 도 7B의 예에서, 사용자 A의 타일들은 사용자 A에 대한 제어 데이터인 제 1 타일(들)(720) 및 사용자 A에 대한 트래픽 데이터인 다음 타일들(730)로 배열된다. 유사하게, 사용자 B, C 및 D의 타일들은 선행하는 제어 데이터 타일들 및 이들 타일들 다음에 위치한 트래픽 데이터 타일들을 포함하도록 배열될 것이다(도시안됨). 그러나, 제어 데이터는 비터비 디코더를 사용하여 효율적으로 디코딩될 수 있으며, 트래픽 데이터는 터보 디코더를 사용하여 효율적으로 디코딩될 수 있다. 따라서, 제어 데이터를 위하여 주로 개별 비터비 디코더를 사용하고 트래픽 데이터를 위하여 주로 터보 디코더를 사용함으로써 스루풋을 증가시킬 수 있으며, 이는 효율성을 증가시키기 위하여 타일들의 각각의 부분들에 대하여 개별적으로 동작할 수 있다. 여기에 기술된 디코더들이 비터비 또는 터보 디코더들로서 기술될 수 있는 반면에, 설계 선호도에 따라 다른 타입들의 디코더들, 예컨대 저밀도 패리티 검사(LDPC) 디코더 등이 사용될 수 있다는 것이 이해되어야 한다.
만일 2개의 비터비 및 2개의 터보 디코더들이 활용되면, 문제는 다음과 같은 특성들 중 하나 이상의 특성을 만족하도록 메모리 아키텍처를 설계해야 한다는 것이다. 즉, (1) 2개의 디맵 엔진들, 2개의 터보 디코더들, 2개의 비터비 디코더들 및 하나의 DSP 프로세서가 메모리 아키텍처에 대하여 병렬로 동작하도록 해야 한다. (2) 메모리 아키텍처는 다른 엔진들이 작업중인 동안 전체 메모리에 DSP에 대한 투명 액세스(transparent access)를 제공해야 한다. (3) 각각의 디맵 엔진은 최소 충돌과 함께 병렬로 클록 사이클들마다 최대 6개의 LLR들을 기록하고 최대 6개의 LLR들을 판독할 수 있어야 한다. LLR 어드레스들은 PBRI 방법에 따라 디인터리빙된다. DCH/ECI 패킷들은 최대 6개의 동시적 LLR 액세스들을 필요로 한다. 제어 패킷들은 최대 2개의 동시적 LLR 액세스들을 가질 수 있다. (4) 2개의 터보 디코더들의 각각에 대하여, 2개의 MAP 엔진들의 각각은 레이트 1/5 모드에서 최소 충돌과 함께 클록 사이클마다 (U, V0, V0', V1, V1')의 2개의 세트들을 페치할 수 있어야 한다. 각각의 MAP 엔진은 레이트 1/3 모드에서 클록 사이클마다 (U, V0, V0')의 2개의 세트들을 페치할 수 있어야 한다. (5) 2개의 비터비 디코더들의 각각은 최소 충돌로 클록 사이클당 (U, V0, V1)의 2개의 세트들을 페치할 수 있어야 한다. (6) 8개의 인터레이스들 각각에 대한 레이트 1/3 및 1/5 패킷들은 메모리 아키텍처에서 동시에 존재할 수 있어야 한다. (7) 메모리 아키텍처는 충돌의 경우에 병렬 액세스들을 우선적으로 처리하기 위한 메커니즘을 제공해야 한다. (8) 메모리 아키텍처는 다른 마스터들에 속하는 세그먼트들에 대하여 마스터들의 비허가 액세스를 막기 위한 메커니즘들을 제공해야 한다.
앞의 특성들이 일반적으로 독립적으로 또는 병렬로 동작하는 다수의 엔진들을 사용하여 다운링크 처리의 즉각적인 관심사(immediate concern)들을 커버하는 반면에, 일부 예들에서는 다양한 하나 이상의 앞의 특성들이 구현 설계에 따라 절충(compromise)되거나 또는 확장될 수 있다는 것이 이해되어야 한다. 예컨대, 일부 실시예들에서, 6개 보다 적은 또는 6개 보다 많은 동시적 판독/기록들(예컨대, 동작들)이 활용될 수 있다. 또한, 데이터의 프리-페치 및 파이프라이닝은 필요에 따라 스루풋을 증가시키도록 구현될 수 있다. 따라서, 앞서 제공된 특성들에 대한 변형들 및 수정들이 당업계의 범위내에 있는 것으로 이해되며, 따라서 본 발명의 사상으로부터 벗어나지 않고 이루어질 수 있다.
이하에 기술되는 바와같이, 본 방식의 특징들은 (1) 앞서 언급된 특성들을 만족하는 것을 포함한다. (2) 동차(homogeneous) 아키텍처는 디맵퍼들, 터보 디코더들 및 비터비 디코더들의 임의의 조합에 6개의 마스터 인터페이스들의 할당을 가능하게 한다. 상기 방식은 고레벨 중재(arbitration), 적절한 뱅킹, 저레벨 중재 및 상이한 마스터들의 다중화를 포함한다.
도 8의 LLR 버퍼(810)를 참조하면, 전체 메모리는 좌측에서 2개의 디맵핑 엔진들(802, 804)을 포함하며 우측에서 4개의 디코더들(820, 822, 830, 832)을 포함하는 6개의 마스터들을 서비스하기 위하여 메모리의 8개의 세그먼트들로 논리적으로 분할된다. LLR 버퍼(810)는 다중-분할된 높은 병렬 중재 메모리(multi-segmented, highly parallel, arbitrated memory)일 수 있으며, 이는 자신의 메모리의 상이한 부분들에 대한 요청들을 조절할 수 있다.
동작시에, 각각의 마스터는 여기에서 "고레벨 중재" 부분으로 지칭되는 1차 중재 계층을 통해 8개의 세그먼트들 중 하나를 제어할 수 있다.
일단 마스터가 세그먼트의 제어를 가지면, 마스터는 그 세그먼트에 대하여 병렬로 최대 6개의 기록 채널들 및 6개의 판독 채널들을 구동시킬 수 있다. 이러한 마스터는 디맵, 터보 디코더 또는 비터비 디코드 동작들을 수행할 수 있다.
각각의 세그먼트는 디맵 엔진들(802, 804)이 다양한 PBRI 방법들에 따라 LLR들을 액세스할때 0-충돌 LLR 액세스를 지원하기 위하여 다수의 메모리 뱅크들(예컨대, C11, C12, C21, C22, D11, D12, D21, D22)로 내부적으로 분할된다. 6개의 기록 채널들 및 6개의 판독 채널들은 마스터들 중 하나 이상이 PBRI와 다른 패턴을 사용하여 메모리의 일부 부분을 액세스하는 경우에 내부적으로 중재된다.
6개의 채널들이 병렬로 작업중인 동안 0-충돌에 도달하기 위하여, 메모리 뱅킹은 PBRI 알고리즘의 특정 특성들에 기초한다. 메모리 구조는 또한 마스터들 각각에 대한 인터페이스 설계를 단순화하기 위하여 동일-사이클 대기 신호를 제공할 수 있다. 고레벨 중재는 다양한 마스터들이 다른 마스터의 제어하에 있는 메모리 세그먼트에 대한 액세스를 획득하지 못하게 할 수 있다. 고레벨 중재는 마스터들이 메모리 세그먼트를 액세스하는 순서를 강제(enforce)할 수 있는 록-스텝 모드(lock-step mode)로 프로그램 가능할 수 있다. 중재는 DDE 태스크 리스트(들)(806, 808)에 의하여 제어될 수 있다.
불필요한 판독-수정-기록 동작들을 방지하기 위하여, 각각의 마스터에 대한 각각의 기록 채널에는 퍼(per)-LLR 기록 제어 신호가 제공될 수 있다. 이러한 특징은 설계를 현저하게 단순화한다.
UMB와 같은 다양한 텔레콤(telecom) 표준들에 있어서 주어진 서브-패킷에 대한 모든 LLR들이 동일한 전송내에서 수신되지 않을 것이라는 것이 인식되어야 한다. 그러므로, 서브-패킷이 디코더들에 전송될 수 있기 전에, 이러한 서브-패킷에 대하여 수신되지 않은 모든 LLR 값들은 0으로 클리어(clear)되어야 한다.
아직 수신되지 않은 LLR들을 클리어하는 통상적인 방식은 하나씩 LLR들을 제로-아웃(zero-out)하는 것을 계속하는 것이다. 이러한 방법은 시간을 소비하며 하드웨어의 복잡성을 추가한다.
대조적으로, 본 발명은 HW 사이클들의 수를 감소시키는, 모든 LLR 값들을 클리어하는 고속 방법을 제공한다. 이러한 방식은 디맵퍼 엔진들(802, 804) 중 하나의 맵퍼의 6개의 병렬 기록들이 인에이블되는, 앞서 기술된 LLR 버퍼(810)의 구조에 의존할 뿐만아니라 전체 태스크-기반(806, 808) 구조 데이터 전송에 의존한다.
즉, 하나의 또는 둘다의 디맵퍼들(802, 804)에 전용 "클리어 LLR 장치"(803, 805)을 인스톨(install)함으로써, 클리어 LLR 장치(803, 805)는 최소 시간에 LLR 위치들을 제어-아웃하기 위하여 LLR 버퍼(810)에 대하여 모든 6개의 이용가능한 채널들을 활용할 수 있다. LLR 버퍼(810)의 이러한 구조는 1개보다 많은 서브-패킷에 대한 LLR들을 클리어하는 것을 가능하게 하며, 이는 처리 시간라인을 추가로 단축시킬 수 있다.
동작시에, 클리어 LLR 장치(803, 805)는 자신의 각각의 디맵퍼(802, 804)가 메모리를 액세스하지 않을때 LLR 버퍼(810)의 특정 메모리에 대하여 동작할 수 있다는 것이 인식되어야 한다.
본 발명으로부터 명백한 바와같이, 상이한 디맵퍼들(802, 804)에 타일 버퍼(627)의 다양한 타일들을 분배(portion)함으로써 다운링크 스루풋이 증가될 수 있다. 다수의 디맵퍼들(802, 804)이 상이한 타일들에 대하여 동작하는 경우에, 다수의 디맵퍼들(802, 804)로부터의 결과들은 예시적인 LLR 버퍼(810)의 메모리 영역들을 선택하기 위하여 저장/기록될 수 있으며 LLR 버퍼들(810)의 메모리 영역들의 적절한 중재 및 선택에 의하여 다수의 디코더들(820, 822, 830, 832)에 의하여 추가로 처리될 수 있다. 트래픽 데이터로부터 제어 데이터를 디커플링(decoupling)함으로써, 다수의 디맵퍼들(802, 804) 및 디코더들(820, 822, 830, 832)은 원할때 병렬 방식으로 효율적으로 활용될 수 있다. 다수의 처리 스트림들을 활용하여 다운링크 정보를 처리하는 경우에, 다운링크 동작들의 현저한 향상이 달성될 수 있다.
도 9는 매체상에 코딩된 하나의 예시적인 소프트웨어 명령들을 사용하여 기술된 프로세스들을 수행하도록 앞서 기술된 하드웨어에 명령하기 위한 하나의 가능한 구성을 도시한다. 도 9는 무선 다운링크들(120, 126) 및 무선 업링크들(118, 124)을 통해 액세스 단말들(116, 122)에 대하여 전송 및 수신하는 액세스 포인트(100)상의 안테나(들)(105)를 도시한다. 앞서 기술된 프로세스들에 대한 명령들을 포함하는 소프트웨어(910)는 액세스 단말들(116, 122)에 도달하기 위하여 통신 링크들(915) 중 어느 하나를 사용하여 액세스 포인트(100), 액세스 단말들(116, 122), 컴퓨터(920) 및/또는 네트워크(930)(즉 통신 채널(들)(925)을 통해 액세스 포인트(100)에 연결된)에 부분적으로 또는 전체적으로 업로드 또는 통합(incorporate)될 수 있다. 소프트웨어 명령들은 또한 액세스 단말들(116, 122)상에 위치하는 메모리, 가능한 경우에 RAM, ROM, 프로그램 가능 메모리, 또는 프로세서에 의하여 사용하기 위한 명령들을 인코딩하는 임의의 이용가능한 메커니즘에 코팅될 수 있다.
여기에 기술된 다양한 방법들 및 시스템들은 LTE, UMB, 및 다운링크 신호의 디맵핑 및 디코딩을 필요로 하는 다른 프로토콜들에 적용가능할 수 있다.
개시된 프로세스들에서 단계들의 특정 순서 또는 계층구조(hierarchy)는 예시적인 방안들의 일례라는 것이 이해된다. 설계 선호도들에 기초하여, 프로세스들에서 단계들의 특정 순서 또는 계층구조가 본 발명의 범위내로 유지하면서 재정렬될 수 있다는 것이 이해된다. 첨부한 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시되는 특정 순서 또는 계층구조에 제한되는 것을 의미하지 않는다.
당업자는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 일부를 이용하여 표현될 수 있다는 것을 인식할 것이다. 예컨대, 앞의 설명 전반 걸쳐 참조될 수 있는 데이터, 지령, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자는 여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 추가로 인식할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 기술하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능적 관점에서 앞서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 기술된 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램 가능 게이트 어레이, FPGA; 또는 다른 프로그램 가능 논리 장치; 개별 게이트 또는 트랜지스터 논리; 개별 하드웨어 컴포넌트들; 또는 여기에 기술된 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적으로, 이러한 프로세서는 임의의 기존 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 예컨대, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
여기에서 제시된 실시예들과 관련하여 기술된 알고리즘 또는 방법의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 RAM 메모리; 플래시 메모리; ROM 메모리; EPROM 메모리; EEPROM 메모리; 레지스터들; 하드디스크; 휴대용 디스크; CD-ROM; 또는 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장매체는 프로세서와 연결되어, 프로세서는 저장매체로부터 정보를 판독하고 저장매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 프로세서 및 저장매체는 ASIC 에 위치할 수 있다. ASIC 는 액세스 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 액세스 단말에서 개별 컴포넌트들로서 존재할 수 있다.
제시된 실시예들에 대한 이전 설명은 당업자로 하여금 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 수정들은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에서 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (47)

  1. 이동 통신 시스템에서 수신된 채널들의 향상된(enhanced) 다운링크 처리를 위한 장치로서,
    적어도 복조된 제어 데이터 및 복조된 트래픽 데이터를 포함할 수 있는 버퍼;
    상기 버퍼로부터의 상기 적어도 제어 데이터 및 트래픽 데이터에 대하여 독립적으로(independently) 동작할 수 있는 적어도 2개의 디맵퍼들을 포함하는 디맵퍼(demapper) 엔진;
    상기 디맵퍼 엔진에 의하여 액세스가능한 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR: log-likelihood-ratio) 버퍼;
    다수의 디코더들을 포함하는 디코더 엔진 ― 상기 다수의 디코더들의 각각은 상기 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및
    상기 디맵퍼 엔진, 상기 LLR 버퍼 및 상기 디코더 엔진 중 적어도 하나의 제어를 제공하는 중재자(arbitrator)를 포함하며;
    상기 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하기 위해 구성되며, 상기 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하기 위해 구성되는,
    수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  2. 제 1항에 있어서, 상기 복조된 제어 데이터 및 트래픽 데이터는 상기 버퍼에 OFDM 포맷팅된 타일(tile)들로서 저장되는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  3. 제 1항에 있어서, 상기 디맵퍼 엔진은 LLR 엔진, 디스크램블러 엔진 및 디-인터리버 엔진 중 적어도 하나를 포함하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  4. 제 1항에 있어서, 상기 다수의 디코더들 중 적어도 하나는 상기 다수의 디코더들 중 적어도 다른 하나와 상이한 타입을 가지는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  5. 제 4항에 있어서, 상기 다수의 디코더들 중 적어도 하나는 비터비 디코더인, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  6. 제 1항에 있어서, 상기 LLR 버퍼의 메모리 세그먼트들은 제어 세그먼트들 및 트래픽 세그먼트들로서 지정(designate)되는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  7. 제 1항에 있어서, 상기 중재자는 상기 디맵퍼 엔진, 상기 LLR 버퍼 및 디코더 엔진 중 적어도 하나의 제어 태스크(task)들을 지정하기 위한 태스크 리스트를 포함하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  8. 제 1항에 있어서, 상기 중재자는 마스터-슬레이브 구성으로 상기 디맵퍼 엔진, 상기 LLR 버퍼 및 디코더 엔진 중 적어도 하나의 엘리먼트의 제어를 제공하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  9. 제 8항에 있어서, 마스터는 상기 LLR 버퍼의 메모리의 세그먼트들에 대한 액세스를 제어할 수 있는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  10. 제 8항에 있어서, 최대 6개까지의 상이한 마스터들이 존재할 수 있는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  11. 제 8항에 있어서, 마스터는 디맵, 터보 디코드 및 비터비 디코드 동작들 중 적어도 하나를 제어할 수 있는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  12. 제 1항에 있어서, 상기 메모리 세그먼트들은 병렬로 기록 및 판독될 수 있는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  13. 제 1항에 있어서, 상기 적어도 2개의 디맵퍼들 중 하나는 병렬로 동작하는 다수의 메모리-액세스가능한 채널들을 사용하여 상기 LLR 버퍼의 지정된 메모리를 클리어(clear)할 수 있는 클리어 LLR 장치를 포함하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  14. 제 1항에 있어서, 상기 적어도 2개의 디맵퍼들 중 하나는 직교 위상 시프트 키잉된(QPSK) 데이터에 대하여 동작하며, 상기 적어도 2개의 디맵퍼들 중 다른 하나는 직교 진폭 변조된(QAM) 데이터에 대하여 동작하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  15. 이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 방법으로서,
    복조된 제어 데이터 및 복조된 트래픽 데이터를 버퍼에 입력하는 단계;
    독립적 동작을 할 수 있는 적어도 2개의 디맵퍼들을 사용하여 상기 버퍼로부터의 상기 제어 데이터 및 상기 트래픽 데이터를 디맵핑하는 단계;
    다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 버퍼에 디맵핑된 데이터를 로딩하는 단계;
    다수의 디코더들을 사용하여 상기 LLR 버퍼의 데이터를 디코딩하는 단계 ― 상기 다수의 디코더들의 각각은 상기 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및
    상기 디맵핑, 상기 다수의 메모리 세그먼트들의 지원, 및 상기 디코딩 중 적어도 하나의 동작을 제어하는 단계를 포함하며;
    상기 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하기 위해 구성되며, 상기 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하기 위해 구성되는,
    수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  16. 제 15항에 있어서, 상기 복조된 제어 데이터 및 트래픽 데이터는 상기 버퍼에 OFDM 포맷팅된 타일들로서 저장되는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  17. 제 15항에 있어서, 상기 다수의 디코더들 중 적어도 하나는 상기 다수의 디코더들 중 적어도 다른 하나와 상이한 타입을 가지는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  18. 제 15항에 있어서, 상기 LLR 버퍼의 메모리 세그먼트들은 제어 세그먼트들 및 트래픽 세그먼트들로서 로딩되는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  19. 제 15항에 있어서, 상기 제어는 태스크 리스트에 제공된 태스크들에 기초하는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  20. 제 15항에 있어서, 상기 제어는 마스터-슬레이브 구성에 따라 조정되는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  21. 제 20항에 있어서, 마스터는 상기 LLR 버퍼의 메모리의 세그먼트들에 대한 액세스를 제어하는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  22. 제 20항에 있어서, 최대 6개까지의 상이한 마스터들이 제어할 수 있는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  23. 제 20항에 있어서, 마스터는 상기 디맵핑 및 디코딩 중 적어도 하나를 제어할 수 있는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  24. 제 15항에 있어서, 상기 로딩은 병렬로 수행되는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  25. 제 15항에 있어서, 상기 로딩은 병렬로 동작하는 다수의 메모리-액세스가능한 채널들을 사용하여 상기 LLR 버퍼의 지정된 메모리를 클리어하는 클리어 LLR 동작을 포함하는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  26. 제 15항에 있어서, 상기 적어도 2개의 디맵퍼들 중 하나는 직교 위상 시프트 키잉된(QPSK) 데이터에 대하여 동작하며, 상기 적어도 2개의 디맵퍼들 중 다른 하나는 직교 진폭 변조된(QAM) 데이터에 대하여 동작하는, 수신된 채널들의 향상된 다운링크 처리를 위한 방법.
  27. 이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 장치로서,
    적어도 복조된 제어 데이터 및 복조된 트래픽 데이터를 저장하기 위한 수단;
    상기 저장하기 위한 수단으로부터의 제어 데이터 및 트래픽 데이터를 독립적으로 디맵핑하기 위한 다수의 수단들;
    상기 다수의 독립적으로 디맵핑하기 위한 수단들에 의하여 액세스가능한 다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 저장을 위한 수단;
    상기 LLR 저장을 위한 수단의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작하는 다수의 디코딩하기 위한 수단들; 및
    상기 다수의 디맵핑하기 위한 수단들, 상기 LLR 저장을 위한 수단 및 상기 다수의 디코딩하기 위한 수단들 중 적어도 하나의 제어를 제공하기 위한 수단을 포함하며;
    상기 다수의 디코딩하기 위한 수단들 중 적어도 하나는 제어 데이터를 디코딩하기 위해 구성되며, 상기 다수의 디코딩하기 위한 수단들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하기 위해 구성되는,
    수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  28. 제 27항에 있어서, 상기 복조된 제어 데이터 및 트래픽 데이터는 상기 저장 수단에 OFDM 포맷팅된 타일들로서 저장되는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  29. 제 27항에 있어서, 상기 제어를 제공하기 위한 수단은 상기 다수의 디맵핑하기 위한 수단들, 상기 LLR 저장을 위한 수단, 및 상기 다수의 디코딩하기 위한 수단들 중 적어도 하나의 제어 태스크들을 지정하기 위한 태스크 리스트를 포함하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  30. 제 27항에 있어서, 상기 다수의 디맵핑하기 위한 수단들 중 하나는 병렬로 동작하는 다수의 메모리-액세스가능한 채널들을 사용하여 상기 LLR 저장을 위한 수단의 지정된 메모리를 클리어하기 위한 수단을 포함하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  31. 컴퓨터-판독가능 매체로서,
    복조된 제어 데이터 및 복조된 트래픽 데이터를 버퍼에 입력하기 위한 코드;
    독립적으로 동작할 수 있는 적어도 2개의 디맵퍼들을 사용하여 상기 버퍼로부터의 제어 데이터 및 트래픽 데이터를 디맵핑하기 위한 코드;
    다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 버퍼에 디맵핑된 데이터를 로딩하기 위한 코드;
    다수의 디코더들을 사용하여 상기 LLR 버퍼의 데이터를 디코딩하기 위한 코드 ― 상기 다수의 디코더들의 각각은 상기 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및
    디맵핑, LLR 버퍼의 액세스 및 디코딩 중 적어도 하나의 동작을 제어하기 위한 코드를 포함하며;
    상기 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하기 위해 구성되며, 상기 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하기 위해 구성되는,
    컴퓨터-판독가능 매체.
  32. 제 31항에 있어서, 상기 복조된 제어 데이터 및 트래픽 데이터는 상기 버퍼에 OFDM 포맷팅된 타일들로서 입력되는, 컴퓨터-판독가능 매체.
  33. 제 31항에 있어서, 상기 다수의 디코더들 중 적어도 하나는 상기 다수의 디코더들 중 적어도 다른 하나와 상이한 타입을 가지는, 컴퓨터-판독가능 매체.
  34. 제 31항에 있어서, 상기 LLR 버퍼의 메모리 세그먼트들은 제어 세그먼트들 및 트래픽 세그먼트들로서 로딩되는, 컴퓨터-판독가능 매체.
  35. 제 31항에 있어서, 상기 제어는 태스크 리스트에 제공된 태스크들에 기초하는, 컴퓨터-판독가능 매체.
  36. 제 31항에 있어서, 상기 제어는 마스터-슬레이브 구성에 따라 조정되는, 컴퓨터-판독가능 매체.
  37. 제 36항에 있어서, 마스터는 상기 LLR 버퍼의 메모리의 세그먼트들에 대한 액세스를 제어하는, 컴퓨터-판독가능 매체.
  38. 제 36항에 있어서, 최대 6개까지의 상이한 마스터들이 제어할 수 있는, 컴퓨터-판독가능 매체.
  39. 제 36항에 있어서, 마스터는 상기 디맵핑 및 상기 디코딩 중 적어도 하나를 제어할 수 있는, 컴퓨터-판독가능 매체.
  40. 제 31항에 있어서, 상기 로딩은 병렬로 수행되는, 컴퓨터-판독가능 매체.
  41. 제 31항에 있어서, 상기 로딩은 병렬로 동작하는 다수의 메모리-액세스가능한 채널들을 사용하여 상기 LLR 버퍼의 지정된 메모리를 클리어하는 클리어 LLR 동작을 포함하는, 컴퓨터-판독가능 매체.
  42. 제 31항에 있어서, 상기 적어도 2개의 디맵퍼들 중 하나는 직교 위상 시프트 키잉된(QPSK) 데이터에 대하여 동작하며, 상기 적어도 2개의 디맵퍼들 중 다른 하나는 직교 진폭 변조된(QAM) 데이터에 대하여 동작하는, 컴퓨터-판독가능 매체.
  43. 이동 통신 시스템에서 수신된 채널들의 향상된 다운링크 처리를 위한 장치로서,
    프로세서, 및 상기 프로세서에 연결되며 데이터를 저장하기 위한 메모리를 포함하며;
    상기 프로세서는,
    복조된 제어 데이터 및 복조된 트래픽 데이터를 버퍼에 입력하기 위한 동작들;
    독립적으로 동작할 수 있는 적어도 2개의 디맵퍼들을 사용하여 상기 버퍼로부터의 제어 데이터 및 트래픽 데이터를 디맵핑하기 위한 동작들;
    다수의 메모리 세그먼트들을 지원할 수 있는 로그-우도-비(LLR) 버퍼에 디맵핑된 데이터를 로딩하기 위한 동작들;
    다수의 디코더들을 사용하여 상기 LLR 버퍼의 데이터를 디코딩하기 위한 동작들 ― 상기 다수의 디코더들의 각각은 상기 LLR 버퍼의 선택된 메모리 세그먼트로부터의 데이터에 대하여 동작함 ―; 및
    디맵핑, LLR 버퍼의 액세스 및 디코딩 중 적어도 하나의 동작을 제어하기 위한 동작들을 제어하도록 구성되며;
    상기 다수의 디코더들 중 적어도 하나는 제어 데이터를 디코딩하기 위해 구성되며, 상기 다수의 디코더들 중 적어도 다른 하나는 트래픽 데이터를 디코딩하기 위해 구성되는,
    수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  44. 제 43항에 있어서, 상기 복조된 제어 데이터 및 트래픽 데이터는 상기 버퍼에 OFDM 포맷팅된 타일들로서 저장되는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
  45. 제 43항에 있어서, 상기 제어는 태스크 리스트에 제공된 태스크들에 기초하는, 수신된 채널들의 향상된 다운링크 처리를 위한 장치.
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