JP2011517829A - 相変化メモリ - Google Patents

Abstract

本開示は、相変化メモリセルを動作させるためのデバイスおよび方法を含む。１つ以上の実施形態は、プログラミング信号をメモリセルの相変化材料に印加するステップと、印加されたプログラミング信号のトレーリング部分の大きさを複数の特定のデクリメントに従って連続的に低減するステップとを含む。複数の特定のデクリメントの大きさおよび持続時間は、特定のプログラム値に対応する。
【選択図】図４

Description

本開示は、半導体メモリデバイスに関し、より詳細には相変化メモリに関する。

メモリデバイスは典型的には、コンピュータまたは他の電子デバイスの内部の半導体集積回路として設けられることが多い。メモリには多種多様な種類があり、例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびフラッシュメモリなどがある。

ＰＣＲＡＭデバイスなどの可変抵抗メモリデバイスは、カルコゲニド合金などの構造相変化材料を含み得、例えば、データ保存のために異なる抵抗状態にプログラムすることができる。相変化メモリセルは不揮発性であり、相変化メモリセルの抵抗を感知することにより、セル中に保存されている特定のデータを読み出すことができる。

カルコゲニド合金は、非晶質から結晶性へと変化する可逆的構造相変化を示すことができる。少量のカルコゲニド合金を回路内に集積すると、セルは、高速スイッチングプログラマブルレジスタとして機能することが可能になる。このプログラマブルレジスタは、結晶性状態（低抵抗）と非晶質状態（高抵抗）との間で４０倍よりも大きな抵抗ダイナミックレンジを示すことができ、また、複数の中間状態も示すこともでき、これにより、各セルにおけるマルチビット格納が可能となる。すなわち、可変抵抗メモリは、メモリセルの多数の異なる抵抗レベルのうちの１つへのプログラミングを介して、マルチレベルセル（ＭＬＣ）機能を達成することができる。

相変化メモリセルのプログラム状態を正確に読み出すには、異なるプログラム状態間の抵抗分布が重複しないようにすることが有用である。相変化メモリセルの抵抗が所望の分布内に収まるように相変化メモリセルをプログラムすることは困難な場合がある。例えば、相変化メモリセル間において製作プロセスおよび材料の変動が有る場合、セルが異なる印加電流／電圧レベルにおいて特定の非晶質状態または特定の結晶性状態に到達する原因となり得る。すなわち、異なるメモリセルの相変化材料中では、異なる温度における状態遷移が発生し得、その結果、プログラムセル間の抵抗分布が拡大し、データ読み取りエラーが発生し得る。

本開示の１つ以上の実施形態と共に用いることが可能な相変化メモリアレイの一部の模式図である。 相変化メモリセルをプログラムするための従来のアプローチを示す。 本開示の一実施形態によるプログラミング回路の一例を示す。 本開示の一実施形態によるプログラミング回路の一例を示す。 本開示の一実施形態によるプログラミング信号の一例を示す。 本開示の一実施形態によるプログラミング信号の一部を示す。 本開示の一実施形態によるプログラミング信号の一部を示す。 本開示の一実施形態による、少なくとも１つのメモリデバイスを有する電子メモリシステムの機能ブロック図である。 本開示の一実施形態による、少なくとも１つのメモリデバイスを有するメモリモジュールの機能ブロック図である。

本明細書中、相変化メモリセルを動作させるための方法、デバイスおよびシステムについて記載する。本開示の実施形態は、相変化メモリセルと関連付けられた抵抗分布を向上させるような形状にされたプログラマブル書き込み信号を提供することができる。１つ以上の実施形態は、プログラミング信号をメモリセルの相変化材料に印加するステップと、印加されたプログラミング信号のトレーリング部分の大きさを複数の特定のデクリメントに従って連続的に低減するステップとを含む。複数の特定のデクリメントの大きさおよび持続時間は、特定のプログラム値に対応する。

１つ以上の実施形態において、プログラミング信号は、ドライバ回路から相変化材料に印加される電流パルスであり、ドライバ回路による電流量の出力は、ドライバ回路によって受信されるデジタル値の変化に応じて変化する。多様な実施形態において、プログラミング回路は、ドライバ回路に連結された出力バスを有する波形整形コンポーネントを含み得、印加されるプログラミング電流パルスの大きさは、出力バスに印加される値によって決定される。１つ以上の実施形態において、波形整形コンポーネントは、プログラミング電流パルスのトレーリング部分の大きさを変更するように構成され、変更は、トレーリング部分の大きさを波形整形コンポーネントに提供される複数のプログラム値に従って低減するように複数の特定の値を出力バスに印加することにより、行われる。

以下の本開示の詳細な説明において、添付図面を参照する。添付図面は本開示の一部であり、図面中、本開示の１つ以上の実施形態を実施する様態を例示的に示す。これらの実施形態は、当業者が本開示の実施形態を実施できるくらいに十分に詳細に記載され、他の実施形態も使用可能であり、プロセスの変更、電気的変更および／または構造的変更を本開示の範囲から逸脱することなく行うことが可能であることが理解されるべきである。

図１は、本開示の１つ以上の実施形態と共に使用可能な相変化メモリアレイ１００の一部の模式図である。図１に示す実施形態において、メモリアレイ１００は、複数の相変化メモリセルを含む。これらの相変化メモリセルはそれぞれ、関連付けられたアクセスデバイス１０２および可変抵抗素子１０４（例えば、相変化材料１０４）を有する。これらのアクセスデバイス１０２は、例えばこれらのメモリセルにアクセスするようにオン／オフになるように動作させることができ、これにより、動作（例えば、可変抵抗素子１０４上でのデータプログラミングおよび／またはデータ読み出し動作）を行うことができる。

図１に示す実施形態において、アクセスデバイス１０２は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。図１に示すように、各メモリセルと関連付けられた各ＭＯＳＦＥＴ１０２のゲートは、複数の選択線１０５−０（ＷＬ０）、１０５−１（ＷＬ１）、．．．、１０５−Ｎ（ＷＬＮ）のうちの１つに連結され、すなわち、各選択線１０５−０、１０５−１、．．．、１０５−Ｎは、相変化メモリセルの行に連結される。これらの選択線１０５−０、１０５−１、．．．、１０５−Ｎを本明細書中「ワード線」と呼ぶ場合がある。「Ｎ」と記載されている箇所については、メモリアレイが複数の選択線を含み得ることを示す。

可変抵抗素子１０４は、相変化カルコゲニド合金（例えば、テルル化ゲルマニウムアンチモン（ＧＳＴ）材料（例えば、Ｇｅ−Ｓｂ−Ｔｅ材料（例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７）））であり得る。本明細書中、ハイフンで結んだ化学組成が記載されている場合、当該組成は特定の混合物または化合物中に含まれている成分を示し、記載の成分を含む全ての化学量論を示すことを意図する。他の相変化材料を挙げると、ＧｅＴｅ、Ｉｎ−Ｓｅ、Ｓｂ２Ｔｅ３、ＧａＳｂ、ＩｎＳｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔがあり、他にも多様な相変化材料がある。

図１に示す実施形態において、各可変抵抗素子１０４は、複数のセンス線１０７−０（ＢＬ０）、１０７−１（ＢＬ１）、．．．、１０７−Ｍ（ＢＬＭ）のうちの１つに連結される。すなわち、各センス線１０７−０、１０７−１、．．．、１０７−Ｍが、相変化メモリセルの列に連結される。本明細書中、センス線１０７−０、１０７−１、．．．、１０７−Ｍを「ビット線」と呼ぶ場合がある。「Ｍ」と記載されている場合、これは、メモリアレイが複数のセンス線を含み得ることを示す。デジタル環境におけるアドレシングを容易化するために、選択線１０５−１、．．．、１０５−Ｎの数およびセンス線１０７−１、．．．、１０７−Ｍの数をそれぞれ、２のべき乗（例えば、２５６本の選択線に対して４，０９６本のセンス線）にすることができる。しかし、実施形態は特定の数の選択線および／またはセンス線に限定されない。

動作時において、適切な電圧および／または電流信号（例えば、パルス）をセンス線１０７−０、１０７−１、．．．、１０７−Ｍおよび選択線１０５−０、１０５−１、．．．、１０５−Ｎに印加して、アレイ１００の相変化メモリセルへのかつ／またはアレイ１００の相変化メモリセルからのデータのプログラミングを行うことができる。一例として、アレイ１００の相変化メモリセルによって保存されているデータは、アクセスデバイス（例えば、１０２）をオンにし、相変化素子（例えば、１０４）内を通過する電流を感知することにより、決定することができる。読み出されているメモリセルと関連付けられたビット線（例えば、ビット線１０７−０、１０７−１、．．．、１０７−Ｍ）上で感知された電流は、相変化素子１０４の抵抗レベルに対応する。相変化素子１０４の抵抗レベルは、特定のデータ値、例えば、２値（例えば、１、０、００１、１１１、１０１１）に対応する。

本開示の実施形態は、図１中に示す例示的アレイ１００に限定されない。例えば、当業者であれば理解するように、特定のメモリセルと関連つけられたアクセスデバイス１０２は、ＭＯＳＦＥＴ以外のデバイスであってもよい。いくつかの実施形態において、アクセスデバイス１０２は、ダイオードまたはバイポーラ接合トランジスタ（ＢＪＴ）などの他の種類のアクセスデバイスでよい。また、当業者であれば理解するように、メモリアレイは、図１中に示すアーキテクチャ以外のアーキテクチャも持ち得る。

当業者であれば理解するように、相変化メモリアレイ１００は、プログラミング回路および／またはセンス回路（図１中では図示せず）に連結することができる。本開示の実施形態によるプログラミング回路および方法の例について、図３〜図７と関連してさらに説明する。

図２は、プログラミング相変化メモリセルについての従来のアプローチを示す。図２において、パルス２１１は、アモルファス化（リセット）パルス（例えば、１つ以上の相変化メモリセルを非晶質（高抵抗）状態にする際に用いられるパルス）を表す。パルス２１３は、結晶化（セット）パルス（例えば、１つ以上の相変化メモリセルを結晶性（低抵抗）状態にする際に用いられるパルス）を表す。リセットパルス２１１およびセットパルス２１３は、相変化素子（例えば、図１に示す相変化素子１０４）の抵抗を変化させるために特定のメモリセルに印加することができ、このような印加は、セルの抵抗が特定の所望のデータ状態に対応する値へと変化させられる（例えば、プログラムされる）ようにセルの温度を上昇／低下させることにより、行うことができる。

図２に示す従来のアプローチに示すように、リセットパルス２１１により、相変化材料の温度（例えば、図１中に示す相変化素子１０４の温度）は、短時間（すなわち、ｔ１）にわたって、相変化材料を溶解させるのに十分な温度Ｔａまで上昇させられ、そして相変化材料を冷却させられ、これにより、相変化材料がその内部の結晶性構造の一部を再形成しないようにアモルファス化を行う。そのため、リセットパルス２１１は、例えば、相変化材料を比較的高い抵抗値（例えば、約１００キロオーム〜１メガオーム）に対応する比較的非晶質の状態にすることができる。

図２に示す従来のアプローチに示すように、セットパルス２１３により、相変化材料の温度は温度Ｔｘを越える温度まで上昇させられ、相変化材料の温度は、相変化材料の結晶化を発生させるのに十分な時間（例えば、ｔ２）にわたって維持される。そのため、セットパルス２１３は、例えば、相変化材料を比較的低抵抗の値（例えば、約１キロオーム〜１０キロオーム）に対応する比較的結晶性の状態にすることができる。

プログラミング信号（例えば、プログラミングリセットパルス２１１および／またはプログラミングセットパルス２１３）の形状は、相変化メモリセル中に保存されるべき所望のデータに対応する抵抗分布に影響し得る。図２に示す従来のアプローチに示すセットパルス２１３とは対照的に、本開示の実施形態は、セットプログラミング信号（例えば、セット電流パルス）のトレーリング部分の大きさを変更するように構成された波形整形コンポーネントを含み得、この変更は、波形整形コンポーネントに提供される複数のプログラム値に従ってトレーリング部分の大きさを低減するように複数の特定の値を出力バス（例えば、電流制御バス）に印加することにより、行われる。

本開示の１つ以上の実施形態において、複数の異なる特定の電流の大きさはそれぞれ、１つ以上のメモリセルの相変化材料に、特定の持続時間にわたって印加され、異なる特定の電流の大きさは、電流制御バスによってドライバ回路に搬送される異なるデジタル値に基づく。本開示の１つ以上の実施形態において、デジタルスキームを用いて、セットプログラミング電流パルスのトレーリング部分を階段状の下方傾斜状の形状にする。以下にさらに説明するように、多様な実施形態において、トレーリング部分の各段の大きさおよび／または持続時間は、本開示の実施形態に従ってパルス整形回路に提供されるデジタル値に基づき得る。

図３は、本開示の一実施形態によるプログラミング回路の一例を示す。図示のように、図３を図３Ａおよび図３Ｂに分割して、分かり易くしている。図３の実施形態中に示すプログラミング回路は、相変化メモリセルのアレイ（例えば、図１に関連して説明したアレイ１００）に連結され得る。このプログラミング回路を用いて、プログラミングパルス（例えば、電流パルス）をメモリアレイの１つ以上の相変化メモリセルに提供して、特定のメモリセル（単数または複数）の可変抵抗素子の抵抗を調節することにより、セルを特定のデータ状態にプログラムすることができる。一例として、書き込みドライバ３５５によるプログラミング信号出力は、１つ以上のビット線（例えば、相変化メモリアレイのビット線１０７−０、１０７−１、．．．、１０７−Ｍ）に印加して、選択されたメモリセルを特定の抵抗レベル（例えば、特定のデータ状態）にプログラムすることができる。図３中に示すプログラミング回路によって提供可能なプログラミング電流波形の例を図４、図５Ａおよび図５Ｂ中に示す。

図３の実施形態中に示すプログラミング回路から提供されるプログラミング電流パルスは、本明細書中に記載の１つ以上の実施形態に従って整形することができる。例えば、１つ以上の実施形態において、図４、図５Ａおよび図５Ｂに関連してさらに説明するように、プログラミングセット電流信号のトレーリング部分（例えば、図２中に示すセットパルス２１３）を、複数の特定のデクリメントに従って（例えば、段階逓減様式で）連続的に低減させることができる。このような実施形態において、セット電流信号のトレーリング縁部の各段の大きさおよび／または持続時間は、特定のプログラム値（例えば、プログラマブルデジタル値）に対応し得る。

例えば、１つ以上の実施形態において、図３に示すように、プログラミング回路は、１つ以上のドライバ回路（例えば、書き込みドライバ３５５）を含み得る。これらのドライバ回路は、特定のプログラミング信号（例えば、プログラミングセット電流パルスまたはリセット電流パルス）を出力し、この信号の大きさは、バス（例えば、セット電流制御バス３５２またはリセット電流制御バス３５４）によって搬送されるデジタル値に依存する。

以下にさらに説明するように、バスによって搬送可能な各デジタル値は、書き込みドライバ３５５による特定の電流量出力に対応し、これにより、適切なバスによって搬送されるデジタル値を変更することにより、ドライバ３５５によるプログラミングセット電流パルスまたはリセットプログラミング電流パルス出力の形状をデジタル的に調節することができる。例えば、図３中に示す実施形態において、セット電流制御バス３５２によって搬送されるデジタル値３５３（ＳｅｔＣｕｒ＜４：０＞）を変更して、所望のプログラミングセット電流信号形状を達成するように、ドライバ３５５によるプログラミングセット電流パルス出力の形状を調節する（例えば、書き込みドライバ３５５によるセット電流量出力をデジタル的に制御する）ことができる。所望のリセット電流信号形状を達成するように、リセット電流制御バス３５４によって搬送されるデジタル値ＲｅｓｅｔＣｕｒ＜４：０＞を変更することもできる。

多様な実施形態において、電流制御バス（例えば、３５２および３５４）によって搬送される特定のデジタル値は、波形整形コンポーネント（例えば、パルス整形回路３５０）によって生成することができる。パルス整形回路３５０によって生成されかつ特定のバス（例えば、３５２または３５４）に印加される特定の値は、プログラミングセット電流信号およびリセット電流信号の所望の形状をそれぞれ達成するように、パルス整形回路３５０に提供される入力信号に応えて調節することができる。

図３中に示す実施形態において、セット電流制御バス３５２およびリセット電流制御バス３５４によって搬送されるデジタル値は５ビット値であるが、実施形態はこれに限定されない。例えば、ドライバ３５５から出力されるプログラミングセット電流パルスの所望の粒度に応じて、バス３５２および／またはデジタル値３５３と関連付けられたビット数を５ビットよりも多くまたは少なくすることができる。すなわち、５ビットの値（例えば、値３５３）は、書き込みドライバ３５５から出力可能な３２個の異なる電流量に対応する３２（２５）個の異なる２値を表すことができる。しかし、多様な実施形態において、３２個よりも多いかまたは少ない電流の大きさをドライバ３５５から出力することができるように、デジタル値３５３を５ビットよりも多くまたは少なくすることができる。

多様な実施形態において、図４、図５Ａおよび図５Ｂに関連して以下にさらに説明するように、プログラミングセット電流信号を複数の段階において整形することができる。このような実施形態において、各段階の電流量および持続時間は、プログラマブルデジタル値に基づくことができる。いくつかのこのような実施形態において、第１の段階を用いて、現在プログラムされているセルに対応するビット線を帯電させることができ、第２の段階を用いて、現在プログラムされているセルの相変化メモリ材料を溶融させることができ、第３の段階を用いて、現在にセルにプログラムされているデータ状態と関連付けられた比較的狭い抵抗分布を生成することができる。１つ以上の実施形態において、抵抗分布の幅狭化は、例えば、書き込みドライバに提供されるデジタル値に基づいて、第３の段階と関連付けられた特定の時間間隔にわたって、セット電流信号の大きさを複数回にわたって逓減させることにより、行うことができる。

１つ以上の実施形態において、パルス整形回路３５０は、複数の回路コンポーネントから受信された入力信号に応じて、適切なデジタル値をバス３５２または３５４上で生成する。例えば、図３中に示す実施形態において、プログラミング回路は、発振器３２０と、インクリメントカウンタ３２２と、ヒューズプログラマブルコンポーネント３２５と、算術論理演算ユニット（ＡＬＵ）３３０と、デクリメントカウンタ３３７と、複数のカウント比較コンポーネント３３５−１、３３５−２、３３５−３、３３８−１および３３８−２とを含み、これらは、入力信号をパルス整形回路３５０に提供するように、動作する。提供された入力信号は、パルス整形回路３５０によって生成されてセット動作のために適切なバス（例えば、バス３５２）に印加されるかまたはリセット動作のためにバス３５４に印加される特定のデジタル値を示し得る。パルス整形回路３５０へと提供される入力信号は、パルス整形回路３５０がデジタル値（例えば、３５３）を変更する時期も示し得る。そのため、パルス整形回路３５０は、書き込みドライバ３５５による電流出力の大きさを決定する入力信号と、特定の電流量が書き込みドライバ３５５によって出力される持続時間とを受信する。

図３中に示す実施形態において、発振器３２０はバンドギャップベースの発振器３２０であり、クロックパルスをインクリメントカウンタ３２２の入力に提供する。カウンタ３２２のカウント３２３は、複数のカウント比較コンポーネント３３５−１、３３５−２、３３５−３、３３８−１および３３８−２によって受信される。これらのカウント比較コンポーネント３３５−１、３３５−２、３３５−３、３３８−１および３３８−２はそれぞれ、受信されたカウント値３２３と、特定の持続時間に対応するプログラム値とを比較し、比較に基づいて制御フラグをパルス整形回路３５０に出力する。

１つ以上の実施形態において、ヒューズプログラマブルコンポーネント（例えば、３２５）を用いて、複数のプログラム値を設定することができる。図３中に示す実施形態において、ヒューズプログラマブルコンポーネントは、複数の関連付けられたプログラマブル値３２６−１、３２７−１、３２６−２、３２７−２、３２８、３２９、３３２−１、３３３−１、３３２−２および３３３−２を有するプログラマブルヒューズアレイ３２５（ヒューズ／ＴＭＢＡＮＫ）である。プログラマブル値３２６−１、３２７−１、３２６−２、３２７−２、３２８、３２９、３３２−１、３３３−１、３３２−２および３３３−２がプログラムされる特定の値は、セットまたはリセットプログラミング信号の所望の形状に基づく。

図３中に示す実施形態において、プログラマブル値３２６−１（ＳｅｔＳｔａｇｅ１＜１０：０＞）がカウント比較回路３３５−１に提供され、プログラマブル値３２７−１（ｔｍｆｚＳｅｔＣｕｒ１＜４：０＞）がパルス整形回路３５０に提供される。プログラマブル値３２７−１の値は、パルス整形回路３５０によって生成されてセット電流制御バス３５２に印加される特定の値３５３に対応する。そのため、プログラマブル値３２７−１の値は、書き込みドライバ３５５によって出力される特定の電流量を示す。１つ以上の実施形態において、プログラム値３２７−１は、例えば約１．５ｍＡの電流を示し得る。プログラマブル値３２６−１の値は、プログラマブル値３２７−１の値によって示される特定の電流量が書き込みドライバ３５５によって出力される特定の持続時間を示す。すなわち、プログラム値３２６−１は、セットプログラミング動作時において電流制御バス３５２によってプログラム値３２７−１が搬送される時間の長さを示す。１つ以上の実施形態において、プログラム値３２６−１は、例えば約１５ｎｓの持続時間を示し得る。

プログラマブル値３２６−２（ＳｅｔＳｔａｇｅ２＜１０：０＞）がカウント比較回路３３５−２に提供され、プログラマブル値３２７−２（ｔｍｆｚＳｅｔＣｕｒ２＜４：０＞）がパルス整形回路３５０に提供される。プログラマブル値３２７−２の値はパルス整形回路３５０によって生成されてセット電流制御バス３５２に印加される特定の値３５３に対応する。そのため、プログラマブル値３２７−２の値は、書き込みドライバ３５５によって出力される特定の電流量を示す。１つ以上の実施形態において、プログラム値３２７−２は、例えば約６５０μＡの電流を示し得る。プログラマブル値３２６−２の値は、プログラマブル値３２７−２の値によって示される特定の電流量が書き込みドライバ３５５から出力される特定の持続時間を示す。すなわち、プログラム値３２６−２は、セットプログラミング動作時において電流制御バス３５２によって搬送されるプログラム値３２７−２の長さを示す。１つ以上の実施形態において、プログラム値３２６−２は、例えば約５０ｎｓの持続時間を示し得る。

図３中に示す実施形態において、プログラマブル値３２８（ｔｍｆｚＳｔｅｐＬｅｎｇｔｈＳｔａｇｅ３＜６：０＞）および３２９（ｔｍｆｚＭｏｄｉｆｉｅｒ＜６：０＞）がＡＬＵ３３０に提供される。プログラマブル値３２８は、本明細書中に記載し、また図４、図５Ａおよび図５Ｂに示すようなセットプログラミング信号の複数の連続的段階で低減するトレーリング部分と関連付けられた持続時間を示し得る。多様な実施形態において、プログラマブル値３２８によって示される持続時間は、約５ｎｓ〜１２５ｎｓであり得る。プログラム値３２９を用いて、プログラム値３２８によって示される持続時間を調節することができる。すなわち、ＡＬＵ３３０は、加算、減算、乗算および／または除算などの動作をプログラム値３２８および３２９に対して行うことにより、複数の連続的段階と関連付けられた変更された持続時間を出力することができる。図３中に示す実施形態において、変更された持続時間値３３１（ＳｔｅｐＬｅｎｇｔｈ＜６：０＞）はカウント比較回路３３５−３に提供される。

動作時において（例えば、セットプログラミング動作時において）、制御フラグ３３６−１（ＳｅｔＳｔａｇｅ１Ｆｌａｇ）は、カウント比較回路３３５−１によるプログラム値３２６−１とカウント値３２３との間の比較に基づいてプログラムデジタル値３２７−１が制御バス３５２に印加される時期を示し得る。同様に、制御フラグ３３６−２（ＳｅｔＳｔａｇｅ２Ｆｌａｇ）は、カウント比較回路３３５−２によるプログラム値３２６−２とカウント値３２３との比較に基づいてプログラムデジタル値３２７−２が制御バス３５２に印加される時期を示し得る。

図３中に示すように、プログラム値３２７−２は、デクリメントカウンタ３３７の入力に提供され、デクリメントカウンタ３３７の出力信号３３９はパルス整形コンポーネント３５０に提供される。制御フラグ３３６−３（ＳｅｔＳｔａｇｅ３Ｆｌａｇ）は、カウント比較回路３３５−３によるカウント３２３と値３３１との比較に基づいて、デクリメントカウンタ３３７を介した複数のデクリメントに従ってプログラム値３２７−２が連続的に低減される点を示す。

そのため、制御バス３５２によって搬送されるデジタル値３５３は、プログラム値３２７−２から複数の異なる値にデクリメントされる。これらの複数の異なる値はそれぞれ、異なる電流量に対応する（例えば、各後続のデクリメント値は、書き込みドライバ３５５から出力されるより低い電流量に対応する）。これらのデクリメントされたデジタル値は、出力３３９を介してパルス整形回路３５０によって受信され、パルス整形回路３５０は、デクリメントされたデジタル値を制御バス３５２上で生成する。すなわち、パルス整形回路は、デジタル値３５３をデクリメントカウンタ３３７の出力信号３３９によって示されるデジタル値へと変更する。

上述したように、各特定のデクリメントされたデジタル値は、特定の電流量に対応する。各デクリメントされたデジタル値がパルス整形回路３５０によって生成される持続時間（例えば、段階持続時間）は、プログラム値３２８および３２９に依存する。そのため、図３中に示す実施形態中に示されるプログラミング回路を用いて、所望の形状を有するプログラミングパルスのトレーリング部分を提供することができる。１つ以上の実施形態において、プログラミング信号のトレーリング部分を段階的に徐々に下方傾斜させることができる。複数の段階の大きさおよび／または持続時間は、多様なトレーリング部分形状が得られるように、調節することが可能である。例えば、図４、図５Ａおよび図５Ｂに関連して以下に説明するように、トレーリング部分を線形状または非線形状にすることができる。

本開示の実施形態と関連付けられたプログラミング回路のデジタル的性質により、多様な恩恵を得ることができる。例えば、デジタル値のヒューズプログラム可能性により、特定の所望のプログラミング電流波形に応じて値を容易に変更することが可能になる。一例として、セット電流波形のトレーリング部分を線形的に逓減するようにプログラムすることもできるし、あるいは、少しの調節により（例えば、プログラマブル段階持続時間の変更により）、非線形的に逓減するようにプログラムすることもできる。アナログスキームとは対照的に、本開示の実施形態と関連付けられたデジタル的実装は、技術の変化（例えば、スケーリングの向上）に応じて容易に移転可能である。さらに、本開示の実施形態によるデジタルスキームにより、アナログプログラミング回路の実装の場合よりも向上した雑音排除性を得ることもできる。

図３中に示す実施形態において、プログラマブル値３３２−１（ＲｅｓｅｔＳｔａｇｅ１＜１０：０＞）がカウント比較回路３３８−１に提供され、プログラマブル値３３３−１（ｔｍｆｚＲｅｓｅｔＣｕｒ１＜４：０＞）がパルス整形回路３５０に提供される。プログラマブル値３３３−１の値は、パルス整形回路３５０によって生成されてリセット電流制御バス３５４に印加される特定の値（例えば、特定の値ＲｅｓｅｔＣｕｒ＜４：０＞）に対応する。そのため、プログラマブル値３３３−１の値は、書き込みドライバ３５５によって出力される特定の電流量を示す。プログラマブル値３３２−１の値は、プログラマブル値３３３−１の値によって示される特定の電流量が書き込みドライバ３５５によって出力される特定の持続時間を示す。すなわち、プログラム値３３２−１は、リセットプログラミング動作時においてプログラム値３３３−１が電流制御バス３５４によって搬送される時間の長さを示す。プログラマブル値３３２−２（ＲｅｓｅｔＳｔａｇｅ２＜１０：０＞）がカウント比較回路３３８−２に提供され、プログラマブル値３３３−２（ｔｍｆｚＲｅｓｅｔＣｕｒ２＜４：０＞）がパルス整形回路３５０に提供される。プログラマブル値３３３−２の値は、パルス整形回路３５０によって生成されてリセット電流制御バス３５４に印加される特定の値に対応する。そのため、プログラマブル値３３３−２の値は、書き込みドライバ３５５によって出力される特定の電流量を示す。プログラマブル値３３２−２の値は、プログラマブル値３３３−２の値によって示される特定の電流量が書き込みドライバ３５５によって出力される特定の持続時間を示す。すなわち、プログラム値３３２−２は、リセットプログラミング動作時においてプログラム値３３３−２が電流制御バス３５４によって搬送される時間の長さを示す。

図３中に示す実施形態において図示していないが、図３中に示すプログラミング回路は、リセット電流信号の大きさを傾斜状に（例えば、複数の段階的なインクリメントまたはデクリメントとして）増加または低減するように構成されたコンポーネントを含み得る。また、１つ以上の実施形態において、セット動作およびリセット動作のために別個のカウンタを用いることができる。例えば、カウンタ３２２をセット動作のために用い、別個のカウンタ（図３中では図示せず）をリセット動作のために用いることができる。すなわち、本開示の実施形態は、図３の例に示す特定のプログラミング回路の実施形態に限定されない。

図４は、本開示の一実施形態によるプログラミング信号４４０の一例を示す。図４中に示す実施形態において、プログラミング信号は、セットプログラミング信号４４０である。すなわち、セルをセット状態（例えば、比較的低い抵抗状態）にするために、プログラミング信号４４０を１つ以上の相変化メモリセルに印加する。プログラミング信号４４０は、プログラミング回路（例えば、図３に関連して上述したようなもの）を介して生成することが可能である。

図４中に示す実施形態において、プログラミング信号４４０を複数の段階プログラミング信号とみなすことができる。この例において、３つの段階（例えば、４４２−１、４４２−２および４４２−３）において、プログラミング信号４４０を整形する。上述したように、各段階の電流量および持続時間は、プログラマブルデジタル値に基づき得る。図４中に示す実施形態において、第１の段階４４２−１の持続時間は約１５ｎｓであり、約１５００μＡの大きさを有する。比較的大きさが大きくかつ持続時間が短い第１の段階４４２−１を用いて、信号４４０が短時間印加される１本以上のビット線のビット線キャパシタンスを帯電させることができる。このようにビット線キャパシタンスを高速帯電させると、セットプログラミング動作の時間全体の低減などの恩恵を得ることができる。

図４中に示す実施形態において、電流信号４４０の第２の段階４４２−２は、持続時間が約５０ｎｓであり、大きさが約６５０μＡである。多様な実施形態において、第２の段階４４２−２の大きさおよび持続時間は、現在プログラムされている１つ以上のメモリセルの相変化メモリ材料（例えば、図１中に示す相変化材料１０４）を溶融させるのに十分であり得る。

図４中に示す実施形態において、電流信号４４０の第３の段階４４２−３は、上述したような信号４４０の段階状のトレーリング部分である。図４中に示す実施形態において、第３の段階４４２−３は、約３２５ｎｓの持続時間にわたって逓減される。すなわち、付与されるプログラミング信号４４０のトレーリング部分４４２−３の大きさを、複数の特定のデクリメントに応じて連続的に低減する。図４中に示す実施形態において、トレーリング部分４４２−３を線形的に低減し、例えば、複数の段階４４４のそれぞれと関連付けられた持続時間４４７およびデクリメント量４４６は同一である。この例において、デクリメント量４４６は約５０μＡであり、トレーリング部分３４２−３中の段４４４のそれぞれ対し、持続時間４４７は約２５ｎｓである。

上述したように、各段４４４と関連付けられた電流量レベルは、書き込みドライバ回路（例えば、図３中に示す書き込みドライバ３５５）に提供されるデジタル値に基づく。書き込みドライバに提供されるデジタル値は、例えば図３中に示すデクリメントカウンタ３３７を介して変更することができ、その結果、ドライバの電流出力信号を対応する大きさに変更することができる。

図５Ａおよび図５Ｂに関連して説明したように、段４４４のそれぞれの持続時間４４７を変更（例えば、増加または低減）することができる。持続時間４４７を増加または低減させると、トレーリング部分４４２−３を非線形的に逓減傾斜させることが可能になる。持続時間４４７は、ＡＬＵ（例えば、図３中に示すＡＬＵ３３０）または他の論理成分を介してデジタル的に変更することができる。

セットプログラミング信号（例えば、信号４４０）を１つ以上の相変化メモリセルに印加することで、相変化メモリ素子の抵抗が所定の範囲内に（例えば、所望のデータ状態に対応する抵抗分布内に）収まるように、抵抗を変更することができる。本明細書中記載の実施形態によるトレーリング部分（例えば、４４２−３）を設けることで、プログラムデータ状態と関連付けられた比較的幅狭の抵抗分布を得ることができ、その結果、データ保持の向上および読み取りエラーの低減などの恩恵を得ることが可能になる。

本開示の実施形態は、図４中に示す例に限定されない。例えば、多様な他の形状のセットプログラミング信号４４０を本開示の実施形態に従って生成することができる。一例として、段４４４の数を図４中に示す数よりも多くしてもよいし、あるいは少なくしてもよい。

図５Ａは、本開示の一実施形態によるプログラミング信号の部分５６０−１を示す。図５Ｂは、本開示の一実施形態によるプログラミング信号の部分５６０−２を示す。多様な実施形態において、部分５６０−１および５６０−２は、複数の段階プログラミング信号（例えば、図４に関連して説明したセット信号４４０）の階段状のトレーリング部分であり得る。

図５Ａおよび図５Ｂ中に示す実施形態において、信号部分５６０−１および５６０−２は、セットプログラミング電流信号の非線形の階段状の下方傾斜を表す。信号部分５６０−１および５６０−２は、プログラミング回路（例えば、図３に関連して説明したもの）により生成することができる。

図５Ａ中に示す実施形態において、信号５６０−１は、約３５０ｎｓの持続時間にわたって逓減される。信号５６０−１の大きさは、複数の特定のデクリメントに従って、連続的に非線形に低減される。すなわち、図５Ａ中に示す実施形態において、段の数と関連付けられた持続時間およびデクリメント量は変動する。例えば、図５Ａ中に示す実施形態において、各連続的段と関連付けられた持続時間は、先行段と同じかまたは先行段よりも大きい。一例として、図５Ａ中に示す連続的段５４４−１および５４４−２を考える。段５４４−２の持続時間５４７−２は、先行段５４４−１の持続時間５４７−１よりも長い。

図５Ａ中に示す実施形態において、連続的な段５４４−１と段５４４−２との間ならびにその他の段の間のデクリメント量５４６−１は同一（例えば、この例では約５０μＡ）である。しかし、実施形態はこれに限定されない。すなわち、１つ以上の実施形態において、連続的段間のデクリメント量（例えば、デクリメント量５４６−１）を変更することができる。

上述したように、特定の段の特定の電流量は、セット電流制御バス（例えば、図３中に示されるセット電流制御バス３５２）によって搬送されるデジタル値に基づき得る。例えば、段５４４−１の電流量（例えば、約２５０μＡ）は、電流整形コンポーネントによって生成されて電流制御バスに印加される特定のデジタル値に対応し得、段５４４−２の電流量（例えば、約２００μＡ）は、電流整形コンポーネントによって生成されて電流制御バスに印加される異なるデジタル値に対応し得る。上述したように、電流制御バスに印加されるデジタル値は、書き込みドライバの電流出力信号を下方に段階的に（例えば、図５Ａ中に示す実施形態中に示すように）変化させるように、各後続段後にデクリメントすることができる。

図５Ｂ中に示す実施形態において、信号５６０−２は、約３００ｎｓの持続時間にわたって逓減される。信号５６０−２の大きさは、複数の特定のデクリメントに応じて、連続的に非線形的に低減される。すなわち、図５Ｂ中に示す実施形態において、複数の段と関連付けられた持続時間およびデクリメント量は変動する。例えば、図５Ｂ中に示す実施形態において、各連続的段と関連付けられた持続時間は、先行段と同一であるかまたは先行段よりも短い。一例として、図５Ｂ中に示す連続的段５４４−３および５４４−４について考える。段５４４−４の持続時間５４７−４は、先行段５４４−３の持続時間５４７−３よりも短い。

図５Ｂ中に示す実施形態において、連続的な段５４４−３と段５４４−４との間ならびにその他の段間のデクリメント量５４６−３は同一（例えば、この例において約５０μＡ）である。しかし、実施形態はこれに限定されない。すなわち、１つ以上の実施形態において、連続的段間のデクリメント量（例えば、デクリメント量５４６−３）を変更することができる。

上述したように、各段（例えば、５４４−３および５４４−４）と関連付けられた電流量レベルは、書き込みドライバ回路（例えば、図３中に示す書き込みドライバ３５５）に提供されるデジタル値に基づく。書き込みドライバに提供されるデジタル値は、例えば図３中に示すデクリメントカウンタ３３７を介して変更することができ、これにより、ドライバの電流出力信号を対応する大きさに変更することができる。

図６は、本開示の一実施形態による少なくとも１つのメモリデバイスを有する電子メモリシステム６００の機能ブロック図である。メモリシステム６００は、プロセッサ６１０を含む。プロセッサ６１０は、不揮発性メモリデバイス６２０に連結される。不揮発性メモリデバイス６２０は、相変化メモリセルのメモリアレイ６３０（例えば、図１に関連して説明した相変化アレイ１００）を含む。メモリシステム６００内に別個の集積回路を含ませてもよいし、あるいは、プロセッサ６１０およびメモリデバイス６２０の両方を同一集積回路上に設けてもよい。プロセッサ６１０は、マイクロプロセッサであってもよいし、あるいは、他の何らかの種類の制御回路（例えば、特定用途向け集積回路（ＡＳＩＣ））であってもよい。

明瞭さのため、本開示に特に関連する機能について集中的に説明するため、電子メモリシステム６００を簡略化している。メモリデバイス６２０は、相変化メモリセル４３０のアレイを含む。相変化メモリセル４３０のアレイは、当該分野において公知の多様なアーキテクチャに従って組織化することができる。メモリセルの各行のアクセスデバイスはワード線に連結され、メモリセルの相変化メモリ素子はビット線に連結される。

図６の実施形態は、Ｉ／Ｏ接続６６２を介してＩ／Ｏ回路６６０を通じて提供されるアドレス信号をラッチするためのアドレス回路６４０を含む。アドレス信号は、メモリアレイ６３０へのアクセスのために、行復号器６４４および列復号器６４６によって受信および復号化される。

メモリアレイ６３０は、本明細書中記載の実施形態に従ってプログラムされた相変化メモリセルを含み得る。メモリデバイス６２０は、センス／バッファ回路（これは、この実施形態において、読み出し／ラッチ回路６５０であり得る）を用いてメモリアレイ列中の電圧および／または電流の変化をセンスすることにより、メモリアレイ６３０中のデータを読み出す。読み出し／ラッチ回路６５０は、メモリアレイ６３０からのデータを読み出しおよびラッチするように、連結することができる。Ｉ／Ｏ回路６６０は、プロセッサ６１０とのＩ／Ｏ接続６６２を介した双方向データ通信のために、設けられる。

書き込み回路６５５は、メモリアレイ６３０にデータを書き込むために、設けられる。書き込み回路６５５は、プログラミング回路（例えば、図３に関連して説明したもの）を含み得る。

制御回路６７０は、プロセッサ６１０からの制御接続６７２によって提供される信号を復号化する。これらの信号は、メモリアレイ６３０上への動作（例えば、データ読み出し動作、データ書き込み動作、およびデータ消去動作）を制御するために用いられるチップ信号、書き込みイネーブル信号およびアドレスラッチ信号を含み得る。多様な実施形態において、制御回路６７０は、本開示の動作実施形態およびプログラミング実施形態を行うためのプロセッサ６１０からの命令を実行する。制御回路６７０は、状態機械、シーケンサー、または他の何らかの種類のコントローラであり得る。当業者であれば、さらなる回路および制御信号を設けることができ、図６のメモリデバイスの詳細は例示を容易にするために省略されていることを理解する。

図７は、本開示の一実施形態による、少なくとも１つのメモリデバイスを有するメモリモジュール７００の機能ブロック図である。メモリモジュール７００をメモリカードとして図示しているが、メモリモジュール７００を参照して説明する概念は、他の種類の取り外し可能なまたは持ち運び可能なメモリ（例えば、ＵＳＢ ＰＣＲＡＭドライブ）にも適用可能であり、本明細書中用いられる「メモリモジュール」の範囲内であることが意図される。さらに、図７中では１つの例示的なフォームファクターを図示しているが、これらの概念は他のフォームファクターにも適用可能である。

いくつかの実施形態において、メモリモジュール７００は、１つ以上のメモリデバイス７１０を包囲する（図示のような）ハウジング７０５を含むが、このようなハウジングは、全てのデバイスまたはデバイス用途において欠かせないものではない。少なくとも１つのメモリデバイス７１０は、本明細書中記載される実施形態に従ってプログラムされた相変化メモリセルのアレイを含む。ハウジング７０５が存在する場合、ハウジング７０５は、ホストデバイスとの通信のための１つ以上の接点７１５を含む。ホストデバイスの例を挙げると、デジタルカメラ、デジタル記録デバイスおよびデジタル再生デバイス、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インターフェースハブなどがある。いくつかの実施形態において、接点７１５は、標準インターフェースの形態をとる。例えば、ＵＳＢ ＰＣＲＡＭドライブの場合、接点７１５は、Ａ型のＵＳＢ雄コネクタの形態をとり得る。いくつかの実施形態において、接点７１５は、セミプロプライエタリインターフェースの形態をとり得る。しかし、接点７１５は一般的には、メモリモジュール７００と、接点７１５に対する互換レセプタを有するホストとの間の制御信号、アドレス信号および／またはデータ信号を送るためのインターフェースを提供する。

メモリモジュール７００は、必要に応じて、１つ以上の集積回路および／または個別部品であり得る、さらなる回路７２０を含み得る。いくつかの実施形態において、さらなる回路７２０は、複数のメモリデバイス７１０にわたるアクセスの制御および／または外部ホストとメモリデバイス７１０との間の変換層の提供のためのメモリコントローラを含み得る。例えば、接点７１５の数と、１つ以上のメモリデバイス７１０に対する複数の接続との間は、１対１で対応していなくてもよい。よって、メモリコントローラは、適切なＩ／Ｏ接続において適切な時間に適切な信号を受信するかまたは適切な接点７１５において適切な時間に適切な信号を提供するように、メモリデバイス７１０のＩ／Ｏ接続（図７中では図示せず）を選択的に連結することができる。同様に、ホストとメモリモジュール７００との間の通信プロトコルは、メモリデバイス７１０へのアクセスに必要なものと異なっていてもよい。その後、メモリコントローラは、ホストから受信されたコマンドシーケンスを適切なコマンドシーケンスに変換して、メモリデバイス７１０への所望のアクセスを達成することができる。このような変換は、コマンドシーケンスに加えて信号電圧レベルの変更も含み得る。

さらなる回路７２０は、メモリデバイス７１０の制御に無関係の機能（例えば、ＡＳＩＣによって行われ得る論理機能）をさらに含み得る。また、さらなる回路７２０は、メモリモジュール７００への読み出しまたは書き込みアクセスを制限するための回路（例えば、パスワード保護、生体認証）も含み得る。さらなる回路７２０は、メモリモジュール７００の状態を示すための回路を含み得る。例えば、さらなる回路７２０は、現在メモリモジュール７００に電力が供給されているか否かおよび現在メモリモジュール７００がアクセスされているか否かを決定し、その状態を示す機能（例えば、電力供給時は連続的点灯そしてアクセス時には点滅光）を含み得る。さらなる回路７２０は、受動素子（例えば、メモリモジュール７００内での電力要求の調整を支援するためのデカップリングコンデンサ）をさらに含み得る。

本明細書中、特定の実施形態について図示および説明してきたが、当業者であれば、特定の実施形態の代わりに、同じ結果を達成するように計算された配置構成を代用することも可能であることを理解する。本開示は、本開示の多様な実施形態の適合または変更を網羅することを意図する。

上記記載は例示的に示したものであり、制限的なものではないことが理解されるべきである。当業者であれば、上記記載を鑑みれば、上記の実施形態と、本明細書中具体的に記載されていない他の実施形態との組み合わせを想起する。本開示の多様な実施形態の範囲は、上記の構造および方法を用いる他の用途を含む。従って、本開示の多様な実施形態の範囲は、添付の請求項と、このような請求項が権利を有する均等物の範囲全体とを参照して決定されるべきである。

上記の詳細な説明において、本開示を簡略化するために、多様な特徴を単一の実施形態内においてグループ分けしているが、本開示のこの方法は、本開示の実施形態は各請求項中に明示的に記載されている特徴よりも多くの特徴を用いなければならないという意図を反映するものとして解釈されるべきではない。

そうではなく、以下の請求項が反映するように、発明の内容は、単一の開示の実施形態の特徴全てよりも少ない特徴において存在する。よって、以下の請求項をここで詳細な説明中に援用し、各請求項自体は別個の実施形態として存在する。

Claims (26)

1. 相変化メモリデバイスを動作させる方法であって、
   プログラミング信号をメモリセルの相変化材料に印加するステップと、
   前記印加されたプログラミング信号のトレーリング部分の大きさを、複数の特定のデクリメントと、特定のプログラム値に対応する前記複数の特定のデクリメントの大きさおよび持続時間とに従って連続的に低減するステップと、
   を含む、方法。
2. 前記プログラミング信号は電流パルスであり、前記方法は、前記電流パルスをドライバ回路から前記相変化材料に印加するステップを含み、前記ドライバ回路による前記電流量の出力は、前記ドライバ回路によって受信されるデジタル値の変化に応じて変化する、請求項１に記載の方法。
3. 前記印加されたプログラミング信号の前記トレーリング部分の前記大きさを階段状に低減するステップを含み、前記複数の特定のデクリメントはそれぞれ、特定のデジタル値に対応する、関連付けられた大きさを有する、請求項１〜２のいずれか１つに記載の方法。
4. 前記複数の特定のデクリメントの持続時間を変更するステップを含む、請求項１〜３のいずれか１つに記載の方法。
5. 前記複数の特定のデクリメントの前記持続時間を低減するステップを含む、請求項１〜４のいずれか１つに記載の方法。
6. 前記複数の特定のデクリメントの前記持続時間を増加するステップを含む、請求項１〜４のいずれか１つに記載の方法。
7. 相変化メモリデバイスを動作させる方法であって、
   プログラミング電流波形を第１のメモリセルの相変化材料に印加するステップと、
   複数の異なる特定の電流量が前記相変化材料に印加されるように、前記印加されたプログラミング電流波形のトレーリング部分を調節するステップと、
   を含み、
   前記複数の異なる特定の電流量はそれぞれ、特定の持続時間にわたって前記相変化材料に印加され、前記異なる特定の電流量は、ドライバ回路に提供される異なるデジタル値に基づく、
   方法。
8. 調節するステップは、前記相変化材料に印加される前記異なる特定の電流量を低減するステップを含む、請求項７に記載の方法。
9. 算術論理演算ユニットを用いることにより、前記複数の異なる特定の電流量を印加する前記特定の持続時間を調節するステップを含む、請求項７〜８のいずれか１つに記載の方法。
10. 少なくとも第２のメモリセルの相変化材料に前記プログラミング電流波形を実質的に同時に印加するステップを含む、請求項７〜９のいずれか１つに記載の方法。
11. 前記異なるデジタル値を波形整形回路を介して前記ドライバ回路に提供するステップを含む、請求項７〜１０のいずれか１つに記載の方法。
12. 前記相変化材料の抵抗が所定の範囲内に収まるように、前記プログラミング電流波形を前記相変化材料に印加するステップを含む、請求項７〜１１のいずれか１つに記載の方法。
13. 相変化メモリデバイスであって、
    相変化メモリセルのアレイと
    前記アレイに連結されたプログラミング回路であって、前記回路は、
    前記アレイのセンス線にプログラミング信号を印加して、相変化メモリセルを特定の状態にプログラムするように構成されたドライバ回路と、
    前記ドライバ回路に連結された出力バスを有する波形整形コンポーネントであって、前記印加されるプログラミング信号の大きさは、前記出力バスに印加される値によって決定される、波形整形コンポーネントと、
    を含むプログラミング回路と、
    を含み、
    前記波形整形コンポーネントは、前記プログラミング信号のトレーリング部分の大きさを変更するように構成され、前記変更は、前記トレーリング部分の前記大きさを前記波形整形コンポーネントに提供される複数のプログラム値に従って低減するように複数の特定の値を前記出力バスに印加することにより、行われる、
    デバイス。
14. 前記トレーリング部分の前記大きさは、複数の連続的段において低減され、各段の大きさは、前記波形整形回路に提供される前記複数のプログラム値のうちの１つに対応する、請求項１３に記載のデバイス。
15. 前記複数の連続的段のそれぞれの持続時間は、前記波形整形回路に提供される前記複数のプログラム値のうちの１つに対応する、請求項１３〜１４のいずれか１つに記載のデバイス。
16. 前記プログラミング回路は、前記複数のプログラム値を前記波形整形コンポーネントに提供するようにプログラムされたプログラマブルヒューズアレイを含む、請求項１３〜１５のいずれか１つに記載のデバイス。
17. 前記複数の連続的段の持続時間は、前記トレーリング部分を線形的に下方傾斜させる、請求項１３〜１６のいずれか１つに記載のデバイス。
18. 前記複数の連続的段の持続時間は、前記トレーリング部分を非線形的に下方傾斜させるように、調節される、請求項１３〜１６のいずれか１つに記載のデバイス。
19. 前記プログラミング回路は、前記複数の連続的段の前記持続時間を調節するための算術論理演算ユニットを含む、請求項１３〜１８のいずれか１つに記載のデバイス。
20. 前記波形整形コンポーネントは、前記出力バスに印加されるデジタル値を生成する、請求項１３〜１９のいずれか１つに記載のデバイス。
21. メモリデバイスであって、
    相変化メモリセルのアレイと、
    前記アレイに連結されたプログラミング回路であって、前記プログラミング回路は、複数の相変化メモリセルを特定の抵抗値に対応する特定の状態にプログラムするように構成され、前記プログラミング回路は、
    前記複数の相変化メモリセルに連結されたセンス線にプログラミング電流波形を印加するように構成されたドライバ回路と、
    波形整形コンポーネントであって、
    前記ドライバ回路に連結された出力バス上にデジタル値を生成し、前記生成されたデジタル値は、前記印加されたプログラミング電流波形の大きさに対応し、
    前記プログラミング電流波形のトレーリング部分の大きさが複数の逓減デクリメントにおいて低減するように、前記生成されたデジタル値を１つ以上の受信されたデジタル入力値に応じて変更する、
    ように構成された波形整形コンポーネントと、
    を含むプログラミング回路と、
    を含む、デバイス。
22. 前記プログラミング回路は、前記生成されたデジタル値をデクリメントするデクリメントカウンタを含む、請求項２１に記載のデバイス。
23. 前記プログラミング電流波形はセット電流信号である、請求項２１〜２２のいずれか１つに記載のデバイス。
24. 前記プログラミング回路は、セット電流信号の提供と関連付けられた第１のカウンタと、リセット電流信号の提供と関連付けられた第２のカウンタとを含む、請求項２１〜２３のいずれか１つに記載のデバイス。
25. 前記プログラミング電流波形は、複数の段階セット電流信号である、請求項２１〜２４のいずれか１つに記載のデバイス。
26. 前記セット電流信号の第１の段階の持続時間は、前記セット電流信号の第２の段階の持続時間よりも短く、
    前記トレーリング部分は、前記セット電流信号の第３の段階に対応し、
    前記第３の段階の持続時間は、前記第１の段階の前記持続時間および前記第２の段階の前記持続時間よりも長い、
    請求項２５に記載のデバイス。