JP2011501574A - カスケード接続されたエミッタフォロワバッファ段を有する電圧制御発振器 - Google Patents

Abstract

電圧制御発振器（ＶＣＯ）は出力バッファを有し、これは、第１のトランジスタを含む第１のバッファ段と、第２のトランジスタを含む第２のバッファ段とを備えている。第１および第２のトランジスタはカスケード接続されたエミッタフォロワバッファ回路として配置されている。

Description

発明の背景

本発明は概略すると電圧制御発振器（ＶＣＯ）に関するものであり、より具体的には、カスケード接続されたエミッタフォロワバッファ段を有するＶＣＯに関するものである。

ＶＣＯは一般的に狭帯域で動作させる必要がある。例えば産業、科学および医療（ＩＳＭ）上の用途次第では、ＶＣＯが１２０ＭＨｚ周波数ウィンドウの範囲内で動作しなければならないこともある。ＶＣＯは一般的に、ＶＣＯの出力周波数を制御するフィードバック機構を有する位相同期回路を（ＰＬＬ）を用いて、入力信号に位相を同期させる。ＰＬＬはＶＣＯを狭帯域に保つ。

ＶＣＯは多様な用途に用いられる。ＶＣＯは例えば送信機に用いられ、送信機の動作周波数を制御する。高周波域の用途として、例えば２４ＧＨｚＶＣＯを車載用その他の近距離レーダ等に用いる場合、ＶＣＯと送信機の他の部分との隔離が問題となる。良好な隔離が保たれていないとＶＣＯの周波数が変化し、負荷条件の変化によって、しばしば周波数プリングと呼ばれる状態になってしまう。負荷条件の変化は、例えばアンテナ近辺の環境変化による反射作用の変化など、環境条件の変化によって生じることもあり、ＶＣＯに接続され動作モードまたは動作状態を変更する他の回路によって生じることもある。例えばパルスレーダ送信機のスイッチをオンオフ切換することにより、ＶＣＯに生じる負荷インピーダンスが変化することもある。こうした負荷インピーダンスの変化（およびそれによる周波数の変化）は、数ナノ秒の間に、ＰＬＬによる矯正が不能なほどの速度で起こり得る。これはＶＣＯの動作周波数に影響を及ぼし、ＶＣＯが所望または所要の周波数帯の外で動作してしまう原因になりかねず、その他検出困難な影響を回路性能に及ぼしかねない。

送信機用のＶＣＯを隔離するため、カスケード出力構造あるいは複数のバッファ段を用いることが知られている。例えば、複数のバッファ段を直列配置で加えてＶＣＯを隔離してよい。これら直列配置で設けられたバッファ段によれば、各バッファ段がバイアス電流を必要とするため、必要な電流量が増大する。電流量の増大の結果、直流電流（ＤＣ）の消費量が増加するため、必要とされるＤＣ電力量も増大する。電流量の増大はＶＣＯの温度上昇をも招き、これにより、過酷な温度環境をもたらす用途では、ＶＣＯは、許容できない動作（例えばＶＣＯが所要の周波数帯の外で動作する）をすることになりかねない。このように、ＶＣＯの隔離は上述の公知の方法で提供されるものの、系統の全体的な動作に悪影響が及ぶおそれがある。

１つの実施形態では電圧制御発振器（ＶＣＯ）用出力バッファを提供する。出力バッファは、第１のトランジスタを含む第１のバッファ段と、第２のトランジスタを含む第２のバッファ段とを備える。第１および第２のトランジスタは、カスケード接続されたエミッタフォロワバッファとして配置されている。

他の実施形態では電圧制御発振器を提供する。同発振器は、出力バッファとプルダウン抵抗ネットワークとを含み、これらは、位相同期回路のチャージポンプからの信号がないときでも発振を開始可能な内部バイアス電圧を生成するよう、構成されている。

さらに他の実施形態では電圧制御発振器（ＶＣＯ）制御方法を提供する。本方法は、ＶＣＯ用の出力バッファの第１段を出力バッファの第２段とともにカスケード構造にする工程を含む。本方法はさらに、出力バッファの第１段および第２段を用いてＶＣＯの出力を隔離する工程を含む。

本発明の様々な実施形態に基づいて構成された電圧制御発振器（ＶＣＯ）を含む位相同期回路（ＰＬＬ）のブロック図である。

本発明の様々な実施形態に基づいて構成されたカスケード構造を有する電圧制御発振器（ＶＣＯ）用出力バッファの概略ブロック図である。

本発明の様々な実施形態に基づいて構成されたＶＣＯ用抵抗ネットワークの概略ブロック図である。

本発明の様々な実施形態に基づいて構成されたＶＣＯ用温度補償バイアス回路の概略ブロック図である。

本発明の様々な実施形態に基づいて構成されたＶＣＯの概略ブロック図である。

発明の詳細な説明

説明の簡略化のため、以下、本発明を様々な実施形態を用いて説明する。ただし当業者であれば、各実施形態の特徴および利点が多様な構成で得られることが理解される。したがって本文に記載の実施形態は例示にすぎず、本発明を限定するものではない。

本文中で表記するように、単数形で表記され冠詞「ａ」「ａｎ」に続いて記載される構成要素または工程であっても、特に断らない限り、当該構成要素または工程が複数存在する場合を除外するものではない。また、本発明の「１つの実施形態」というときであっても、その実施形態について記載する特徴を他の実施形態が包含することを否定する意図ではない。さらに、特に断らない限り、特定の性質を有する１つまたは複数の要素を「備える」または「有する」実施形態は、そのような性質を有しない他の要素を含んでいてもよい。加えて、本文に記載の、様々な構成要件から成る回路または構成は改変してよく、例えば、ある構成要件を他の構成要件に置換したり、各構成要件の順番や相対的な位置を変更したりしてもよい。

本発明の様々な実施形態によって、カスケード接続されたエミッタフォロワバッファ回路を有する電圧制御発振器（ＶＣＯ）を提供する。ＶＣＯは抵抗ネットワーク（図３参照）も含み、これによってＶＣＯは所定の条件下で自励発振する。温度に反比例する温度補償バイアス制御（図４参照）も当該ＶＣＯと併せて提供する。

様々な実施形態において、図１に示すように、ＶＣＯ２０は位相同期回路（ＰＬＬ）２２の一部を構成可能である。ＰＬＬ２２はチャージポンプ２４を含み、これへの入力は周波数位相比較器（ＰＦＤ）２６の出力に接続されている。ＰＦＤ２６への入力は分周器２８の出力に接続されている。分周器２８への入力はＶＣＯ２０に接続されている。チャージポンプ２４の出力からはループ３０も設けられ、ＶＣＯ２０の制御入力となっている。

本文では図１に示すＰＬＬ２２に関連してＶＣＯ２０を説明しているが、ＶＣＯ２０は、様々な構成要件を有する様々なＰＬＬに設けてよいものであることに留意されたい。またＶＣＯ２０は、様々な動作条件を有する様々な用途に使用可能である。例えばＶＣＯ２０は、無線、通信、コンピュータその他の電子的な用途におけるＰＬＬの一部として使用可能であり、安定した周波数を生成したり（例えば周波数シンセサイザ）、ノイズの多い通信回線からの信号を回復させたりする役割を果たす。ＰＬＬ２２は、例えば単一の集積回路チップとしてハードウェア内に実装可能であり、ソフトウェアとしても、ハードウェア・ソフトウェアの組み合わせとしても実装可能である。

動作時には、出力３２におけるＶＣＯ２０の位相は、ＰＬＬ２２を用い、入力信号、例えばＰＦＤ２６が受信する入力周波数信号（Ｆｒｅｆ）に基づいてロックされる。ＰＬＬ２２は実質的に、入力信号または基準信号の位相にロックされる信号を生成する電子制御システムである。ＰＬＬ２２は、入力信号の周波数および位相の両方に応答して、自動的にＶＣＯ２０の周波数を増減させる。これは、ＶＣＯ２０の出力周波数が基準信号（分周比に対する回数）の周波数および位相の両方に一致するまで継続される（許容可能な差は含んでよい）。ＶＣＯ２０が周期的な出力信号を生成すること、チャージポンプ２４がループ３０からのフィードバックに基づいてＶＣＯ２０に制御信号を送信することに留意されたい。例えば、仮に当初からＶＣＯ２０の周波数が基準信号（分周比に対する回数）の周波数と等しく、ＶＣＯ２０のほうが位相が遅延している場合、チャージポンプ２４の制御電圧は、ＰＦＤ２６が検知する周波数の変化に基づいて変化する。ＶＣＯ２０の周波数はこれに従って増大する（例えば発振速度が上昇する）。仮に位相が進めば制御電圧はさらに変化するが、この場合はＶＣＯ２０の周波数を減少させることとなる（例えば発振速度が下降する）。

ＶＣＯ２０は複数のトランジスタ４０ａおよび４０ｂを含み、これらは、（ＶＣＯ２０の一部の概要をより詳細に図示する）図２に示すようにカスケード構造で設けられていて、結合バッファ段４２を構成する。とりわけ、トランジスタ４０ａおよび４０ｂは並列な構成で接続され、ＶＣＯコア２１に接続される並列なバッファ段を形成している。例えば２つのトランジスタ４０ａおよび４０ｂは並列に接続され、第１のトランジスタ４０ａが第１のバッファ段を構成し、第１のバッファ段は第２のバッファ段を構成する第２のトランジスタ４０ｂに並列に接続される。このカスケード構造には他のトランジスタ４０ａおよび４０ｂを追加してよく、それによって他のバッファ段４２を追加してもよいことに留意されたい。

トランジスタ４０ａおよび４０ｂは、例えばＮＰＮ構造のバイポーラ・ジャンクション・トランジスタ（ＢＪＴ）としてよい。かかる構造によれば、第１のトランジスタ４０ａのベース４４はコンデンサ２５を介してＶＣＯコア２１の出力に接続され、第１のトランジスタ４０ａのコレクタ４６は電源（例えば、Ｖｃｃと表記され一般的に呼称される５ボルト電源としてよい）に接続される。第１のトランジスタ４０ａのエミッタ４８は第２のトランジスタ４０ｂのコレクタ５０に接続されている。第２のトランジスタ４０ｂのベース５２は第２のトランジスタ４０ｂのコレクタ５０に接続されている。第２のトランジスタ４０ｂのエミッタ５４は電流源５６を介して接地されている。出力は第２のトランジスタ４０ｂのエミッタ５４に現れる。このように例示した実施形態では、トランジスタ４０ａおよび４０ｂは、ＶＣＯコア２１を出力から隔離する共通のエミッタ／ソースフォロワ回路に設けられている。したがって、結合バッファ段４２の両方のバッファ段すなわちトランジスタ４０ａおよび４０ｂは、同一の電流を分担する。また、これらバッファ段はＶＣＯコア２１にＡＣカップリングされている。従来のエミッタフォロワ回路では、逆隔離は、（各）トランジスタに固有のベース／エミッタ接合キャパシタンスによって決定される。本発明の様々な実施形態のカスケード構造では、逆隔離は直列結合された２つの固有のベース／エミッタ接合キャパシタンスによって決定される。したがって本実施形態の構成によれば、キャパシタンスが半分に減少し、これによって、トランジスタ４０ａおよび４０ｂのサイズが等しければ、２倍の逆隔離が得られる。このカスケード構造における出力電圧の変動は、従来のエミッタフォロワのそれに等しく、バッファ段を通じた損失は最小化される。それと同時に、２つのトランジスタ４０ａおよび４０ｂは一般的なバイアス電流を用いる。したがって、本実施形態の構成によれば、消費するＤＣ電力は従来のエミッタフォロワのそれと等しい一方、逆隔離は改善される。

様々な実施形態において、ＶＣＯコア２１は図３に示すようにバラクタバイアスネットワーク６０を含む。同図では差動回路の半分しか図示していないことに留意されたい。バラクタバイアスネットワーク６０はバラクタダイオード６４を含み、これは実質的にはダイオードであるが可変のキャパシタンスを有し、その値はバラクタダイオード６４の端子に印加される電圧の関数である。この電圧は例えば、以下に詳細に説明する絶対温度相補的（ＣＴＡＴ）Ｖダイオード電圧である。様々な実施形態におけるバラクタバイアスネットワーク６０はプルダウン抵抗ネットワーク６６を含み、これは第１の抵抗６８と、第２の抵抗７０と、第３の抵抗７２とを有する。この抵抗ネットワーク６６では、第１および第２の抵抗６８および７０が分圧回路を形成し、第３の抵抗７２の一端が第１および第２の抵抗６８および７０の間に接続されている。第３の抵抗７２の他端はＰＬＬ２２からの制御電圧（Ｖｔｕｎｅ）に接続されていて、これは例えばチャージポンプ２４からの制御電圧である。第１および第２の抵抗６８および７０は、Ｖｃｃ（例えば５ボルト電源）とグランド（ＧＮＤ）との間に接続されている。

バラクタダイオード６４に印加される電圧は可変であることに留意されたい。様々な実施形態において、バラクタダイオード６４に印加される電圧は、以下に詳述するように、温度変化に反比例する。

動作時には、バラクタバイアスネットワーク６０（図２に示すＶＣＯコア２１の一部を形成）の抵抗ネットワーク６６によって、チャージポンプ２４から信号を受信しなくてもＶＣＯ２０がデッドロック状態に陥らないようにしている。とりわけ、バラクタダイオード６４にかかる逆バイアスが減少すると、バラクタダイオード６４の品質因子は減少する。例えばバラクタダイオード６４にわずかな逆バイアス（例えば０．５ボルトを下回る逆バイアス電圧）しかかかっていないなどの動作条件下では、ＶＣＯ２０が適切な発振を開始できないこともある。かかる場合、ＰＬＬ２２が適切な電圧を供給してＶＣＯ２０を始動させない限り、ＶＣＯ２０は通常、デッドロック状態に陥ってしまう。本発明の様々な実施形態では、かかる場合、チャージポンプ２４がＶＣＯ２０に何ら信号を送らなくなると（例えば図３のＶｔｕｎｅが流動的）、バラクタダイオード６４にバイアスがかかって例えば内部電圧が２ボルトに達し、ＶＣＯ２０の発振を開始させる。電圧は、抵抗ネットワーク６６の抵抗６８、７０および７２の抵抗値によって決定される。その後、一旦ＶＣＯ２０の発振が開始され、発振の結果ＰＦＤ２６がＶＣＯ２０からＲＦ信号を受信すると、ＰＬＬ２２は通常の動作を開始する。ＰＬＬ２２は実質的に、抵抗ネットワーク６６を有するバラクタバイアスネットワーク６０によって生成される内部電圧に基づいて動作を開始する。するとバラクタダイオード６４には、チャージポンプ２４からの電圧および抵抗ネットワーク６６の抵抗比に応じて、適切な電圧のバイアスがかかる。このようにして自動始動すなわち自動発振動作が行われる。

本発明の様々な実施形態によれば、図４に示すように温度補償バイアス回路８０も提供され、これもＶＣＯコア２１の一部を構成する（図２参照）。図４には差動回路の半分のみ示していることに留意されたい。とりわけ、補償されたバイアス電圧８２（例えば絶対温度相補的（ＣＴＡＴ）Ｖダイオード電圧）として示す制御電圧がバラクタダイオード６４に印加され、補償されたバイアス電圧８４（ＣＴＡＴ Ｖｃｏｒｅ）として示す他の制御電圧がトランジスタ８６（例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）トランジスタ）に印加される。トランジスタ８６は図５に示すようにＶＣＯコア２１のコアトランジスタである。複数のコンデンサ８８も含めてＡＣカップリングが形成されている。動作時、半導体ＰＮ接続の組み込みポテンシャルとして生成されるＣＴＡＴ電圧は、以下に述べるように温度に反比例する。トランジスタ８６のエミッタ９２は電流源９４を介してグランドにも接続され、トランジスタ８６のコレクタ９３はインダクタ６２に接続されている。

動作時、温度が上昇すると、トランジスタ８６およびバラクタダイオード６４の接合キャパシタンスは、それらデバイスのＰＮ接続の組み込みポテンシャル（φ）が低下するために増大し、次の式で表される。

ここでＣは接合キャパシタンス、Ｎ_ａはおよびＮ_ｄはｐ型半導体およびｎ型半導体のドーピング濃度、φはｐ領域およびｎ領域にわたる組み込みポテンシャル、Ｖ_{ｒｅｖｅｒｓｅ−ｂｉａｓ}はｐｎ接続に印加される逆バイアス、ε_sは表面ポテンシャル、ｑは電荷である。

この効果を補償するため、ＣＴＡＴバイアス回路８０を用いて、トランジスタ８６のベース９０とバラクタダイオード６４のアノード９１とにバイアスをかける。補償は温度に反比例する。例えば、温度が上昇するとＣＴＡＴ電圧は所定の値（例えば経験的分析および／または回路シミュレーションに基づく値）に基づいて減少する。このように、トランジスタ８６およびバラクタダイオード６４の各バイアス電圧が調節され、温度に対する周波数変化を決定する接合キャパシタンスの変化を最小化する。

したがってＶＣＯ２０は図５のように構成される。図示するように、ＶＣＯ２０全体の概略構成は、ＶＣＯコア２１と、結合バッファ段４２（図２にも図示）と、抵抗ネットワーク６６（図３にも図示）と、温度補償バイアス回路８０（図４にも図示）とを有する。ＶＣＯ２０は例えば単一のチップ（例えば集積回路チップ）に設けてよく、差動回路として設計してよい。図５が差動回路の両半分を示していることに留意されたい。ＶＣＯ２０は複数の出力バッファを含み、それらはカスケード接続されたエミッタフォロワ回路を有し、エミッタフォロワ回路は、並列接続されＶＣＯコア２１に接続された各トランジスタにからなる結合バッファ段４２を構成する。この出力バッファ回路によれば、ＤＣ電力の必要量を増大することなく隔離を改善することができる。ＶＣＯコア２１はプルダウン抵抗ネットワーク６６も含み、これは、チャージポンプ２４から何ら信号を受信しなくてもＰＬＬ２２がデッドロック状態に陥らないことを確実にする。したがって、ＶＣＯ２０の自動始動が確保される。加えて、温度に反比例する補償がバラクタダイオード６４およびトランジスタ８６の両方に提供され、温度変化に対する補償が改善される。

様々な実施形態について様々な変形が考えられることに留意されたい。例えば様々な構成要件の数量、位置関係および動作パラメータを具体的な用途、使用方法等に応じて変更してよい。変形は例えば、所望または所要の様々な動作特性に応じて行ってよい。

このように、本文は例示的であり、制限的なものではないことが理解される。例えば上述の各実施形態（および／またはそれらの各側面）は、互いに組み合わせて使用してよい。また、個別の状況や材料が本発明の思想に適合するよう、本発明の技術的範囲を逸脱することなく、多くの改変を施してよい。本文に記載の様々な構成要件の寸法、材質および姿勢、ならびに、様々な構成要件の数量および位置は、所定の実施形態のパラメータを定め、限定的な意味を有さず、単に例示する実施形態を決定するものである。本文を当業者が参照すれば、特許請求の範囲の思想および範囲内で、他の多くの実施形態および変形例が考えられることは明らかである。

本発明の様々な実施形態の範囲は、このように、特許請求の範囲の記載を参照し、かかる特許請求の範囲と均等な範囲を十分に考慮して決定されるべきである。特許請求の範囲の用語「含む」および「〜において」は、通常の英語における各用語「備える」および「そこにおいて」に相当する。また、特許請求の範囲では、「第１の」「第２の」「第３の」等の用語は単なるラベルとして用いられていて、それらが付された対象に数量的な条件を課すものではない。さらに、特許請求の範囲における記載は、ミーンズ・プラス・ファンクションの形式で記載されていず、かかる請求項の記載が用語「〜する手段」とともに明らかに構造のない機能の説明だけを記載したものでない限り、米国特許法第１１２条第６段落に基づいて解釈されることを意図したものではない。

Claims (20)

1. 第１のトランジスタを含む第１のバッファ段と、
   第２のトランジスタを含む第２のバッファ段とを備え、
   第１および第２のトランジスタはカスケード接続されたエミッタフォロワバッファ回路であることを特徴とする電圧制御発振器（ＶＣＯ）用出力バッファ。
2. 請求項１に記載の出力バッファにおいて、第１および第２のトランジスタは共通のエミッタ／ソースフォロワ回路に接続されていることを特徴とする出力バッファ。
3. 請求項１に記載の出力バッファにおいて、第１のトランジスタのエミッタは第２のトランジスタのコレクタに接続されていることを特徴とする出力バッファ。
4. 請求項１に記載の出力バッファにおいて、第１のトランジスタのベースは前記電圧制御発振器の出力に接続されていることを特徴とする出力バッファ。
5. 請求項１に記載の出力バッファにおいて、第１および第２のトランジスタは約２４ＧＨｚの周波数で動作するよう構成されていることを特徴とする出力バッファ。
6. 請求項１に記載の出力バッファにおいて、第２のトランジスタのベースは第２のトランジスタのコレクタに接続されていることを特徴とする出力バッファ。
7. 出力バッファと、
   位相同期回路のチャージポンプからの信号が得られない場合に発振を開始可能な内部バイアスを生成するよう構成されたプルダウン抵抗ネットワークと、
   を備えることを特徴とする電圧制御発振器。
8. 請求項７に記載の電圧制御発振器において、前記プルダウン抵抗ネットワークは、少なくとも３つの抵抗を有し、該抵抗のうち２つは分圧回路として構成されることを特徴とする電圧制御発振器。
9. 請求項７に記載の電圧制御発振器において、前記内部バイアス電圧は約２ボルトであることを特徴とする電圧制御発振器。
10. 請求項７に記載の電圧制御発振器において、バラクタダイオードを有するＬＣ共振回路をさらに備え、前記内部バイアス電圧が該バラクタダイオードに印加されることを特徴とする電圧制御発振器。
11. 請求項１０に記載の電圧制御発振器において、前記ＬＣ共振回路は、温度補償バイアス電圧を前記バラクタダイオードのアノードに印加する温度補償バイアス源をさらに有することを特徴とする電圧制御発振器。
12. 請求項１１に記載の電圧制御発振器において、トランジスタと、該トランジスタのベースに温度補償バイアス電圧を印加する温度補償バイアス源とをさらに備えることを特徴とする電圧制御発振器。
13. 請求項１０に記載の電圧制御発振器において、トランジスタと、該トランジスタのベースに温度補償バイアス電圧を印加する温度補償バイアス源とをさらに備えることを特徴とする電圧制御発振器。
14. 請求項１１に記載の電圧制御発振器において、前記温度補償バイアス源は、温度変化に反比例することを特徴とする電圧制御発振器。
15. 請求項７に記載の電圧制御発振器において、前記出力バッファは、カスケード構造とされた複数のバッファ段を有することを特徴とする電圧制御発振器。
16. 請求項１５に記載の電圧制御発振器において、前記複数のバッファ段はそれぞれトランジスタを有し、それらトランジスタは共通のエミッタ／ソースフォロワ回路に接続されていることを特徴とする電圧制御発振器。
17. 電圧制御発振器の出力バッファの第１段を出力バッファの第２段とともにカスケード構造とする工程と、
    前記出力バッファの第１段および第２段を用いて電圧制御発振器の出力を隔離する工程と、
    を備えることを特徴とする電圧制御発振器（ＶＣＯ）用制御方法。
18. 請求項１７に記載の方法において、チャージポンプからバイアス信号が供給されない場合に電圧制御発振器を自動始動する工程をさらに備えることを特徴とする方法。
19. 請求項１７に記載の方法において、前記電圧制御発振器のＬＣ共振回路のバラクタダイオードおよびトランジスタに温度補償バイアス電圧を印加する工程をさらに備えることを特徴とする方法。
20. 請求項１９に記載の方法において、温度変化に反比例する温度補償バイアス電圧を印加する工程をさらに備えることを特徴とする方法。

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