JP2011254315A - 半導体装置及びデータプロセッサ - Google Patents

Abstract

【課題】動作電源電圧以上のアナロ信号を入力するための回路の回路規模を削減できる半導体装置を提供する。
【解決手段】アナログ信号（ＩＳｉｎ）と基準電圧信号（ＨＡＶＣ）の夫々の外部入力端子からの入力に対して、対応する入力端子に一端が接続された入力抵抗素子（１１，２１）と、入力抵抗素子の他端に接続され電流経路を形成するトランジスタ（１４，２４）と、対応する入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記トランジスタのコンダクタンスをフィードバック制御する定電流回路（１６，２６）とを設け、アナログ信号側の前記トランジスタに流れる電流と基準電圧信号側の前記トランジスタに流れる電流とをカレントミラー回路で夫々鏡映し、前記カレントミラー回路で得られる一対のミラー電流に応ずる差動信号を差動回路（４０）に供給する。差動回路は差動信号の差に基づいてアナログ信号の信号成分を出力する。
【選択図】図１

Description

本発明は、半導体装置更にはデータプロセッサに係り、動作電源電圧よりも高い電圧の信号を入力する外部インタフェース技術に関し、例えばＤＶＤ（ディジタル・ビデオ・ディスク）から読み取られた信号を入力してデータ処理を行う信号処理用のデータプロセッサに適用して有効な技術に関する。

ＤＶＤなどの光ディスクから記録情報を読み取って出力する光ピックアップ用の半導体装置の電源電圧が５Ｖのとき、光ピックアップ用の半導体装置から読み取り信号を受け取って信号処理を行う半導体装置のアナログフロントエンドには５Ｖの耐圧が要求される。特許文献１には、その５Ｖの耐圧を得るアナログフロントエンドの回路構成を簡素化するために、３．３Ｖのような動作電源のアナログフロントエンドにおいて、外部入力端子に接続するＥＳＤ保護回路の正極側のダイオードを複数個直列に接続し、ダイオード１個当たり０．７Ｖのような順方向降下電圧を考慮して５Ｖのような信号を後段に伝播可能とし、後段に伝播された信号を抵抗分圧回路で分圧し、分圧した信号を３．３Ｖで動作する内部回路に供給することが記載されている。

特開２００７−１８９４７４号公報

しかしながら、特許文献１の技術は入力信号を抵抗分圧回路で分圧する方法を採用するから、信号処理回路における動作電圧の低電圧化に対して入力信号に必要な信号精度を得ることが難しくなり、また、ノイズの影響も受け易いという問題がある。また、ＥＳＤ保護回路に複数個追加して直列に配置したダイオードによってチップ占有面積が増大する。更に、信号処理回路における動作電圧を低電圧化するほどダイオードの直列段数を増やさなければならず、チップ占有面積の増大という点で、動作電圧の低電圧化に対応することは容易ではないことが本発明者によって見出された。

本発明の目的は、動作電源電圧以上のアナログ信号を入力するための回路の回路規模を削減することができると共に、上記アナログ信号から必要な精度で信号を得ることが容易な半導体装置、更にはデータプロセッサを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、アナログ信号と基準電圧信号のそれぞれの外部入力端子からの入力に対して、対応する入力端子に一端が接続された入力抵抗素子と、前記入力抵抗素子の他端に接続され電流経路を形成するトランジスタと、対応する入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記トランジスタのコンダクタンスをフィードバック制御する定電流回路とを設け、アナログ信号側の前記トランジスタに流れる電流と基準電圧信号側の前記トランジスタに流れる電流とをカレントミラー回路で夫々鏡映し、前記カレントミラー回路で得られる一対のミラー電流に応ずる差動信号を差動回路に供給する。差動回路は差動信号の差に基づいて前記アナログ信号の信号成分を後段に出力する。ＥＳＤ保護ダイオードは入力抵抗素子の他端に接続されて配置される。

前記定電流回路は入力抵抗素子の他端を定電圧とするようにトランジスタのフィードバック制御を行うことによって入力信号の電圧に応じた電流をトランジスタに流し、それをカレントミラー回路のミラー電流として取り出す。入力信号を電圧信号として抵抗分圧回路で分圧する信号入力形態を採用することを要しないので、ＥＳＤ保護回路に複数個のダイオードを直列配置したり、抵抗分圧回路を必要としな分だけ、回路規模が小型になる。

前記トランジスタのサイズ、及び前記トランジスタに流れる電流に対してカレントミラー回路で鏡映される電流の大きさを決めるミラー電流比などにしたがって、入力アナログ信号に対して所要帯域の信号を後段の信号処理回路に供給することができる。更に、外部からの入力信号に対して基準電圧信号との差動電流に基づいて信号を得るから、同相ノイズ成分がキャンセルされる。したがって、上記アナログ信号から必要な信号精度で信号を得る事が容易になる。また、電圧信号処理と異なり、低インピーダンスのカレントミラーの回路で処理するため信号帯域を高く保つことが可能である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、動作電源電圧以上のアナログ信号を入力するための回路の回路規模を削減することができると共に、上記アナログ信号から必要な精度で信号を得ることが容易である。

図１はアナログインタフェース回路として光ピックアップから出力されるアナログ信号の内の一つの信号を入力する回路構成を例示する回路図である。 図２は本発明の一実施の形態に係るデータプロセッサを用いたＤＶＤ装置のシステム構成を全体的に例示するブロック図である。 図３はアナログインタフェース回路の特性を調整するための構成を示す部位ロック図ブロック図である。 図４は制御レジスタＣＲＥＧ４の制御データを決めるオフセット調整動作のフローチャートである。 図５は制御レジスタＣＲＥＧ５の制御データを決めためのるゲイン調整動作のフローチャートである。 図６はピックアップ部とアナログインタフェース回路との動作電源の関係を示すブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜一端が定電圧にフィードバックされた抵抗に流れる電流をカレントミラーで取り出す＞
発明の代表的な実施の形態に係る半導体装置（１）は、外部からアナログ信号（Ｓｉｎ）が入力される外部アナログ入力端子（１０）と、前記外部アナログ入力端子に一端が接続された第１入力抵抗素子（１１）と、前記第１入力抵抗素子の他端に接続され電流経路を形成する第１トランジスタ（１４）、前記第１入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第１トランジスタのコンダクタンスをフィードバック制御する第１定電流回路（１５１５
，１６，１７）とを有する。同じく、外部から基準電圧（ＨＡＶＣ）が入力される外部基準電圧入力端子（２０）と、前記基準電圧入力端子に一端が接続された第２入力抵抗素子（２１）と、前記第２入力抵抗素子の他端に接続され電流経路を形成する第２トランジスタ（２４）、前記第２入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第２トランジスタのコンダクタンスをフィードバック制御する第２定電流回路（２５，２６，２７）とを有する。更に、前記第１トランジスタに流れる電流と前記第２トランジスタに流れる電流とを夫々鏡映するカレントミラー回路（ＣＭＲＲ）と、前記カレントミラー回路で得られる一対のミラー電流に応ずる差動信号を入力する差動回路（４０）と、を有する。

前記第１定電流回路は第１入力抵抗素子の他端を定電圧とするように第１トランジスタのフィードバック制御を行うことによってアナログ信号の電圧に応じた電流を第１トランジスタに流し、それに応ずるミラー電流をカレントミラー回路で生成する。基準電圧についても同様であり、基準電圧に応じた電流を第２トランジスタに流してそれに応ずるミラー電流をカレントミラー回路で生成する。このように、入力されたアナログ信号を電圧信号として抵抗分圧回路で分圧するような信号入力形態を採用しないので、ＥＳＤ保護回路に複数個のダイオードを直列配置することを要せず、抵抗分圧回路を必要としな分だけ、回路規模が小型になる。

前記第１及び第２トランジスタのサイズ、及び前記第１及び第２トランジスタに流れる電流に対してカレントミラー回路で鏡映される電流の大きさを決めるミラー電流比などにしたがって、アナログ信号に対して所要帯域の信号を後段の信号処理回路などに供給することができる。更に外部から入力されるアナログ信号に対して基準電圧信号との差動電流に基づいて信号を得るから、同相ノイズ成分をキャンセルすることができる。したがって、上記アナログ信号から必要な信号精度で信号を得る事が容易である。

〔２〕＜ＥＳＤ保護ダイオード＞
項１の半導体装置において、前記第１抵抗素子の他端と前記第２抵抗素子の他端に夫々個別に接続されたＥＳＤ保護ダイオード（１２，１３，２２，２３、）を有する。

ＥＳＤ保護回路による過電圧の吸収は第１抵抗素子による電流制限を受けた後に行われるからアナログ信号の信号成分は不所望に消失することはない。

〔３〕＜第１定電流回路＞
項１又は２の半導体装置において、前記第１定電流回路は、定電流源（１５，１７）と、前記定電流源からの電流と前記第１抵抗素子の他端からの電流とを入力しゲートに定電圧を受けてコンダクタンス制御され電流出力ノードの電圧で前記第１トランジスタのコンダクタンスを制御する第１フィードバックトランジスタ（１６）と、を有する。

第１定電流回路を簡単に構成することができる。

〔４〕＜第２定電流回路＞
項１乃至３のいずれかの半導体装置において、前記第２定電流回路は、定電流源（２５，２７）と、前記定電流源からの電流と前記第２抵抗素子の他端からの電流とを入力しゲートに定電圧を受けてコンダクタンス制御され電流出力ノードの電圧で前記第２トランジスタのコンダクタンスを制御する第２フィードバックトランジスタ（２６）と、を有する。

第２定電流回路を簡単に構成することができる。

〔５〕＜所定の一定電圧＞
項１乃至４のいずれかの半導体装置において、前記第１定電流回路及び第２定電流回路の夫々における前記所定の一定電圧は前記基準電圧に等しい電圧である。

基準電圧に対応する電流を基準として一対のミラー電流をカレントミラー回路で形成することができ、これに応ずる差動信号を入力する差動回路は、差動信号の差に基づいて前記アナログ信号の信号成分を出力することができる。

〔６〕＜ＶＲＥＦ発生回路＞
項５の半導体装置において、前記基準電圧を生成する基準電圧生成回路（３２２）を有する。

前記アナログ信号を生成する回路で使用する基準電圧と半導体装置がアナログ信号の入力インタフェース制御に用いる基準電圧とを整合させることが容易になる。

〔７〕＜第１及び第２トランジスタのサイズ可変＞
項１乃至６のいずれか半導体装置において、前記第１トランジスタ及び第２トランジスタはトランジスタサイズ可変の回路であり、そのトランジスタサイズを可変に設定するための制御レジスタ（ＣＲＥＧ１）を有する。

製造プロセスのばらつきなどによるトランジスタ特性のばらつきや温度などの使用環境条件の相違に応じて前記所定の一定電圧を得るための調整が容易になる。

〔８〕＜カレントミラー回路のミラー電流比可変＞
項１乃至７のいずれか半導体装置において、前記第１トランジスタに流れる電流と前記第２トランジスタに流れる電流との夫々に流れる電流に対して前記カレントミラー回路で鏡映されえるミラー電流の大きさを決めるミラー電流比を可変に設定するための制御レジスタ（ＣＲＥＧ２）を有する
第１トランジスタ及び第２トランジスタに流れる電流に対してカレントミラー回路から出力され差動信号のゲインの調整が容易になる。

〔９〕＜オフセット調整＞
項１乃至８のいずれか半導体装置において、前記差動回路に与えられる差動信号のオフセットを調整するためのオフセット調整値を出力するＤＡＣ（５２）を有し、ＤＡＣが出力するオフセット調整値を可変に設定するための制御レジスタ（ＣＲＥＧ４）を有する。

前記差動回路に入力された差動信号のオフセットを容易にキャンセルすることができる。

〔１０〕＜可変抵抗としての入力抵抗素子＞
項１乃至９のいずれか半導体装置において、前記第１入力抵抗素子及び第２入力抵抗素子は可変抵抗素子である。

製造プロセスのばらつきなどによるトランジスタ特性のばらつきや温度などの使用環境条件の相違に応じて前記所定の一定電圧を得るための調整が容易になる。

〔１１〕＜一端が定電圧にフィードバックされた抵抗に流れる電流をカレントミラーで取り出す＞
発明の別の実施の形態に係るデータプロセッサは、アナログインタフェース回路（２７１）と、前記アナログインタフェース回路から出力されるアナログ信号（Ｓｉｎ）をディジタル信号に変換するＡＤ変換回路（５０）と、前記ＡＤ変換回路の出力を用いてデータを処理を行うデータ処理回路（３２０，３３０）とを有する。前記アナログインタフェース回路は、外部からアナログ信号が入力される外部アナログ入力端子（１０）に一端が接続された第１入力抵抗素子（１１）と、前記第１入力抵抗素子の他端に接続され電流経路を形成する第１トランジスタ（１４）、前記第１入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第１トランジスタのコンダクタンスをフィードバック制御する第１定電流回路（１５，１６，１７）とを有する。更に前記アナログインタフェース回路は、外部から基準電圧（ＨＡＶＣ）が入力される外部基準電圧入力端子（２０）に一端が接続された第２入力抵抗素子（２１）と、前記第２入力抵抗素子の他端に接続され電流経路を形成する第２トランジスタ（２４）、前記第２入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第２トランジスタのコンダクタンスをフィードバック制御する第２定電流回路（２５，２６，２７）とを有する。更にアナログインタフェース回路は、前記第１トランジスタに流れる電流と前記第２トランジスタに流れる電流とを夫々鏡映するカレントミラー回路（ＣＲＮＴ）と、前記カレントミラー回路で得られる一対のミラー電流に応ずる差動信号を形成入力する差動回路（４０）とを有する。

項１と同様に、入力されたアナログ信号を電圧信号として抵抗分圧回路で分圧するような信号入力形態を採用しないので、ＥＳＤ保護回路に複数個のダイオードを直列配置することを要せず、抵抗分圧回路を必要としな分だけ、回路規模が小型になる。そして、上記アナログ信号から必要な信号精度で信号を容易に得る事ができる。

〔１２〕＜ＥＳＤ保護ダイオード＞
項１１の半導体装置において、前記第１抵抗素子の他端と前記第２抵抗素子の他端に夫々個別に接続されたＥＳＤ保護ダイオードを有する。

ＥＳＤ保護回路による過電圧の吸収は第１抵抗素子による電流制限を受けた後に行われるからアナログ信号の信号成分は不所望に消失することはない。

〔１３〕＜ＣＰＵ，ＤＳＰ＞
項１１又は１２のデータプロセッサにおいて、前記ＡＤ変換回路は、前記差動回路の出力をアナログ信号からディジタル信号に変換し、前記データ処理回路は、前記ＡＤ変換回路から出力されるディジタル信号に対してディジタル信号処理を行うＤＳＰ（３３０）と、前記アナログインタフェース回路を制御するＣＰＵ（３２０）とを有する。

ＯＰＵデバイスから出力される読み取り信号に対する信号処理を行うことができる。

〔１４〕＜ＯＰＵデバイスとの連携＞
項１３のデータプロセッサにおて、前記アナログ信号は光ディスクから光学的に読み取られた光信号に基づいて得られる電気信号である。

ＯＰＵデバイスから出力される読み取り信号に対する信号処理を行うことができる。

〔１５〕＜第１及び第２トランジスタのサイズ可変＞
項１４のデータプロセッサにおいて、前記第１トランジスタ及び第２トランジスタはトランジスタサイズ可変の回路であり、そのトランジスタサイズを可変に設定するための第１制御レジスタを有する。

製造プロセスのばらつきなどによるトランジスタ特性のばらつきや温度などの使用環境条件の相違に応じて前記所定の一定電圧を得るための調整が容易になる。

〔１６〕＜カレントミラー回路のミラー電流比可変＞
項１５のデータプロセッサにおいて、前記第１トランジスタに流れる電流と前記第２トランジスタに流れる電流との夫々に流れる電流に対して前記カレントミラー回路で鏡映されえるミラー電流の大きさを決めるミラー電流比を可変に設定するための第３制御レジスタを有する。

第１トランジスタ及び第２トランジスタに流れる電流に対してカレントミラー回路から出力され差動電流信号のゲインの調整が容易になる。

〔１７〕＜オフセット調整＞
項１６のデータプロセッサにおいて、前記差動回路に与えられる差動信号のオフセットを調整するためのオフセット調整値を出力するＤＡ変換回路を有し、ＤＡ変換回路が出力するオフセット調整値を可変に設定するための第４制御レジスタを有する。

前記差動回路に入力された差動電流信号のオフセットを容易にキャンセルすることができる。

〔１８〕＜可変抵抗としての入力抵抗素子＞
項１７のデータプロセッサにおいて、前記第１入力抵抗素子及び第２入力抵抗素子は可変抵抗素子である。

製造プロセスのばらつきなどによるトランジスタ特性のばらつきや温度などの使用環境条件の相違に応じて前記所定の一定電圧を得るための調整が容易になる。

〔１９〕＜ＣＰＵによるレジスタ設定＞
項１８のデータプロセッサにおいて、前記第１制御レジスタ、前記第２制御レジスタ、前記第３制御レジスタ、及び前記第４制御レジスタは前記ＣＰＵによって書き込み及び読み出しアクセス可能なレジスタである。

ＣＰＵのプログラムにしたがって前記レジスタの値をプログラマブルに設定することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《ＤＶＤ装置》
図２には本発明の一実施の形態に係るデータプロセッサ１を用いたＤＶＤ装置のシステム構成が例示される。データプロセッサはアナログフロントエンド部２００とデータ処理部３００を有し、アナログフロントエンド部２００には光ピックアップ１００が接続され、データ処理部３００にはメモリ３９０が接続される。データプロセッサ１は、特に制限されないが、相補型ＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。データプロセッサ１は１チップであることに限定されず、アナログフロントエンド部２００とデータ処理部３００は別々に半導体集積回路で構成されてもよい。

アナログフロントエンド部（以下、ＡＦＥと略す）２００は、光ピックアップ１００の光電変換回路（ＯＥＩＣ）１３０から入力される信号を内部の回路に適したレベルの信号に変換する回路などを有するアナログインタフェース回路２７１を備える。また、ＡＦＥ２００は、ピックアップから入力される高周波の再生信号から包絡線を抽出するなどの処理を行なうＲＦ系回路２７２、ピックアップのウォブル（うねり）やＬＰＰ（ランドプリビット）、ＩＤ領域などを検出する第１検出回路２７３、ＭＩＲＲやＤｅｆｅｃｔ（欠陥）などを検出する第２検出回路２７４を備える。ＬＰＰ部は、溝と溝の間のランド部に記録してあるアドレス情報である。ＤＳＫはＤＶＤなどの光ディスクである。

第２検出回路２７４によるＭＩＲＲ検出は、トラックアクセスのために、再生信号の包絡線のトップとボトムの間に適当なしきい値レベルを設けて、ピックアップがトラックを横断しているときのリップルを検出する処理である。第２検出回路２７４によるＤｅｆｅｃｔ検出は、ディスク表面の欠陥や傷により反射光のトップレベルがダウンするのを検出して欠陥の有無を判定する処理である。

さらに、ＡＦＥ２００は、フォーカス方向やトラッキング方向等の位置合わせのためにピックアップからの信号を処理するサーボ系回路２７５、記録品質を検証するための信号抽出を行なうＯＰＣ回路２７６、発光素子の出力を制御する自動パワー制御（ＡＰＣ）回路２７７、上位の制御装置としてのデジタル信号処理ＬＳＩ３００からの設定値を保持するレジスタ２７８を備える。

光ピックアップ１００は、光ディスクに対してレーザー光を照射する発光素子を駆動するＬＤドライバ１１０や発光素子の光量を一定にするために発光強度を検出するフロントモニタ検出器１２０を備える。また、光ピックアップ１００は、光ディスクからの反射光を電気信号に変換し増幅する光電変換用ＩＣ１３０、フォーカス方向やトラッキング方向等の位置合わせをするアクチュエータ１４０などを備える。

データ処理部３００は、ＡＦＥ２００からの信号をＡＤ変換するＡＤ変換回路３１０、プログラムに従ってシステム全体の制御等を行なう中央処理ユニット（ＣＰＵ）３２０、アナログフロントエンドＬＳＩ２００からのサーボ系信号を元にレンズの位置合わせのためのデジタル演算処理を行なうＤＳＰ３３０を備える。また、データ処理部３００は、再生信号から読出し同期用のリードロックを生成するＰＬＬ回路からなるデータストローブ回路３４０やディスクへの記録時に必要なライトクロックを生成するＷ−ＰＬＬ回路３５０を備える。

さらに、データ処理部３００は、ウォブル検出信号を元にウォブルの位相変調によるアドレス情報や絶対位置情報を生成する、ＡＴＩＰ，ＡＤＩＰ処理部３６０、リードデータの復号、エラー訂正、デコード（伸長）などを行なうデコーダ部３７０、ライトデータの符号化（圧縮）を行なうエンコード部３８０も備えている。ＣＰＵ３２０が実行するプログラムは、外付けメモリ３９０に格納されているが、内蔵メモリを設けて格納するように構成しても良い。

前記光ピックアップ１００の動作電源電圧は例えば５Ｖであり、光ピックアップ１００から信号を入力するアナログインタフェース回路２７１の動作電源電圧は３．３Ｖである。図示を省略するディジタルインタフェース回路の動作電源電圧も例えば３．３Ｖとされる。アナログインタフェース回路２７１及びディジタルインタフェース回路に接続して動作を行うサーボ系回路やデータ処理部などの内部回路は、特に制限されないが、１．５Ｖの動作電源を用いて動作する。

《アナログインタフェース回路》
図１にはアナログインタフェース回路２７１として光ピックアップ１００から出力されるアナログ信号の内の一つの信号を入力する回路構成が例示される。Ｓｉｎは光ピックアップから出力される一つのアナログ信号を示し、ＨＡＶＣはアナログ信号Ｓｉｎの基準レベルを意味する基準電圧である。基準電圧ＨＡＶＣは、特に制限されないが、データプロセッサ１が生成して出力する。

アナログインタフェース回路２７１は、特に制限されないが、アナログ信号Ｓｉｎに応じた電流を生成する電流生成回路ＣＲＮＴ１、基準電圧ＨＡＶＣ応じた電流を生成する電流生成回路ＣＲＮＴ２、電流生成回路ＣＲＮＴ１，ＣＲＮＴ２で生成された電流を鏡映して差動電流信号を生成し、それに応じた差動電圧を出力するカレントミラー回路ＣＭＲＲ、及びカレントミラー回路ＣＭＲＲから出力される差動電圧信号を入力してその差電圧信号４１を出力する差動回路（ＤＩＦＦ）４０を備える。

電流生成回路ＣＲＮＴ１は次のように構成される。アナログ信号Ｓｉｎは外部アナログ入力端子１０から入力され、外部アナログ入力端子１０には入力抵抗素子１１の一端が接続され、他端にはＥＳＤ保護ダイオード１２，１３が接続される。アナログ信号Ｓｉｎの信号レベルは光ピックアップ１００の動作電源電圧に応じ例えば最大５Ｖとされる。アナログインタフェース回路２７１の動作電源電圧Ｖｄｄは例えば３．３Ｖであり、ＥＳＤ保護ダイオード１２は入力抵抗素子１１から電源電圧Ｖｄｄに向かって順方向に配置され、ＥＳＤ保護ダイオード１３は入力抵抗素子１１からグランド電圧Ｖｓｓ（例えば０Ｖ）に向かって逆方向に配置される。前記入力抵抗素子１１の他端にはｎチャンネル型のＭＯＳトランジスタ１４が接続されて一つの電流経路を形成する。更に、電流源１５、ゲート電圧が固定電圧ＶＧにされたｐチャンネル型ＭＯＳトランジスタ１６及び電流源１７の直列回路が設けられ、ＭＯＳトランジスタ１６のソースが前記入力抵抗素子１１の他端に結合され、ＭＯＳトランジスタ１６のドレインがＭＯＳトランジスタ１４のゲートに接続されて、電流源１５とＭＯＳトランジスタ１６の結合ノード１８を電源電圧Ｖｄｄよりも低い所定の一定電圧とするように前記ＭＯＳトランジスタ１４のコンダクタンスをフィードバック制御する第１定電流回路が構成される。

電流生成回路ＣＲＮＴ２は次のように構成される。基準電圧ＨＡＶＣは外部基準電圧入力端子２０から入力され、外部基準電圧入力端子２０には入力抵抗素子２１の一端が接続され、他端にはＥＳＤ保護ダイオード２２，２３が接続される。基準電圧ＨＡＶＣの信号レベルは例えば２．１Ｖ，１．９Ｖ又は１．６５Ｖなどの特定の電圧であり、前記アナログ信号Ｓｉｎはこの基準レベルの上に信号成分が重畳された信号波形を有している。ＥＳＤ保護ダイオード２２は入力抵抗素子２１から電源電圧Ｖｄｄに向かって順方向に配置され、ＥＳＤ保護ダイオード２３は入力抵抗素子２１からグランド電圧Ｖｓｓ（例えば０Ｖ）に向かって逆方向に配置される。前記入力抵抗素子２１の他端にはｎチャンネル型のＭＯＳトランジスタ２４が接続されて一つの電流経路を形成する。更に、電流源２５、ゲート電圧が固定電圧ＶＧにされたｐチャンネル型ＭＯＳトランジスタ２６及び電流源２７の直列回路が設けられ、ＭＯＳトランジスタ２６のソースが前記入力抵抗素子２１の他端に結合され、ＭＯＳトランジスタ２６のドレインがＭＯＳトランジスタ２４のゲートに接続されて、電流源２５とＭＯＳトランジスタ２６の結合ノード２８を電源電圧Ｖｄｄよりも低い所定の一定電圧とするように前記ＭＯＳトランジスタ２４のコンダクタンスをフィードバック制御する第２定電流回路が構成される。

ここで、信号成分のないアナログ入力信号Ｓｉｎの電圧は基準電圧ＨＡＶＣに等しくされる。また、上記外部アナログ入力端子１０に接続して電流経路を構成する回路の回路特性と、上記外部基準電圧入力端子２０に接続して電流経路を構成する回路の回路特性とは対称性を有する。前記入力抵抗素子１１，２１の抵抗値、ＭＯＳトランジスタ１４，２４のサイズ、ＭＯＳトランジスタ１６，２６のサイズ、電流源１５，１７，２５，２７の電流供給能力は、前記ノード１８，２８の電圧が基準電圧ＨＡＶＣとなるように決定されている。その抵抗値及びトランジスタサイズを可変にするために抵抗１１，２１は可変抵抗で構成され、ＭＯＳトランジスタ１４，２４はゲート幅が選択可能に構成される。ゲート幅を選択可能にするには複数個の単位ＭＯＳトランジスタを並列配置しておきその中から所要個数の単位ＭＯＳとランジスを選択して使用可能に構成すればよい。これにより、製造プロセスのばらつきなどによるトランジスタ特性のばらつきや温度などの使用環境条件の相違に応じて前記所定の一定電圧を得るための調整が容易になる。

カレントミラー回路ＣＭＲＲは次のように構成される。ｎチャンネル型のＭＯＳトランジスタ３０はゲートに前記ＭＯＳトランジスタ１４のゲート電圧を受けることにより、ＭＯＳトランジスタ１４に流れる電流の整数倍の電流を電源電圧Ｖｄｄから抵抗３２を介して流す。ｎチャンネル型のＭＯＳトランジスタ３１はゲートに前記ＭＯＳトランジスタ２４のゲート電圧を受けることにより、ＭＯＳトランジスタ２４に流れる電流の整数倍の電流を電源電圧Ｖｄｄから抵抗３３を介して流す。ＭＯＳトランジスタ３０，３１のドレインには差動電電圧が形成される。

例えば、入力抵抗素子１１に流れる電流をＩｓ、ＭＯＳトランジスタ１４に流れる電流を便宜上Ｉｓ＋Ｉｂとすると、ＭＯＳトランジスタ３０にはそのＧ倍の電流Ｇ×(Ｉｓ+Ｉｂ)が鏡映されて流れる。一方、入力抵抗素子２１に流れる電流をＩｚ、ＭＯＳトランジスタ２４に流れる電流を便宜上Ｉｚ＋Ｉｂとすると、ＭＯＳトランジスタ３１にはそのＧ倍の電流Ｇ×(Ｉｚ+Ｉｂ)が鏡映されて流れる。抵抗３２、３３の抵抗値をＲｘとすると、差動回路４０に入力される差動電圧を便宜上α×Ｒｘ×（Ｉｓ＋Ｉｂ），α×Ｒｘ×（Ｉｚ＋Ｉｂ）と表すことができる。差動回路４０の出力電圧４１は（Ｉｓ−Ｉｂ）の差分に比例した電圧β×（Ｉｓ−Ｉｚ）とされる。

また、抵抗１１、２１、３２、３３を温度係数の等しい抵抗で構成することにより、差動回路４０に入力される電圧の温度特性を小さくすることが可能となる。

前記ＭＯＳトランジスタ３０，３１は上述と同様にゲート幅が選択可能に構成される。これにより、電流（Ｉｓ＋Ｉｂ）、（Ｉｚ＋Ｉｂ）に対して鏡映される電流Ｇ×（Ｉｓ＋Ｉｂ）、Ｇ×（Ｉｚ＋Ｉｂ）の大きさを可変にできる。これにより、差動電流Ｇ×（Ｉｓ＋Ｉｂ）、Ｇ×（Ｉｚ＋Ｉｂ）のゲインの調整を容易に行うことができる。

《アナログインタフェース回路の特性調整》
図３にはアナログインタフェース回路２７１の特性を調整するための構成を示す。ＣＲＥＧ１はＭＯＳＤトランジスタ１４，２４のゲート幅を共通に設定する設定データが格納される制御レジスタ、ＣＲＥＧ２はＭＯＳＤトランジスタ３０，３１のゲート幅を共通に設定する設定データが格納される制御レジスタ、ＣＧＲ３は入力抵抗素子１１，２１の抵抗値を共通に設定する設定データが格納される制御レジスタであり、制御データの設定はＣＰＵ３２０がその動作プログラムに従って行う。３２１は内部バスである。

差動回路４０の回路構成については特に制限されず、差動電流から得られる差動電圧のような差動信号を入力してその差に応じた信号４１を形成すればよい。ＣＲＦＥＧ４は差動信号のオフセット更には差動回路４０それ自体の入力オフセット２をキャンセルするための制御データが格納される制御レジスタ、ＣＲＥＧ５は差動回路４０の入力に対する出力のゲインを調整するための制御データが格納される制御レジスタである。制御レジスタＣＲＥＧ４の制御データはＤＡ変換回路５２に入力されてアナログ信号に変換され、変換されたアナログ信号がオフセット調整用の信号として例えば差動入力信号の一方に加算される。制御レジスタＣＲＥＧ５の制御データは例えばゲインを調整する帰還抵抗の抵抗値をの選択に用いられる。

差動回路４０から出力される差の信号４１はＡＤ変換回路５０でディジタルデータ５１に変換され、ピックアップのウォブル（うねり）やＬＰＰ（ランドプリビット）、ＩＤ領域などを検出する第１検出回路２７３、ＭＩＲＲやＤｅｆｅｃｔ（欠陥）などを検出する第２検出回路２７４、サーボ系回路２７５、及び記録品質を検証するための信号抽出を行なうＯＰＣ回路２７６に供給される。

図４には制御レジスタＣＲＥＧ４の制御データを決めるオフセット調整動作のフローチャートが例示される。このオフセット調整は電源投入時、又はディスクのローディング時などに行われる。

データプロセッサ１に電源が投入され（ＬＳＩ Ｐｏｗｅｒ Ｏｎ）、ピックアップ回路１００の動作電源が投入され（Ｐｉｃｋ Ｕｐ Ｐｏｗｅｒ Ｏｎ）とき、レーザ光の照射を行わず（Ｌａｓｅｒ Ｏｆｆ）、受光素子（ＯＥＩＶＣ）を光電変換可能にして（ＯＥＩＣ Ｏｎ）、ＯＥＩＣの出力が基準レベル（基準電圧ＨＡＶＣ）となるようにオフセット調整を開始する（Ｓ１）。まずＡＤ変換回路５０による出力信号５１の変換データをＣＰＵ３２０が取り込んで（Ｓ２）、例えばＣＰＵ３２０はオフセット制御データの最小値をオフセット設定値として制御レジスタＣＲＥＧ４に設定する（Ｓ３）。ＣＰＵ３２０は取り込んだＡＤ変換値と目標となる基準電圧に応ずるターゲット値とを比較し（Ｓ４）、ターゲット値が小さければ、オフセット設定値に＋１し（Ｓ５）、インクリメントしたオフセット設定値のＡＤ変換結果と再度ターゲット値と比較する動作を繰り返し（Ｓ４、Ｓ５）、ＡＤ変換結果がターゲット値以下になったところで、今回のＡＤ変換結果（ＡＤＣ［ｎ］）と前回のＡＤ変換結果（ＡＤＣ［ｎ−１］）との大小関係に従ってオフセット調整値を確定する（Ｓ６）。すなわち、ターゲット値をまたいだ前後でＡＤ変換結果とターゲット値の差分が小さいほうのオフセット値を、制御レジスタＣＲＥＧ４に最終的に設定する制御データとする。

図５には制御レジスタＣＲＥＧ５の制御データを決めるゲイン調整動作のフローチャートが例示される。このゲイン調整は電源投入時、又はディスクのローディング時などに行われる。

データプロセッサ１に電源が投入され（ＬＳＩ Ｐｏｗｅｒ Ｏｎ）、ピックアップ回路１００の動作電源が投入され（Ｐｉｃｋ Ｕｐ Ｐｏｗｅｒ Ｏｎ）とき、サーボをオンにして（Ｓｅｒｖｏ Ｏｎ）ディスクをリードしながら、アナログ信号のトップレベルをターゲット値に合わせるようにゲイン調整を開始する（Ｓ１１）。まず、図３に示すトップレベル検出回路（ＴＬＤ）５２で信号５１のトップレベル値を検出し、そのトップレベル値をＣＰＵ３２０が取り込んで（Ｓ１２）、例えばＣＰＵ３２０はゲイン制御データの最小値をゲイン設定値として制御レジスタＣＲＥＧ５に設定する（Ｓ１３）。ＣＰＵ３２０は取り込んだトップレベル値と目標となるゲインに応ずるターゲット値とを比較し（Ｓ１４）、ターゲット値が小さければ、ゲイン設定値に＋１し（Ｓ１５）、インクリメントしたゲイン設定値によるトップレベル値と再度ターゲット値と比較する動作を繰り返し（Ｓ１４、Ｓ１５）、トップレベル値がターゲット値以下になったところで、今回のトップレベル値（ＴＯＰ［ｎ］）と前回のトップレベル値（ＴＯＰ［ｎ−１］）との大小関係に従ってゲイン設定値を確定する（Ｓ１６）。すなわち、ターゲット値をまたいだ前後でトップレベル値とターゲット値の差分が小さいほうのゲイン設定値を、制御レジスタＣＲＥＧ５に最終的に設定する制御データとする。

図６にはピックアップ部１００とアナログインタフェース回路２７１との動作電源の関係が示される。前述の通り、光電変換回路１３０の動作電源は例えば５Ｖであり、アナログインタフェース回路２７１の動作電源は３．３Ｖである。基準電圧ＨＡＶＣを生成する基準電圧発生回路（ＶＲＥＦＧ）３２２の動作電源は３．３Ｖとされる。６１はアナログインタフェース回路２７１における３．３Ｖの動作電源領域、６０は基準電圧発生回路（ＶＲＥＦＧ）３２２における３．３Ｖの動作電源領域、６２は光電変換回路１３０における５Ｖの動作電源領域である。

以上説明したデータプロセッサによれば以下の作用効果を得る。

（１）前述のごとく、アナログ信号Ｓｉｎに対して、定電流フィードバックＭＯＳトランジスとして機能するＭＯＳトランジスタ１６のソース電位をＭＯＳトランジスタ１４のゲートにフィードバックすることによって、入力抵抗素子１１の他端（ＭＯＳトランジスタＭ１６のドレイン）のノード１８の電圧を基準電圧に維持するように、ＭＯＳトランジスタのコンダクタンスを制御するから、最大電圧が５Ｖ近傍になるアナログ信号Ｓｉｎの入力に対して、６１で示される３．３Ｖの動作電源領域の耐圧を保証することができる。ＥＳＤ保護ダイオードの直列段数を増やすることを要せず、また、そのようにして入力したアナログ信号を抵抗分圧回路で分圧して後段回路の耐圧に整合させるとう従来の手法を採用することを要しない。したがって、ＥＳＤ保護ダイオードの数を増やしたり抵抗分圧回路を用いることを要しない分だけ、回路規模を小型化することができる。

（２）抵抗分圧を用いないから動作電圧の低電圧化にも容易に対応することができる。

（３）基準電圧ＨＡＶＣの入力側についてもアナログ信号Ｓｉｎの入力側と特性的に対称性のある回路構成を備え、夫々の入力に対してカレントミラー回路で差動電流信号若しくは差動電圧信号を形成するから、その差分を採ることによって同相ノイズ成分を容易にキャンセルすることができる。また、差動電流信号の大きさは、ＭＯＳトランジスタ１４，２４のサイズ、ＭＯＳトランジスタ３０，３１のサイズなどにしたがって容易に若しくは任意に決定することができ、アナログ信号に対して所要帯域の信号４１を生成して後段に供給することができる。したがって、上記アナログ信号Ｓｉｎから必要な信号精度で信号４１又は５１を得る事が容易である。

（４）定電圧ノード１８，２８の電圧を基準電圧ＨＡＶＣとすることにより、基準電圧ＨＡＶＣに対応する電流を基準として一対のミラー電流をカレントミラー回路ＣＭＲＲで形成することができ、これを差動信号として入力する差動回路４０は、差動信号の差に基づいて前記アナログ信号Ｓｉｎの信号成分を出力することができる。

（５）前記入力抵抗素子１１，２１の抵抗値、ＭＯＳトランジスタ１４，２４のサイズ、ＭＯＳトランジスタ１６，２６のサイズ、電流源１５，１７，２５，２７の電流供給能力は、前記ノード１８，２８の電圧が基準電圧ＨＡＶＣとなるように決定されおり、その抵抗値及びトランジスタサイズを可変にするために抵抗１１，２１は可変抵抗で構成され、ＭＯＳトランジスタ１４，２４はゲート幅が選択可能に構成される。これにより、製造プロセスのばらつきなどによるトランジスタ特性のばらつきや温度などの使用環境条件の相違に応じて前記所定の一定電圧を得るための調整が容易になる。

（６）前記ＭＯＳトランジスタ３０，３１はゲート幅が選択可能に構成されるので、図１で説明したように電流（Ｉｓ＋Ｉｂ）、（Ｉｚ＋Ｉｂ）に対して鏡映される電流Ｇ×（Ｉｓ＋Ｉｂ）、Ｇ×（Ｉｚ＋Ｉｂ）の大きさを可変にできるから、差動電流Ｇ×（Ｉｓ＋Ｉｂ）、Ｇ×（Ｉｚ＋Ｉｂ）のゲインの調整を容易に行うことができ、入力アナログ信号の信号成分に対して容易に所要の信号帯域で差電圧４１を得ることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、外部アナログ入力端子の数は１個に限定されず、光ディスクからの読み取り信号を処理する場合を想定すれば全部で２桁の数の端子数になるのが通例である。この場合、基準電圧ＨＡＶＣを生成する回路は共通化することができる。また、差動回路の回路構成、カレントミラー回路の回路構成はなんら限定されるものではない。また、可変抵抗に対する抵抗値設定やゲート幅可変のＭＯＳトランジスタに対するゲート幅の設定はＣＰＵによるレジスタへの制御データのセットで行う構成に限定されず、ヒューズプログラム回路を用いて行ってもよい。また、データプロセッサはシングルチップであってもマルチチップであってもよい。光ディスクはＤＶＤに限定されずＣＤなどであってもよい。アナログ入力回路の動作電源電圧は３．３Ｖに限定されず、１．５Ｖのようにそれよりも低い電圧であってもよい。

１ データプロセッサ
２００ アナログフロントエンド部
１００ 光ピックアップ
３００ データ処理部
１３０ 光電変換回路（ＯＥＩＣ）
３２０ 中央処理ユニット（ＣＰＵ）
３３０ ＤＳＰ
Ｓｉｎ アナログシンゴウ
ＨＡＶＣ 基準電圧
２７１ アナログインタフェース回路
ＣＲＮＧＴ１ 電流生成回路
ＣＲＮＴＧ２ 電流生成回路
ＣＭＲＲ カレントミラー回路
４０ 差動回路（ＤＩＦＦ）
１０ 外部アナログ入力端子
１２，１３ ＥＳＤ保護ダイオード
１１ 入力抵抗素子
１４ ＭＯＳトランジスタ
１６ 定電流フィードバッグ制御用のｐチャンネル型ＭＯＳトランジスタ
１８ 定電圧ノード
２０ 外部アナログ入力端子
２２，２３ ＥＳＤ保護ダイオード
２１ 入力抵抗素子
２４ ＭＯＳトランジスタ
２６ 定電流フィードバッグ制御用のｐチャンネル型ＭＯＳトランジスタ
２８ 定電圧ノード
３０，３１ ｎチャンネル型の電流ミラーＭＯＳトランジスタ
３２，３３ 抵抗
ＣＲＥＧ１〜ＣＲＥＧ５ 制御レジスタ

Claims (19)

1. 外部からアナログ信号が入力される外部アナログ入力端子と、
   前記外部アナログ入力端子に一端が接続された第１入力抵抗素子と、
   前記第１入力抵抗素子の他端に接続され電流経路を形成する第１トランジスタ、
   前記第１入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第１トランジスタのコンダクタンスをフィードバック制御する第１定電流回路と、
   外部から基準電圧が入力される外部基準電圧入力端子と、
   前記基準電圧入力端子に一端が接続された第２入力抵抗素子と、
   前記第２入力抵抗素子の他端に接続され電流経路を形成する第２トランジスタ、
   前記第２入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第２トランジスタのコンダクタンスをフィードバック制御する第２定電流回路と、
   前記第１トランジスタに流れる電流に比例するミラー電流と前記第２トランジスタに流れる電流に比例するミラー電流とを生成するカレントミラー回路と、
   前記カレントミラー回路で得られるミラー電流に応ずる一対の差動信号を入力する差動回路と、を有する半導体装置。
2. 前記第１抵抗素子の他端と前記第２抵抗素子の他端に夫々個別に接続されたＥＳＤ保護ダイオードを有する、請求項１記載の半導体装置。
3. 前記第１定電流回路は、定電流源と、前記定電流源からの電流と前記第１抵抗素子の他端からの電流とを入力しゲートに定電圧を受けてコンダクタンス制御され電流出力ノードの電圧で前記第１トランジスタのコンダクタンスを制御する第１フィードバックトランジスタと、を有する請求項１記載の半導体装置。
4. 前記第２定電流回路は、定電流源と、前記定電流源からの電流と前記第２抵抗素子の他端からの電流とを入力しゲートに定電圧を受けてコンダクタンス制御され電流出力ノードの電圧で前記第２トランジスタのコンダクタンスを制御する第２フィードバックトランジスタと、を有する請求項３記載の半導体装置。
5. 前記第１定電流回路及び第２定電流回路の夫々における前記所定の一定電圧は前記基準電圧に等しい電圧である、請求項１記載の半導体装置。
6. 前記基準電圧を生成する基準電圧生成回路を有する、請求項５記載の半導体装置。
7. 前記第１トランジスタ及び第２トランジスタはトランジスタサイズ可変の回路であり、そのトランジスタサイズを可変に設定するための制御レジスタを有する、請求項１記載の半導体装置。
8. 前記第１トランジスタに流れる電流と前記第２トランジスタに流れる電流との夫々に流れる電流に対して前記カレントミラー回路で生成されるミラー電流の大きさを決めるミラー電流比を可変に設定するための制御レジスタを有する、請求項１記載の半導体装置。
9. ディジタルデータをアナログ信号に変換して前記差動回路に与えられる差動信号のオフセットを調整するためのオフセット調整値を出力するＤＡ変換回路を有し、前記ＤＡ変換回路が出力するオフセット調整値を可変に設定するための制御レジスタを有する、請求項１記載の半導体装置。
10. 前記第１入力抵抗素子及び第２入力抵抗素子は可変抵抗素子である、請求項１記載の半導体装置。
11. アナログインタフェース回路と、前記アナログインタフェース回路から出力されるアナログ信号をディジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路の出力を用いてデータを処理を行うデータ処理回路とを有するデータプロセッサであって、
    前記アナログインタフェース回路は、外部からアナログ信号が入力される外部アナログ入力端子に一端が接続された第１入力抵抗素子と、
    前記第１入力抵抗素子の他端に接続され電流経路を形成する第１トランジスタ、
    前記第１入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第１トランジスタのコンダクタンスをフィードバック制御する第１定電流回路と、
    外部から基準電圧が入力される外部基準電圧入力端子に一端が接続された第２入力抵抗素子と、
    前記第２入力抵抗素子の他端に接続され電流経路を形成する第２トランジスタ、
    前記第２入力抵抗素子の他端に接続して当該他端の電圧を所定の一定電圧とするように前記第２トランジスタのコンダクタンスをフィードバック制御する第２定電流回路と、
    前記第１トランジスタに流れる電流に比例するミラー電流と前記第２トランジスタに流れる電流に比例するミラー電流とを生成するカレントミラー回路と、
    前記カレントミラー回路で得られる一対のミラー電流に応ずる差動信号を入力する差動回路と、を有するデータプロセッサ。
12. 前記第１抵抗素子の他端と前記第２抵抗素子の他端に夫々個別に接続されたＥＳＤ保護回路を有する、請求項１１記載の半導体装置。
13. 前記ＡＤ変換回路は、前記差動回路の出力をアナログ信号からディジタル信号に変換し、
    前記データ処理回路は、前記ＡＤ変換回路から出力されるディジタル信号に対してディジタル信号処理を行うＤＳＰと、前記アナログインタフェース回路を制御するＣＰＵとを有する、請求項１２項記載のデータプロセッサ。
14. 前記アナログ信号は光ディスクから光学的に読み取られた光信号に基づいて得られる電気信号である、請求項１３記載のデータプロセッサ。
15. 前記第１トランジスタ及び第２トランジスタはトランジスタサイズ可変の回路であり、そのトランジスタサイズを可変に設定するための第１制御レジスタを有する、請求項１４記載のデータプロセッサ。
16. 前記第１トランジスタに流れる電流と前記第２トランジスタに流れる電流との夫々に流れる電流に対して前記カレントミラー回路で生成されるミラー電流の大きさを決めるミラー電流比を可変に設定するための第３制御レジスタを有する、請求項１５記載のデータプロセッサ。
17. ディジタルデータをアナログ信号に変換して前記差動回路に与えられる差動信号のオフセットを調整するためのオフセット調整値を出力するＤＡ変換回路を有し、前記ＤＡ変換回路が出力するオフセット調整値を可変に設定するための第４制御レジスタを有する、請求項１６記載のデータプロセッサ。
18. 前記第１入力抵抗素子及び第２入力抵抗素子は可変抵抗素子である、請求項１７記載のデータプロセッサ。
19. 前記第１制御レジスタ、前記第２制御レジスタ、前記第３制御レジスタ、及び前記第４制御レジスタは前記ＣＰＵによって書き込み及び読み出しアクセス可能なレジスタである、請求項１８記載のデータプロセッサ。

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