JP2011250236A - Ｐｌｌ回路、ｄｌｌ回路 - Google Patents

Abstract

【課題】基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。
【解決手段】同期判定回路（１５）は、基準クロック信号（Ｒ）の位相を基準として帰還クロック信号（Ｖ）の位相が進相又は遅相であるかを検出し、両信号の位相差の期間、進相検出信号（ＤＯＷＮ）又は遅相検出信号（ＵＰ）を出力する進相及び遅相検出部（１５８）と、進相検出信号（ＤＯＷＮ）が出力されている期間、初期値からの計数を開始する進相期間計数部（１５５）と、遅相検出信号ＵＰが出力されている期間、初期値からの計数を開始する遅相期間計数部（１５６）と、進相期間計数部又は遅相期間計数部の計数値が第１の規定値に到達しない回数が第２の規定値を上回ったとき、位相同期検出信号（Ｐ＿ＤＥＴ）を出力する位相同期判定部（１５７）と、を備える。
【選択図】図２

Description

本発明は、ＰＬＬ回路、ＤＬＬ回路に関する。

近年、集積回路の動作を決めるクロック信号の高速化に伴って、クロック分配遅延やクロックスキューが重要な課題となってきており、高周波数かつ高精度のクロックを生成可能なＰＬＬ（Phase Locked Loop）回路の重要度が増してきている。

図１２は、従来のＰＬＬ回路の構成を示したブロック図である（例えば、特許文献１（第７図）を参照）。

図１２に示すＰＬＬ回路は、ＶＣＯ（Voltage Controlled Oscillator）１３の出力クロック信号を１／Ｎ分周器１４により分周して得られる帰還クロック信号Ｖと基準クロック信号Ｒ１とが入力され、それぞれの位相を比較する位相比較器１０と、帰還クロック信号Ｖと基準クロック信号Ｒ２とが入力され、それぞれの周波数を比較する周波数比較器１６とを備えている。つまり、図１２に示すＰＬＬ回路は、二入力信号間の位相を同期させる為の位相同期ループと、二入力間の周波数を同期させる為の周波数同期ループとがある。

位相比較器１０は、帰還クロック信号Ｖと基準クロック信号Ｒ１との間の位相差に比例した時間幅の信号をチャージポンプ１１に出力する。なお、特許文献１の第１１図には、位相比較器１０のタイミングチャートが示されている。周波数比較器１６は、帰還クロック信号Ｖと基準クロック信号Ｒ２との周波数差に比例した時間幅の信号をチャージポンプ１１に出力する。なお、特許文献１の第９図には、周波数比較器１６のタイミングチャートが示されている。

切替制御信号ＳＷに基づいて位相比較器１０又は周波数比較器１６のいずれか一方が作動する。チャージポンプ１１は、位相比較器１０又は周波数比較器１６から出力された信号に基づいてＬＰＦ１２のコンデンサを充放電する。これにより、ＶＣＯ１３の入力電圧は、帰還クロック信号Ｖと基準クロック信号Ｒ１との位相差又は帰還クロック信号Ｖと基準クロック信号Ｒ２との周波数差に比例して変化する。例えば、基準クロック信号Ｒ１に対して帰還クロック信号Vの位相が遅れていれば、ＶＣＯ１３の入力電圧を上げる為にチャージポンプ１１からＬＰＦ１２のコンデンサへの充電電流が増加され、逆に進んでいればＶＣＯ１３の入力電圧を下げる為にチャージポンプ１１からＬＰＦ１２のコンデンサへの充電電流が減少される。

上記のようなＰＬＬ回路の構成により、ＶＣＯ１３において基準クロック信号Ｒ１の位相又は基準クロック信号Ｒ２の周波数に同期（ロック）した出力電圧Ｖが生成される。

特開平２−１２５５２８号公報

ところで、図１２に示したような従来のＰＬＬ回路は、帰還クロック信号と基準クロック信号との間の位相差が等しくなり安定した同期（ロック）状態であっても、チャージポンプ電流がゼロになることに起因した不感帯をなくすため、位相比較器が帰還クロック信号と基準クロック信号との間の位相差に応じた信号を停止せずにチャージポンプに出力し続けるように構成されている。

また、従来のＰＬＬ回路では、位相同期ループにより帰還クロック信号の位相を常時一定に保つためのフィードバック制御を行っているので、出力クロック信号（ＶＣＯ出力）は位相又は周波数の微小な変化に追従した波形となる。

従って、従来のＰＬＬ回路では、同期状態であっても位相比較器が位相差に応じた信号を出力し続けているので、出力クロック信号にはジッタ（時間的なずれや揺らぎ）が発生することになる。特に、従来のＰＬＬ回路が搭載されるシステムのモード切替時や電源投入時などにおいて、このジッタの発生は顕著である。

なお、上記の位相比較器の問題点は、周波数比較器においても同様に発生する。また、従来のＤＬＬ（Delay Locked Loop）回路においても同様に発生する。

本発明は、上記のような従来の課題を解決するためになされたものであり、基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現することを目的とする。

上記目的を達成するために、本発明に係るＰＬＬ回路は、基準クロック信号及び出力クロック信号の帰還クロック信号の両者の位相を比較して、その両者の位相差に応じた位相差信号を出力する位相比較器と、前記位相比較器から出力された前記位相差信号をチャージポンプ電流に変換するチャージポンプと、前記チャージポンプから出力された前記チャージポンプ電流に応じた電圧を平滑化するローパスフィルタと、前記ローパスフィルタから出力された電圧に応じた周波数となる前記出力クロック信号を生成する電圧制御発振器と、前記基準クロック信号及び前記帰還クロック信号の同期を判定する同期判定回路と、を備え、前記同期判定回路は、前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号の位相を基準として前記帰還クロック信号の位相が進相又は遅相であるかを検出して、前記基準クロック信号と前記帰還クロック信号との位相差の期間、進相検出信号又は遅相検出信号を出力する進相及び遅相検出部と、前記進相及び遅相検出部から前記進相検出信号が出力されている期間、初期値からの計数を開始して、計数値が第１の規定値に到達したときに当該計数値をリセットする進相期間計数部と、前記進相及び遅相検出部から前記遅相検出信号が出力されている期間、初期値からの計数を開始して、計数値が前記第１の規定値に到達したときに当該計数値をリセットする遅相期間計数部と、 前記進相期間計数部又は前記遅相期間計数部の計数値が前記第１の規定値に到達しない回数が第２の規定値を上回ったとき、位相同期検出信号を出力する位相同期判定部と、を備え、前記チャージポンプ、前記ローパスフィルタ又は前記電圧制御発振器は、前記位相同期検出信号に基づいてループゲインを低減するように制御される。

この構成によれば、進相検出信号又は遅相検出信号が出力されている基準クロック信号及び帰還クロック信号の位相差の期間を計数したときの計数値が第１の規定値に到達しなければ、基準クロック信号及び帰還クロック信号の両者の位相が近いと判定される。さらに、その計数値が第１の規定値に到達しない回数が第２の規定値を上回れば、両者の位相が近いとの判定が第２の規定値の回数分繰り返し行われたことになるので、このとき、基準クロック信号及び帰還クロック信号の両者の位相が等しいことを表す位相同期検出信号が出力される。そして、この位相同期検出信号は、ループゲインを低減するようにチャージポンプ、ローパスフィルタ又は電圧制御発振器を制御する制御信号として用いられる。これにより、基準クロック信号及び帰還クロック信号が同期しても位相比較器から位相差信号が出力され続けるＰＬＬ回路において、両信号の同期を適切に検出するとともに、この同期検出時にループゲインを低減することによって低ジッタ動作を実現できる。

上記のＰＬＬ回路において、前記進相及び遅相検出部は、前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号が入力されたときに加算計数し、前記帰還クロック信号が入力されたときに減算計数するアップダウン計数部と、前記アップダウン計数部の計数値がその初期値から離れた規定値となるときに、前記アップダウン計数部の計数値を所定値にリセットさせるリセット信号を出力するリセット信号生成部と、前記リセット信号に基づいて前記進相検出信号又は前記遅相検出信号を生成する進相及び遅相検出信号生成部と、を備えるとしてもよい。

この構成によれば、ジッタが生じている場合の基準クロック信号及び帰還クロック信号の両者の位相関係を直接的かつ一義的に判定することは困難なため、まず両者の周波数関係を判定した上で、その判定結果に基づいて両者の位相関係を判定する。つまり、両者の周波数関係は、基準クロック信号が入力されると加算計数（カウントアップ）し、帰還クロック信号が入力されると減算計数（カウントダウン）するアップダウン計数部の計数値に基づいて容易に行える。なお、基準クロック信号の周波数を基準として帰還クロック信号の周波数が高い場合と低い場合とでは、リセット信号が生成される際のアップダウン計数部の計数値が異なることを利用する。そして、基準クロック信号の周波数に対して帰還クロック信号の周波数が高ければ、基準クロック信号の位相に対して帰還クロック信号の位相は進んだ状態に次第に移行するであろうし、逆に帰還クロック信号の周波数が低ければ、基準クロック信号の位相に対して帰還クロック信号の位相は遅れた状態に次第に移行するであろうことが容易に推測できる。そこで、両者の周波数差が判定された後に、アップダウン計数部の計数値に応じて生成されるリセット信号によって基準クロック信号の位相を基準として帰還クロック信号の位相が進相又は遅相のいずれであるかを判定できる。

上記のＰＬＬ回路において、前記同期判定回路は、前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号の位相を基準として前記帰還クロック信号の位相が進相又は遅相であるかを検出して、進相又は遅相が連続して検出された回数を計数する進相及び遅相連続回数計数部と、前記進相及び遅相連続回数計数部の計数値が２以上である前記第３の規定値に到達する回数が第４の規定値を上回ったとき、周波数同期検出信号を出力する周波数同期判定部と、を備え、前記チャージポンプ、前記ローパスフィルタ又は前記電圧制御発振器は、前記位相同期検出信号及び前記周波数同期検出信号に基づいてループゲインを低減するように制御されるとしてもよい。

この構成によれば、進相又は遅相が連続して検出された回数を計数したときの計数値が第３の規定値に到達すれば、基準クロック信号及び帰還クロック信号の両者の周波数が近いと判定される。さらに、その計数値が第３の規定値に到達する回数が第４規定値を上回れば、両者の周波数が近いとの判定が第４の規定値の回数分繰り返し行われたことになるので、このとき、基準クロック信号及び帰還クロック信号の両者の周波数が等しいことを表す周波数同期検出信号が出力される。そして、この周波数同期検出信号は、位相同期検出信号と同様に、ループゲインを低減するようにチャージポンプ、ローパスフィルタ又は電圧制御発振器を制御する制御信号として用いられる。これにより、基準クロック信号及び帰還クロック信号が同期しても位相比較器及び周波数比較器から信号が出力され続けるＰＬＬ回路において、両信号の同期を適切に検出するとともに、この同期検出時にループゲインを低減することによって低ジッタ動作を実現できる。

上記のＰＬＬ回路において、前記進相及び遅相連続回数計数部は、前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号が入力されたときに加算計数し、前記帰還クロック信号が入力されたときに減算計数するアップダウン計数部と、前記アップダウン計数部の計数値がその初期値から離れた規定値となるときに、前記アップダウン計数部の計数値を所定値にリセットさせるリセット信号を出力するリセット信号生成部と、前記アップダウン計数部の計数値が連続して前記初期値となる回数を計数する初期値計数部と、を備えるとしてもよい。

この構成によれば、進相又は遅相が連続して検出された回数を適切に計数することができる。

上記目的を達成するために、その他の本発明に係るＤＬＬ回路は、基準クロック信号を順次遅延させるタップ付きの複数段の遅延素子を備え、各タップから位相差の異なる多相クロック信号を生成する多相クロック信号生成部と、基準クロック信号及び前記多相クロック信号生成部の各タップのうち選択されたタップから出力された多相クロック信号（以下、遅延クロック信号という）の両者の位相を比較して、その両者の位相差に応じた位相差信号を出力する位相比較器と、前記位相比較器から出力された前記位相差信号をチャージポンプ電流に変換するチャージポンプと、前記チャージポンプから出力された前記チャージポンプ電流に応じた電圧を平滑化し、この平滑化した電圧は、前記基準クロック信号及び前記遅延クロック信号の位相差がなくなるように前記多相クロック信号生成部の各タップのいずれかを選択するための制御信号であるローパスフィルタと、前記基準クロック信号及び前記遅延クロック信号の同期を判定する同期判定回路と、を備え、前記同期判定回路は、前記基準クロック信号及び前記遅延クロック信号が入力され、前記基準クロック信号の位相を基準として前記遅延クロック信号の位相が進相又は遅相であるかを検出して、前記基準クロック信号と前記遅延クロック信号との位相差の期間、進相検出信号又は遅相検出信号を出力する進相及び遅相検出部と、前記進相及び遅相検出部から前記進相検出信号が出力されている期間、初期値からの計数を開始して、計数値が第１の規定値に到達したときに当該計数値をリセットする進相期間計数部と、前記進相及び遅相検出部から前記遅相検出信号が出力されている期間、初期値からの計数を開始して、計数値が前記第１の規定値に到達したときに当該計数値をリセットする遅相期間計数部と、前記進相期間計数部又は前記遅相期間計数部の計数値が前記第１の規定値に到達しない回数が第２の規定値を上回ったとき、位相同期検出信号を出力する位相同期判定部と、を備え、前記チャージポンプ又は前記ローパスフィルタは、前記位相同期検出信号に基づいてループゲインを低減するように制御される。

この構成によれば、基準クロック信号及び遅延クロック信号が同期しても位相比較器から位相差信号が出力され続けるＤＬＬ回路において、両信号の同期を適切に検出するとともに、この同期検出時にループゲインを低減することによって低ジッタ動作を実現できる。

本発明によれば、基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現できる。

本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。 図１に示す同期判定回路の構成を示すブロック図である。 図２に示す同期判定回路の動作を説明するためのタイミングチャートである。 図２に示す同期判定回路の動作を説明するためのタイミングチャートである。 本発明の第１の実施の形態に係るＰＬＬ回路の変形例の構成を示すブロック図である。 本発明の第１の実施の形態に係るＰＬＬ回路のその他の変形例の構成を示すブロック図である。 本発明の第２の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。 図７に示す同期判定回路の構成を示すブロック図である。 図７に示す同期判定回路の動作を説明するためのタイミングチャートである。 図７に示す同期判定回路の動作を説明するためのタイミングチャートである。 本発明の第３の実施の形態に係るＤＬＬ回路の構成を示すブロック図である。 従来のＰＬＬ回路の構成を示すブロック図である。

以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（第１の実施の形態）
[ＰＬＬ回路の構成]
以下、図１を用いて本発明の第１の実施の形態に係るＰＬＬ回路の構成を説明する。

図１は、本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。図１に示すＰＬＬ回路は、位相比較器１０と、チャージポンプ１１と、ＬＰＦ（ローパスフィルタ）１２と、ＶＣＯ（電圧制御発振器）１３と、１／Ｎ分周器１４と、同期判定回路１５とを備えて構成されている。

位相比較器１０は、外部から入力された基準クロック信号Ｒ及び１／Ｎ分周器１４を介して帰還された出力クロック信号ＣＬＫの帰還クロック信号Ｖの両者の位相を比較して、その両者の位相差に応じた位相差信号を出力する。具体的には、帰還クロック信号Ｖが基準クロック信号ＣＬＫよりも位相が遅れている場合、出力クロック信号ＣＬＫの周波数を高くさせるような位相差に応じたパルス幅の位相差信号を出力する。逆に、帰還クロック信号Ｖが基準クロック信号Ｒに比べて位相が進んでいる場合、出力クロック信号ＣＬＫの周波数を低くさせるような位相差に応じたパルス幅の位相差信号を出力する。

チャージポンプ１１は、位相比較器１０から出力された位相差信号をチャージポンプ電流に変換して出力する。また、チャージポンプ１１は、チャージポンプ電流の電流量を第１の電流量又は第１の電流量よりも小さい第２の電流量に切り替えるためのスイッチＳＷ１を設けている。このスイッチＳＷ１は、同期判定回路１５から出力された位相同期検出信号Ｐ＿ＤＥＴに基づいてオンオフされる。

ＬＰＦ１２は、チャージポンプ１１から出力されたチャージポンプ電流に応じた電圧を平滑化して出力する。

ＶＣＯ１３は、ＬＰＦ１２の出力電圧に応じた周波数となる出力クロック信号ＣＬＫを生成して出力する。

１／Ｎ分周器１４は、ＶＣＯ１３から出力された出力クロック信号ＣＬＫの周波数を１／Ｎ（Ｎは自然数）倍に分周した帰還クロック信号Ｖを生成して位相比較器１０に帰還させる。これにより、基準クロック信号Ｒに位相同期し、かつ基準クロック信号Ｒの周波数をＮ倍に逓倍した周波数の出力クロック信号ＣＬＫが得られる。なお、周波数を変える必要がない場合には、１／Ｎ分周器１４を設ける必要がなく、ＶＣＯ１３から出力された出力クロック信号ＣＬＫがそのまま位相比較器１０に帰還される。

同期判定回路１５は、基準クロック信号Ｒ及び帰還クロック信号Ｖの同期を判定する。本実施の形態では、同期判定回路１５は、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいか否か（位相同期）のみを判定し、両者の位相が等しいことを判定した場合に、位相同期検出信号Ｐ＿ＤＥＴを出力するように構成されている。なお、位相同期検出信号Ｐ＿ＤＥＴは、チャージポンプ１１のスイッチＳＷ１をオフし、チャージポンプ電流の電流量を第１の電流量から第２の電流量に減少させるための制御信号として用いられる。

[同期判定回路の構成]
図２は、図１に示した同期判定回路の構成を示すブロック図である。

図２に示す同期判定回路１５は、進相及び遅相検出部１５８と、進相期間計数部１５５と、遅相期間計数部１５６と、位相同期判定部１５７と、を備える。

進相及び遅相検出部１５８は、基準クロック信号Ｒ及び帰還クロック信号Ｖが入力され、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相が進相又は遅相であるかを検出するように構成されている。また、基準クロック信号Ｒの一周期毎に、基準クロック信号Ｒと帰還クロック信号Ｖとの間の位相差の期間、進相検出信号ＤＯＷＮ又は遅相検出信号ＵＰを出力するように構成されている。
進相及び遅相検出部１５８は、アップダウン計数部１５０と、リセット信号生成部１５１と、進相及び遅相検出信号生成部１５４とを備えている。
アップダウン計数部１５０は、基準クロック信号Ｒ及び帰還クロック信号Ｖが入力され、基準クロック信号Ｒの周期が切り替わったときに加算計数（カウントアップ）し、帰還クロック信号Ｖの周期が切り替わったときに減算計数（カウントダウン）する。

リセット信号生成部１５１は、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄがその初期値（例えば０）から離れた規定値（例えば上限値＋２、下限値−１）となるときに、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄを所定値（例えば上限値＋２のときは０、下限値−１のときは＋１）にリセットするためのリセット信号ＲＳＴを出力する。

進相及び遅相検出信号生成部１５４は、リセット信号生成部１５１からリセット信号ＲＳＴに基づいて、進相であること検出した旨を表した進相検出信号ＤＯＷＮ又は遅相であることを検出した旨を表した遅相検出信号ＵＰを生成する。また、進相及び遅相検出信号生成部１５４は、リセット信号ＲＳＴによりリセットされたときの計数値ｃｎｔ＿ｕｄに基づいて、現在の状態が進相状態又は遅相状態のいずれであるかを表した位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔを生成する。なお、本実施の形態では、進相状態をＬｏｗレベルとし、遅相状態をＨｉｇｈレベルとして表す。

進相期間計数部１５５は、進相及び遅相検出信号生成部１５４から進相検出信号ＤＯＷＮが出力されている期間、初期値（例えば０）からの計数を開始して、計数値ｃｎｔ＿ｄｎが規定値Ｌに到達したときに当該計数値ｃｎｔ＿ｄｎを自己リセットする。また、進相期間計数部１５５は、計数値ｃｎｔ＿ｄｎが規定値Ｌに到達しない回数が規定値Ｓを上回ったとき、その旨を表す進相同期検出信号Ｐ＿ＤＥＴ＿ＤＮを出力する。

遅相期間計数部１５６は、進相及び遅相検出信号生成部１５４から遅相検出信号ＵＰが出力されている期間、初期値（例えば０）からの計数を開始して、計数値ｃｎｔ＿ｕｐが規定値Ｌに到達したときに当該計数値ｃｎｔ＿ｕｐを自己リセットする。さらに、遅相期間計数部１５６は、計数値ｃｎｔ＿ｕｐが規定値Ｌに到達しない回数が規定値Ｓを上回ったとき、その旨を表す遅相同期検出信号Ｐ＿ＤＥＴ＿ＵＰを出力する。

位相同期判定部１５７は、進相期間計数部１５５から進相同期検出信号Ｐ＿ＤＥＴ＿ＤＮが入力されるか又は遅相期間計数部１５６から遅相同期検出信号Ｐ＿ＤＥＴ＿ＵＰが入力されたとき、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいことを表す位相同期検出信号Ｐ＿ＤＥＴを出力する。

[位相同期判定動作]
以下では、図３、図４に示されるタイミングチャートを用いて、図２に示した同期判定回路１５による位相同期判定動作を説明する。

図３は、図２に示した進相及び遅相検出信号生成部１５４における進相検出信号ＤＯＷＮ及び遅相検出信号ＵＰの生成手順を説明するためのタイミングチャートである。

図３の中で、基準クロック信号Ｒのパルス波形は基準クロック信号Ｒが入力された時（周期の切り替わり時）を表しており、帰還クロック信号Ｖのパルス波形は帰還クロック信号Ｖが入力された時（周期の切り替わり時）を表している。基準クロック信号Ｒの各周期は等間隔であるのに対し、帰還クロック信号Ｖの各周期にはばらつきが発生している。

アップダウン計数部１５０は、上記のとおり、基準クロック信号Ｒが入力されたときには加算計数（カウントアップ）し、帰還クロック信号Ｖが入力されたときは減算計数（カウントダウン）するものである。例えば、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄの初期値が“０”とした場合に、まず基準クロック信号Ｒが入力されると計数値ｃｎｔ＿ｕｄは“1”となり、つぎに帰還クロック信号Ｖが入力されると計数値は“０”となる。つまり、アップダウン計数部１５０の計数値が“０”となることは、基準クロック信号Ｒと帰還クロック信号Ｖとが順番を変えずに交互に入力されるということを表している。よって、アップダウン計数部１５０の計数値の状態遷移を観測することによって、基準クロック信号Ｒの周波数ｆｒ及び帰還クロック信号Ｖの周波数ｆｖが等しいことが検出できる。

リセット信号生成部１５１は、上記のとおり、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが入力され、この計数値ｃｎｔ＿ｕｄが初期値より離れた規定値である“２”又は“−１”となるタイミングで、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄをリセットするためのリセット信号ＲＳＴを出力するものである。なお、計数値ｃｎｔ＿ｕｄが“２”又は“−１”になるときとは、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相関係が逆転したことを表している。

基準クロック信号Ｒの周波数ｆｒに対して帰還クロック信号Ｖの周波数ｆｖが高い場合（ｆｒ＜ｆｖ）には、リセット信号生成部１５１は、計数値ｃｎｔ＿ｕｄが“−１”となるときにリセット信号ＲＳＴを出力するように構成されている。また、この場合、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相が進んだ状態（帰還クロック信号Ｖが基準クロック信号Ｒより先に入力される状態）に移行するので、進相及び遅相検出信号生成部１５４は、進相検出信号ＤＯＷＮを出力する必要がある。そこで、進相及び遅相検出信号生成部１５４は、リセット信号生成部１５１から出力されるリセット信号ＲＳＴを用いて、位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔをＨｉｇｈレベル（遅相状態）からＬｏｗレベル（進相状態）に切り替える。

例えば、図３中の波形例では、時刻Ｔ１より前では、アップダウン計数部１５０に対して基準クロック信号Ｒ、帰還クロック信号Ｖの順で入力されるので、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相は遅れている。一方、時刻Ｔ１より後では、アップダウン計数部１５０に対して帰還クロック信号Ｖ、基準クロック信号Ｒの順で入力されるので、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相は進んでいる。よって、時刻Ｔ１のとき、計数値ｃｎｔ＿ｕｄが“０”から“−１”となり、進相及び遅相検出信号生成部１５４は、Ｌｏｗレベルの位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔを出力する。

進相及び遅相検出信号生成部１５４は、位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔがＬｏｗレベルである期間、図３中の時刻Ｔ３、Ｔ４のように、計数値ｃｎｔ＿ｕｄが“−１”又は“０”のときに、Ｈｉｇｈレベルの進相検出信号ＤＯＷＮを出力する。なお、遅相検出信号ＵＰはＬｏｗレベルを維持する。

基準クロック信号Ｒの周波数ｆｒに対して帰還クロック信号Ｖの周波数ｆｖが低い場合（ｆｒ＞ｆｖ）には、リセット信号生成部１５１は、計数値ｃｎｔ＿ｕｄが“２”のときにリセット信号ＲＳＴを出力するように構成されている。この場合、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相が遅れた状態（帰還クロック信号Ｖが基準クロック信号Ｒより後に入力される状態）に移行するので、進相及び遅相検出信号生成部１５４は遅相検出信号ＵＰを出力する必要がある。そこで、進相及び遅相検出信号生成部１５４は、リセット信号生成部１５１から出力されるリセット信号ＲＳＴを用いて、位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔのレベルをＬｏｗレベル（進相状態）からＨｉｇｈレベル（遅相状態）に切り替える。

例えば、図３中の波形例では、時刻Ｔ２より前では、アップダウン計数部１５０に対して帰還クロック信号Ｖ、基準クロック信号Ｒの順で入力されるので、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相は進んでいる。一方、時刻Ｔ２より後では、アップダウン計数部１５０に対して基準クロック信号Ｒ、帰還クロック信号Ｖの順で入力されるので、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相は遅れている。よって、時刻Ｔ２のとき、計数値ｃｎｔ＿ｕｄが“１”から“２”となり、進相及び遅相検出信号生成部１５４は、Ｈｉｇｈレベルの位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔを出力する。

進相及び遅相検出信号生成部１５４は、位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔがＨｉｇｈレベルである期間、図３中の時刻Ｔ５、Ｔ６のように、計数値ｃｎｔ＿ｕｄが“１”又は“２”のときに、Ｈｉｇｈレベルの遅相検出信号ＵＰを出力する。なお、進相検出信号ＤＯＷＮはＬｏｗレベルを維持する。

図４は、図２に示した位相同期判定部における位相同期検出信号Ｐ＿ＤＥＴの生成手順を説明するためのタイミングチャートである。

図４に示す例は、位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔがＨｉｇｈレベルの場合、つまり、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相が遅れた状態となり、進相及び遅相検出信号生成部１５４は遅相検出信号ＵＰを出力する場合の波形である。

遅相期間計数部１５６は、進相及び遅相検出信号生成部１５４から出力される遅相検出信号ＵＰがＬｏｗレベルからＨｉｇｈレベルに切り替わるとき、初期値“０”から計数を開始する。遅相検出信号ＵＰがＨｉｇｈレベルの期間、計数値ｃｎｔ＿ｕｐが規定値Ｌに到達したときに当該計数値ｃｎｔ＿ｕｐは初期値“０”に自己リセットされる。つまり、規定値Ｌまで計数できれば基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相差が大きく、規定値Ｌまで計数できなければ基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相差が等しくなってきた事を表している。

このような計数処理が、位相状態検出信号ｕｐｄｏｗｎ＿ｄｅｔがＨｉｇｈレベルの期間の間に、遅相検出信号ＵＰがＨｉｇｈレベルとなる毎に実行される。そして、かかる計数処理の過程で、計数値ｃｎｔ＿ｕｐが規定値Ｌに到達しない回数が規定値Ｓを上回ったとき、遅相期間計数部１５６から出力される遅相同期検出信号Ｐ＿ＤＥＴ＿ＵＰがＬｏｗレベルからＨｉｇｈレベルに切り替わる。これにより、位相同期判定部１５７は、Ｈｉｇｈレベルの遅相同期検出信号Ｐ＿ＤＥＴ＿ＵＰの入力を受けて、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいことを表す位相同期検出信号Ｐ＿ＤＥＴを出力する。

図４に示す例では、規定値Ｓが“２”の場合を示しており、時刻Ｔ１において計数値ｃｎｔ＿ｕｐが規定値Ｌに到達しない回数が“２”となり規定値Ｓと一致するので、遅相同期検出信号Ｐ＿ＤＥＴ＿ＵＰがＬｏｗレベルからＨｉｇｈレベルに切り替わるとともに、位相同期検出信号Ｐ＿ＤＥＴがＬｏｗレベルからＨｉｇｈレベルに切り替わる。

以上、本発明の第１の実施の形態によれば、進相検出信号ＤＯＷＮ又は遅相検出信号ＵＰが出力されている基準クロック信号Ｒ及び帰還クロック信号Ｖの位相差の期間を計数したときの計数値ｃｎｔ＿ｄｎ又はｃｎｔ＿ｕｐが規定値Ｌに到達しなければ、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が近いと判定される。さらに、その計数値ｃｎｔ＿ｄｎ又はｃｎｔ＿ｕｐが規定値Ｌに到達しない回数が規定値Ｓを上回れば、両者の位相が近いとの判定が規定値Ｓの回数分繰り返し行われたことになるので、このとき、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいことを表す位相同期検出信号Ｐ＿ＤＥＴが出力される。そして、この位相同期検出信号Ｐ＿ＤＥＴは、ループゲインを低減するようにチャージポンプ１１の電流量を制御する制御信号として用いられる。これにより、基準クロック信号Ｒ及び帰還クロック信号Ｖが同期しても位相比較器１０から位相差信号が出力され続けるＰＬＬ回路において、両信号の同期を適切に検出するとともに、この同期検出時にループゲインを低減することによって低ジッタ動作を実現できる。

また、ジッタが生じている場合の基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相関係を直接的かつ一義的に判定することは困難なため、まず両者の周波数関係を判定した上で、その判定結果に基づいて両者の位相関係を判定する。つまり、両者の周波数関係は、基準クロック信号Ｒが入力されると加算計数（カウントアップ）し、帰還クロック信号Ｖが入力されると減算計数（カウントダウン）するアップダウン計数部１５０の計数値ｃｎｔ＿ｕｄに基づいて容易に行える。なお、基準クロック信号Ｒの周波数を基準として帰還クロック信号Ｖの周波数が高い場合と低い場合とでは、リセット信号ＲＳＴが生成される際のアップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが異なることを利用する。そして、基準クロック信号Ｒの周波数に対して帰還クロック信号Ｖの周波数が高ければ、基準クロック信号Ｒの位相に対して帰還クロック信号Ｖの位相は進んだ状態に次第に移行するであろうし、逆に帰還クロック信号Ｖの周波数が低ければ、基準クロック信号Ｒの位相に対して帰還クロック信号Ｖの位相は遅れた状態に次第に移行するであろうことが容易に推測できる。そこで、両者の周波数差が判定された後に、アップダウン計数部１５０の計数値ｃｎｄ＿ｕｄに応じて生成されるリセット信号ＲＳＴによって基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相が進相又は遅相のいずれであるかを判定できる。

[変形例]
図５は、本発明の第１の実施の形態に係るＰＬＬ回路の構成の変形例を示すブロック図である。なお、図５に示すＰＬＬ回路は、同期判定回路１５から出力された位相同期検出信号Ｐ＿ＤＥＴに基づいてＬＰＦ１２の出力電圧を制御するように構成されている。

ＬＰＦ１２は、入力に対して直列に設けられた抵抗と入力に対して並列に設けられたコンデンサとにより構成されており、チャージポンプ１１から出力されたチャージポンプ電流が当該抵抗を介して当該コンデンサに充電される。このコンデンサに充電された電圧が、高周波成分が除去されたＬＰＦ１２の出力電圧となる。また、ＬＰＦ１２は、上記の抵抗として並列に接続した２つの抵抗を備えており、一方の抵抗に接続されたスイッチＳＷ２のオンオフによりＲＣ時定数並びにカットオフ周波数が切り替えられるように構成されている。つまり、同期判定回路１５からＨｉｇｈレベルの位相同期検出信号Ｐ＿ＤＥＴが出力されたとき（基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいとき）、ＬＰＦ１２は、この位相同期検出信号Ｐ＿ＤＥＴに基づいてスイッチＳＷ２をオンしてカットオフ周波数を低く（ＲＣ時定数を高く）するようにする。これにより、ＶＣＯ１３の電圧変動が抑制され、低ジッタ動作に移行できる。

図６は、本発明の第１の実施の形態に係るＰＬＬ回路の構成のその他の変形例を示すブロック図である。なお、図６に示すＰＬＬ回路は、同期判定回路１５から出力された位相同期検出信号Ｐ＿ＤＥＴに基づいてＶＣＯ１３の出力電圧を制御するように構成されている。

ＶＣＯ１３は、演算増幅器を用いた発振回路として構成されている。また、ＶＣＯ１３は、演算増幅器の電流源として並列に接続した２つの電流源を備えており、一方の電流源に接続されたスイッチＳＷ３のオンオフにより演算増幅器に供給される電流量が切り替えられるように構成されている。つまり、同期判定回路１５からＨｉｇｈレベルの位相同期検出信号Ｐ＿ＤＥＴが出力されたとき（基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいとき）、ＶＣＯ１３は、この位相同期検出信号Ｐ＿ＤＥＴに基づいてスイッチＳＷ３をオフして演算増幅器に供給される電流量を減少させる。これにより、ＶＣＯ１３の電圧変動が抑制され、低ジッタ動作に移行できる。
（第２の実施の形態）
[ＰＬＬ回路の構成]
図７は本発明の第２の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。

図７に示すＰＬＬ回路は、図１に示すＰＬＬ回路と対比して、周波数比較のために周波数比較器１６が設けられた点、同期判定回路１５から周波数同期検出信号Ｆ＿ＤＥＴが生成される点、及び周波数比較器１６向けのチャージポンプ１７が設けられ周波数同期検出信号Ｆ＿ＤＥＴに基づいてチャージポンプ１７の電流量が制御される点が相違する。

周波数比較器１６は、外部から入力された基準クロック信号Ｒ及び１／Ｎ分周器１４を介して帰還された出力クロック信号ＣＬＫの帰還クロック信号Ｖの両者の周波数を比較して、その両者の周波数差に応じた周波数差信号を出力する。具体的には、帰還クロック信号Ｖが基準クロック信号ＣＬＫよりも周波数が低い場合、出力クロック信号ＣＬＫの周波数を高くさせるような周波数差に応じたパルス幅の周波数差信号を出力する。逆に、帰還クロック信号Ｖが基準クロック信号Ｒに比べて周波数が高い場合、出力クロック信号ＣＬＫの周波数を低くさせるような周波数差に応じたパルス幅の周波数差信号を出力する。

同期判定回路１５は、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいか否かを判定し、両者の位相が等しいことを判定した場合に、位相同期検出信号Ｐ＿ＤＥＴを出力する。この位相同期検出信号Ｐ＿ＤＥＴはチャージポンプ１１の電流量を切り替えるための制御信号として用いられる。さらに、同期判定回路１５は、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の周波数が等しいか否かを判定し、両者の周波数が等しいことを判定した場合に、周波数同期検出信号Ｆ＿ＤＥＴを出力する。この周波数同期検出信号Ｆ＿ＤＥＴはチャージポンプ１７の電流量を切り替えるための制御信号として用いられる。

チャージポンプ１７は、周波数比較器１６から出力された周波数差信号をチャージポンプ電流に変換して出力する。なお、チャージポンプ１７のチャージポンプ電流はチャージポンプ１１のチャージポンプ電流と合成されてＬＰＦ１２に供給される。また、チャージポンプ１７は、チャージポンプ１１と同様に、チャージポンプ電流の電流量を第１の電流量又は第１の電流量よりも小さい第２の電流量に切り替えるためのスイッチＳＷ１を設けている。このスイッチＳＷ１は、同期判定回路１５から出力された周波数同期検出信号Ｆ＿ＤＥＴに基づいてオンオフされる。

なお、図７に示すＰＬＬ回路は、周波数比較器１６を設けずに、位相比較器１０において周波数比較を行うように構成してもよい。この場合の位相比較器１０は位相周波数比較器（ＰＦＤ）と呼ばれる。
[同期判定回路の構成]
図８は、図７に示した同期判定回路１５の構成を示すブロック図である。

図８に示す同期判定回路１５は、図２に示した同期判定回路１５と対比して、進相及び遅相連続回数計数部１５９の一部を構成する初期値計数部１５２と、周波数同期判定部１５３とをさらに備えている点が相違する。

進相及び遅相連続回数計数部１５９は、基準クロック信号Ｒ及び帰還クロック信号Ｖが入力され、基準クロック信号Ｒの位相を基準として帰還クロック信号Ｖの位相が進相又は遅相であるかを検出して、帰還クロック信号Ｖの一周期毎に、進相又は遅相が連続して検出された回数を計数するように構成されている。

進相及び遅相連続回数計数部１５９は、初期値計数部１５２と、アップダウン計数部１５０と、リセット信号生成部１５１とにより構成されている。

アップダウン計数部１５０は、上記のとおり、基準クロック信号Ｒが入力されたときには加算計数（カウントアップ）し、帰還クロック信号Ｖが入力されたときは減算計数（カウントダウン）するものである。

リセット信号生成部１５１は、上記のとおり、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが入力され、この計数値ｃｎｔ＿ｕｄが初期値より離れた規定値である“２”又は“−１”となるタイミングで、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄを所定値にリセットするためのリセット信号ＲＳＴを出力するものである。

初期値計数部１５２は、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが連続して初期値“０”となる回数を計数する。なお、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが初期値“０”となることは、基準クロック信号Ｒと帰還クロック信号Ｖとが順番を変えずに交互に入力されるということを表している。従って、計数値ｃｎｔ＿ｕｄが初期値“０”となる回数を計数することによって、基準クロック信号Ｒと帰還クロック信号Ｖとの位相関係が切り替わらない期間を検出できる。

周波数同期判定部１５３は、初期値計数部１５２の計数値ｃｎｔ＿ｚｅｒｏが２以上である規定値Ｎに到達した回数が規定値Ｒを上回ったとき、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の周波数が等しいことを表す周波数同期検出信号Ｆ＿ＤＥＴを出力する。
[周波数同期判定動作]
以下では、図９、図１０に示されるタイミングチャートを用いて、図８に示した同期判定回路１５による周波数同期判定動作を説明する。

図９は、基準クロック信号Ｒの周波数ｆｒを基準として帰還クロック信号Ｖの周波数ｆｖが低い場合（ｆｒ＞ｆｖ）における、周波数同期検出信号Ｆ＿ＤＥＴの生成手順を説明するためのタイミングチャートである。

時刻Ｔ１では、基準クロック信号Ｒがアップダウン計数部１５０に入力されて、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄは“1”となる。つぎに、時刻Ｔ２では、帰還クロック信号Ｖがアップダウン計数部１５０に入力されて、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄは“０”となる。以降、基準クロック信号Ｒ又は帰還クロック信号Ｖがアップダウン計数部１５０に入力される毎に計数値ｃｎｔ＿ｕｄの加算計数（カウントアップ）又は減算計数（カウントダウン）が行われる。

時刻Ｔ３では、基準クロック信号Ｒがアップダウン計数部１５０に入力されて、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが“１”となる。つぎに、時刻Ｔ４では、基準クロック信号Ｒが連続してアップダウン計数部１５０に入力されるので、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが“２”となる。なお、計数値ｃｎｔ＿ｕｄが“２”となったとき、リセット信号生成部１５１により生成されたリセット信号ＲＳＴによって、計数値ｃｎｔ＿ｕｄが“０”にリセットされる。

このように、計数値ｃｎｔ＿ｕｄが“２”となることは、帰還クロック信号Ｖがアップダウン計数部１５０に入力された後、基準クロック信号Ｒが２回続けてアップダウン計数部１５０に入力されたことを表している。また、計数値ｃｎｔ＿ｕｄが“２”となることは、基準クロック信号Ｒの周波数ｆｒを基準として帰還クロック信号Ｖの周波数ｆｖが低い（ｆｒ＞ｆｖ）場合において発生する。

初期値計数部１５２では、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが入力されて、この計数値ｃｎｔ＿ｕｄが“０”なる状態が計数される。初期値計数部１５２にはアップダウン計数部１５０と同様にリセット信号生成部１５１において生成されたリセット信号ＲＳＴが入力され、このリセット信号ＲＳＴによって初期値計数部１５２の計数値ｃｎｔ＿ｚｅｒｏがリセットされる。初期値計数部１５２は、計数値ｃｎｔ＿ｚｅｒｏが規定値Ｎ以上となれば、Ｈｉｇｈレベルのフラグ信号ＦＬＡＧを出力する。

図９に示す例では、規定値Ｎが“３”の場合であり、時刻Ｔ５において計数値ｃｎｔ＿ｚｅｒｏが“３”となるので、フラグ信号ＦＬＡＧがＬｏｗレベルからＨｉｇｈレベルに切り替わっている。ここで、初期値計数部１５２において設定される規定値Ｎは、基準クロック信号Ｒ及び帰還クロック信号Ｖがアップダウン計数部１５０に順番を変えずに交互に連続して入力された状態を表しており、任意に設定できる変数である。この規定値Ｎを大きく設定する程、基準クロック信号Ｒ及び帰還クロック信号Ｖの周波数差が小さい周波数同期を検出できる。

周波数同期判定部１５３では、初期値計数部１５２から出力されるフラグ信号ＦＬＡＧが入力され、初期値計数部１５２の計数値ｃｎｔ＿ｚｅｒｏがリセット信号ＲＳＴによってリセットされるタイミングで動作する。なお、周波数同期判定部１５３は、フラグ信号ＦＬＡＧがＨｉｇｈレベルとなる期間を計数するための第１の計数部（ｃｎｔ＿ｄｅｔ＿ｒ）と、フラグ信号ＦＬＡＧがＬｏｗレベルとなる期間を計数するための第２の計数部（ｃｎｔ＿ｄｅｔ＿ｆ）とを備えている。

第１の計数部は、フラグ信号ＦＬＡＧがＨｉｇｈレベルである場合、初期値計数部１５２がリセットされるタイミングで、計数値ｃｎｔ＿ｄｅｔ＿ｒを加算計数（カウントアップ）する。そして、第１の計数部は、第２の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｆが規定値Ｆと等しくなったとき、計数値ｃｎｔ＿ｄｅｔ＿ｒを初期値にリセットする。この計数値ｃｎｔ＿ｄｅｔ＿ｒは、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の周波数がどれだけの期間等しい状態にあるのか判定するための指標となる。

第２の計数部は、フラグ信号ＦＬＡＧがＬｏｗレベルである場合、初期値計数部１５２がリセットされるタイミングで、計数値ｃｎｔ＿ｄｅｔ＿ｆを加算計数（カウントアップ）する。そして、第２の計数部は、第１の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｒが規定値Ｒと等しくなったとき、計数値ｃｎｔ＿ｄｅｔ＿ｆを初期値にリセットする。この計数値ｃｎｔ＿ｄｅｔ＿ｆは、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の周波数がどれだけの期間等しくない状態にあるのかを判定するための指標となる。

図９に示す例では、規定値Ｒが“１”及び規定値Ｆが“２”の場合を示している。時刻Ｔ４では、第１の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｒが“１（＝規定値Ｒ）”となるので、周波数同期検出信号Ｆ＿ＤＥＴがＬｏｗレベルからＨｉｇｈレベルに切り替わっている。また、時刻Ｔ６では、第２の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｆが“２（＝規定値Ｆ）”となるので、周波数同期検出信号Ｆ＿ＤＥＴがＨｉｇｈレベルからＬｏｗレベルに切り替わっている。

図１０は、基準クロック信号Ｒの周波数ｆｒを基準として帰還クロック信号Ｖの周波数ｆｖが高い場合（ｆｒ＜ｆｖ）における、周波数同期検出信号Ｆ＿ＤＥＴの生成手順を説明するためのタイミングチャートである。

時刻Ｔ１では、基準クロック信号Ｒがアップダウン計数部１５０に入力されて、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄは“1”となる。つぎに、時刻Ｔ２では、帰還クロック信号Ｖがアップダウン計数部１５０に入力されて、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄは“０”となる。以降、基準クロック信号Ｒ又は帰還クロック信号Ｖがアップダウン計数部１５０に入力される毎に計数値ｃｎｔ＿ｕｄの加算計数（カウントアップ）又は減算計数（カウントダウン）が行われる。

時刻Ｔ３では、帰還クロック信号Ｖがアップダウン計数部１５０に入力されて、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが“０”となる。時刻Ｔ４では、帰還クロック信号Ｖが時刻Ｔ３から連続してアップダウン計数部１５０に入力されるので、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが“−１”となる。なお、計数値ｃｎｔ＿ｕｄが“−１”となったとき、リセット信号生成部１５１により生成されたリセット信号ＲＳＴによって、計数値ｃｎｔ＿ｕｄが“０”ではなく“１”にリセットされる。

このように、計数値ｃｎｔ＿ｕｄが“−１”となることは、基準クロック信号Ｒがアップダウン計数部１５０に入力された後、帰還クロック信号Ｖが２回続けてアップダウン計数部１５０に入力されたことを表している。また、計数値ｃｎｔ＿ｕｄが“−１”となることは、基準クロック信号Ｒの周波数ｆｒを基準として帰還クロック信号Ｖの周波数ｆｖが高い（ｆｒ＜ｆｖ）場合において発生する。

初期値計数部１５２では、アップダウン計数部１５０の計数値ｃｎｔ＿ｕｄが入力されて、この計数値ｃｎｔ＿ｕｄが“０”なる状態が計数される。初期値計数部１５２にはアップダウン計数部１５０と同様にリセット信号生成部１５１において生成されたリセット信号ＲＳＴが入力され、このリセット信号ＲＳＴによって初期値計数部１５２の計数値ｃｎｔ＿ｚｅｒｏがリセットされる。初期値計数部１５２は、計数値ｃｎｔ＿ｚｅｒｏが規定値Ｎ以上となれば、Ｈｉｇｈレベルのフラグ信号ＦＬＡＧを出力する。図１０に示す例では、規定値Ｎが“３”の場合であり、時刻Ｔ３において計数値ｃｎｔ＿ｚｅｒｏが“３”となるので、フラグ信号ＦＬＡＧがＬｏｗレベルからＨｉｇｈレベルに切り替わっている。

周波数同期判定部１５３では、初期値計数部１５２から出力されるフラグ信号ＦＬＡＧが入力され、初期値計数部１５２の計数値ｃｎｔ＿ｚｅｒｏがリセット信号ＲＳＴによってリセットされるタイミングで動作する。なお、周波数同期判定部１５３は、フラグ信号ＦＬＡＧのＨｉｇｈレベルの期間を計数するための第１の計数部（ｃｎｔ＿ｄｅｔ＿ｒ）と、フラグ信号ＦＬＡＧのＬｏｗレベルの期間を計数するための第２の計数部（ｃｎｔ＿ｄｅｔ＿ｆ）とを備えている。

第１の計数部は、フラグ信号ＦＬＡＧがＨｉｇｈレベルである場合、初期値計数部１５２がリセットされるタイミングで、計数値ｃｎｔ＿ｄｅｔ＿ｒを加算計数（カウントアップ）する。そして、第１の計数部は、第２の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｆが規定値Ｆと等しくなったとき、計数値ｃｎｔ＿ｄｅｔ＿ｒを初期値にリセットする。

第２の計数部は、フラグ信号ＦＬＡＧがＬｏｗレベルである場合、初期値計数部１５２がリセットされるタイミングで、計数値ｃｎｔ＿ｄｅｔ＿ｆを加算計数（カウントアップ）する。そして、第２の計数部は、第１の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｒが規定値Ｒと等しくなったとき、計数値ｃｎｔ＿ｄｅｔ＿ｆを初期値にリセットする。

図１０に示す例では、規定値Ｒが“１”及び規定値Ｆが“２”の場合を示している。時刻Ｔ４では、第１の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｒが“１（＝規定値Ｒ）”となるので、周波数同期検出信号Ｆ＿ＤＥＴがＬｏｗレベルからＨｉｇｈレベルに切り替わっている。また、時刻Ｔ５では、第２の計数部の計数値ｃｎｔ＿ｄｅｔ＿ｆが“２（＝規定値Ｆ）”となるので、周波数同期検出信号Ｆ＿ＤＥＴがＨｉｇｈレベルからＬｏｗレベルに切り替わっている。

以上、本発明の第２の実施の形態によれば、進相又は遅相が連続して検出された回数を計数したときの計数値ｃｎｔ＿ｚｅｒｏが規定値Ｎに到達すれば、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の周波数が近いと判定される。さらに、その計数値ｃｎｔ＿ｚｅｒｏが規定値Ｎに到達する回数が規定値Ｒを上回れば、両者の周波数が近いとの判定が規定値Ｒの回数分繰り返し行われたことになるので、このとき、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の周波数が等しいことを表す周波数同期検出信号Ｆ＿ＤＥＴが出力される。そして、この周波数同期検出信号Ｆ＿ＤＥＴは、位相同期検出信号Ｐ＿ＤＥＴと同様に、ループゲインを低減するようにチャージポンプ１１の電流量を制御する制御信号として用いられる。これにより、基準クロック信号Ｒ及び帰還クロック信号Ｖが同期しても位相比較器１０及び周波数比較器１６から信号が出力され続けるＰＬＬ回路において、両信号の同期を適切に検出するとともに、この同期検出時にループゲインを低減することによって低ジッタ動作を実現できる。
[変形例]
図５に示した本発明の第１の実施の形態の変形例と同様に、位相同期検出信号Ｐ＿ＤＥＴ及び周波数同期検出信号Ｆ＿ＤＥＴは、ＬＰＦ１２のカットオフ周波数を低くするための制御信号として用いられてもよい。

図６に示した本発明の第１の実施の形態のその他の変形例と同様に、位相同期検出信号Ｐ＿ＤＥＴ及び周波数同期検出信号Ｆ＿ＤＥＴは、ＶＣＯ１３の演算増幅器に供給される電流量を減少させるための制御信号として用いられてもよい。
（第３の実施の形態）
図１１は、本発明の第３の実施の形態に係るＤＬＬ回路の構成を示すブロック図である。

図１１に示すＤＬＬ回路は、位相比較器１０と、チャージポンプ１１と、ＬＰＦ１２と、多相クロック信号生成部１８と、同期判定回路１５とを備えて構成されている。

多相クロック信号生成部１８は、基準クロック信号Ｒを順次遅延させるタップ付きの複数段の遅延素子を備えており、各タップから位相差の異なる多相クロック信号を生成する。

位相比較器１０は、基準クロック信号Ｒ及び多相クロック信号生成部１８の各タップのうちいずれか一つのタップから出力された多相クロック信号（以下、遅延クロック信号Ｖという）の両者の位相を比較して、その両者の位相差に応じた位相差信号を出力する。

チャージポンプ１１は、位相比較器１０から出力された位相差信号をチャージポンプ電流に変換する。また、チャージポンプ１１は、図１に示したとおり、チャージポンプ電流の電流量を第１の電流量又は第１の電流量よりも小さい第２の電流量に切り替えるためのスイッチＳＷ１を設けている。このスイッチＳＷ１は、同期判定回路１５から出力された位相同期検出信号Ｐ＿ＤＥＴに基づいてオンオフされる。

ＬＰＦ１２は、チャージポンプ１１から出力されたチャージポンプ電流に応じた電圧を平滑化する。この平滑化された電圧値によって、基準クロック信号Ｒ及び遅延クロック信号Ｖの位相差がなくなるように多相クロック信号生成部１８の各タップの遅延値が調整される。

同期判定回路１５は、基準クロック信号Ｒ及び遅延クロック信号Ｖの同期を判定する。本実施の形態では、同期判定回路１５は、基準クロック信号Ｒ及び帰還クロック信号Ｖの両者の位相が等しいか否か（位相同期）のみを判定し、両者の位相が等しいことを判定した場合に、位相同期検出信号Ｐ＿ＤＥＴを出力するように構成されている。なお、位相同期検出信号Ｐ＿ＤＥＴは、チャージポンプ１１のスイッチＳＷ１をオフし、チャージポンプ電流の電流量を第１の電流量から第２の電流量に減少させるための制御信号として用いられる。

以上、本発明の第３の実施の形態によれば、基準クロック信号Ｒ及び遅延クロック信号Ｖが同期しても位相比較器１０から位相差信号が出力され続けるＤＬＬ回路において、両信号の同期を適切に検出するとともに、この同期検出時にループゲインを低減することによって低ジッタ動作を実現できる。

[変形例]
図５に示した本発明の第１の実施の形態の変形例と同様に、本実施の形態に係るＤＬＬ回路は、位相同期検出信号Ｐ＿ＤＥＴを、ＬＰＦ１２のカットオフ周波数を低くするための制御信号として用いてもよい。

図７に示した本発明の第２の実施の形態に係るＰＬＬ回路と同様に、本実施の形態に係るＤＬＬ回路は、基準クロック信号Ｒ及び帰還クロック信号Ｖの位相同期に加えて、両者の周波数同期を判定するように構成されてもよい。

本発明は、基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路及びＤＬＬ回路を搭載した半導体装置にとって有用である。

１０…位相比較器
１１…チャージポンプ
１２…ＬＰＦ
１３…ＶＣＯ
１４…１／Ｎ分周器
１５…同期判定回路
１５０…アップダウン計数部
１５１…リセット信号生成部
１５２…初期値計数部
１５３…周波数同期判定部
１５４…進相／遅相検出信号生成部
１５５…進相期間計数部
１５６…遅相期間計数部
１５７…位相同期判定部
１５８…進相及び遅相検出部
１５９…進相及び遅相連続回数計数部
１６…周波数比較器
１７…チャージポンプ
１８…多相クロック信号生成部

Claims (5)

1. 基準クロック信号及び出力クロック信号の帰還クロック信号の両者の位相を比較して、その両者の位相差に応じた位相差信号を出力する位相比較器と、
   前記位相比較器から出力された前記位相差信号をチャージポンプ電流に変換するチャージポンプと、
   前記チャージポンプから出力された前記チャージポンプ電流に応じた電圧を平滑化するローパスフィルタと、
   前記ローパスフィルタから出力された電圧に応じた周波数となる前記出力クロック信号を生成する電圧制御発振器と、
   前記基準クロック信号及び前記帰還クロック信号の同期を判定する同期判定回路と、を備え、
   前記同期判定回路は、
   前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号の位相を基準として前記帰還クロック信号の位相が進相又は遅相であるかを検出して、前記基準クロック信号と前記帰還クロック信号との位相差の期間、進相検出信号又は遅相検出信号を出力する進相及び遅相検出部と、
   前記進相及び遅相検出部から前記進相検出信号が出力されている期間、初期値からの計数を開始して、計数値が第１の規定値に到達したときに当該計数値をリセットする進相期間計数部と、
   前記進相及び遅相検出部から前記遅相検出信号が出力されている期間、初期値からの計数を開始して、計数値が前記第１の規定値に到達したときに当該計数値をリセットする遅相期間計数部と、
   前記進相期間計数部又は前記遅相期間計数部の計数値が前記第１の規定値に到達しない回数が第２の規定値を上回ったとき、位相同期検出信号を出力する位相同期判定部と、を備え、
   前記チャージポンプ、前記ローパスフィルタ又は前記電圧制御発振器は、前記位相同期検出信号に基づいてループゲインを低減するように制御されるＰＬＬ回路。
2. 前記進相及び遅相検出部は、
   前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号が入力されたときに加算計数し、前記帰還クロック信号が入力されたときに減算計数するアップダウン計数部と、
   前記アップダウン計数部の計数値がその初期値から離れた規定値となるときに、前記アップダウン計数部の計数値を所定値にリセットさせるリセット信号を出力するリセット信号生成部と、
   前記リセット信号に基づいて前記進相検出信号又は前記遅相検出信号を生成する進相及び遅相検出信号生成部と、
   を備える請求項１に記載のＰＬＬ回路。
3. 前記同期判定回路は、
   前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号の位相を基準として前記帰還クロック信号の位相が進相又は遅相であるかを検出して、進相又は遅相が連続して検出された回数を計数する進相及び遅相連続回数計数部と、
   前記進相及び遅相連続回数計数部の計数値が２以上である前記第３の規定値に到達する回数が第４の規定値を上回ったとき、周波数同期検出信号を出力する周波数同期判定部と、を備え、
   前記チャージポンプ、前記ローパスフィルタ又は前記電圧制御発振器は、前記位相同期検出信号及び前記周波数同期検出信号に基づいてループゲインを低減するように制御される請求項１又は２に記載のＰＬＬ回路。
4. 前記進相及び遅相連続回数計数部は、
   前記基準クロック信号及び前記帰還クロック信号が入力され、前記基準クロック信号が入力されたときに加算計数し、前記帰還クロック信号が入力されたときに減算計数するアップダウン計数部と、
   前記アップダウン計数部の計数値がその初期値から離れた規定値となるときに、前記アップダウン計数部の計数値を所定値にリセットさせるリセット信号を出力するリセット信号生成部と、
   前記アップダウン計数部の計数値が連続して前記初期値となる回数を計数する初期値計数部と、
   を備える請求項３に記載のＰＬＬ回路。
5. 基準クロック信号を順次遅延させるタップ付きの複数段の遅延素子を備え、各タップから位相差の異なる多相クロック信号を生成する多相クロック信号生成部と、
   基準クロック信号及び前記多相クロック信号生成部の各タップのうちいずれか一つから出力された多相クロック信号（以下、遅延クロック信号という）の両者の位相を比較して、その両者の位相差に応じた位相差信号を出力する位相比較器と、
   前記位相比較器から出力された前記位相差信号をチャージポンプ電流に変換するチャージポンプと、
   前記チャージポンプから出力された前記チャージポンプ電流に応じた電圧を平滑化し、当該平滑化された電圧値によって、前記基準クロック信号及び前記遅延クロック信号の位相差がなくなるように前記多相クロック信号生成部の各タップの遅延値を調整するローパスフィルタと、
   前記基準クロック信号及び前記遅延クロック信号の同期を判定する同期判定回路と、を備え、
   前記同期判定回路は、
   前記基準クロック信号及び前記遅延クロック信号が入力され、前記基準クロック信号の位相を基準として前記遅延クロック信号の位相が進相又は遅相であるかを検出して、前記基準クロック信号と前記遅延クロック信号との位相差の期間、進相検出信号又は遅相検出信号を出力する進相及び遅相検出部と、
   前記進相及び遅相検出部から前記進相検出信号が出力されている期間、初期値からの計数を開始して、計数値が第１の規定値に到達したときに当該計数値をリセットする進相期間計数部と、
   前記進相及び遅相検出部から前記遅相検出信号が出力されている期間、初期値からの計数を開始して、計数値が前記第１の規定値に到達したときに当該計数値をリセットする遅相期間計数部と、
   前記進相期間計数部又は前記遅相期間計数部の計数値が前記第１の規定値に到達しない回数が第２の規定値を上回ったとき、位相同期検出信号を出力する位相同期判定部と、を備え、
   前記チャージポンプ又は前記ローパスフィルタは、前記位相同期検出信号に基づいてループゲインを低減するように制御されるＤＬＬ回路。

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