JP2011244539A - 過電圧保護回路 - Google Patents
過電圧保護回路 Download PDFInfo
- Publication number
- JP2011244539A JP2011244539A JP2010112270A JP2010112270A JP2011244539A JP 2011244539 A JP2011244539 A JP 2011244539A JP 2010112270 A JP2010112270 A JP 2010112270A JP 2010112270 A JP2010112270 A JP 2010112270A JP 2011244539 A JP2011244539 A JP 2011244539A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- voltage
- transmission
- cathode
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Amplifiers (AREA)
Abstract
【課題】簡易な構成にて抑制電圧の精度を確保するとともに、低電圧動作に対応しつつ、信号線にかかる電圧を一定電圧以下に抑制することができる。
【解決手段】送受信部3にて用いられる信号線L1にアノードが接続されたダイオードD1と、ダイオードD1のカソードと送受信部3の電源との間に接続された抵抗R1と、ダイオードD1のカソードとグラウンドとの間に接続された抵抗R2を設ける。
【選択図】 図1
【解決手段】送受信部3にて用いられる信号線L1にアノードが接続されたダイオードD1と、ダイオードD1のカソードと送受信部3の電源との間に接続された抵抗R1と、ダイオードD1のカソードとグラウンドとの間に接続された抵抗R2を設ける。
【選択図】 図1
Description
本発明は過電圧保護回路に関し、特に、プログラマブルコントローラにおける低電圧高速伝送回路の過電圧保護回路に関する。
プログラマブルコントローラでは、ユニット間でデータ伝送を行うシステムバスとして、パラレルバスが用いられてきた。プログラマブルコントローラの高性能化に伴い、システムバスの高速化が必要となるが、パラレルバスでデータ伝送速度の高速化を実現するためには以下の方法が一般的である。
・バス幅の拡大(多ビット化)
・バスクロック(データ変化速度)の高速化
・バス幅の拡大(多ビット化)
・バスクロック(データ変化速度)の高速化
しかし、バス幅の拡大では、配線スペースが増大するため、小型化が困難である。バスクロックの高速化では、0Vからデバイスの電源電圧(例えば5V)までを高速に変化させることは技術的に困難であるとともに、周囲に対して多大なノイズを発生させる要因となる。また、多ビットの信号間でデータの位相を揃えるためには、高度な配線技術が必要となる。
以上のような課題から、近年システムバスにシリアルバスが採用されることがある。シリアルバスでは低電圧差動伝送により、高速なデータ伝送を行うことが可能であるため、プログラマブルコントローラの高速化に有効である。
プログラマブルコントローラにおけるシステムバスは、ベースユニットを介してユニット間を接続する。ベースユニットと各ユニットはコネクタで接続され、ユーザによりユニットを選択し、挿抜を行うことにより任意のシステムを構築できる。
このため、システムバスの信号線に対して、設計上意図しない過電圧が印加される可能性がある。具体的には以下の場合が想定される。
・装着位置を限定してユニット固有の信号をコネクタピンにアサインしたユニットを誤って別の位置に装着した場合に印加される想定外の電圧
・ユーザが触れることにより発生する静電気などの過電圧
・装着位置を限定してユニット固有の信号をコネクタピンにアサインしたユニットを誤って別の位置に装着した場合に印加される想定外の電圧
・ユーザが触れることにより発生する静電気などの過電圧
このような過電圧印加に対する対策として、信号線に対して電源およびグラウンド間にダイオードを設ける方法がある。この方法では、信号線に対して電源電圧を超える過電圧が印加された場合に、電源側のダイオードが導通し、信号線にかかる電圧を一定電圧以下に抑制する。この抑制電圧は、ダイオードの順方向電圧降下(VF)に電源電圧を加えた値になる。
一方、低電圧高速差動伝送で用いられる技術としてLVDS(Low Voltage Differential Signaling)やCML(Current Mode Logic)等がある。これらのデバイスの信号送受信部(一般にSerDes(Serializer Deserializer)と呼ばれる)は専用回路で構成されており、低電圧電源(例えば1.8V)で動作し、その信号端子の絶対最大定格電圧は、SerDes部以外の端子と比べて低い場合がある。
1.8V電源で動作するようなSerDes部の過電圧印加に対する対策として、信号線に対して電源およびグラウンド間にダイオードを設ける方法を適用すると、電源電圧が1.8Vで絶対最大定格電圧が1.95Vの場合、SerDes部の信号線を過電圧から保護するためには、VF<0.15とする必要がある。一方、一般的な小信号ダイオードの順方向電圧降下VFは0.6V程度である。順方向電圧降下VFが小さいダイオードとしてショットキーバリアダイオードがあるが、それでも0.3V程度が一般的である。
このため、SerDes部のような低電圧電源で動作するような回路には、信号線に対して電源およびグラウンド間にダイオードを設ける方法は、過電圧印加に対する対策として有効ではない。
一方、主に低消費電力化を主たる目的として、電源側保護ダイオードのカソード電圧を調整する方法が考えられている(特許文献1〜3)。
しかしながら、特許文献1に開示された方法では、信号線に印加される電圧を調整するために三端子レギュレータが用いられているため、出力精度の確保が難しい(一般的に±0.2V程度)上に、コストおよび実装面積の増大を招くという問題があった。特許文献2に開示された方法では、信号線に印加される電圧を調整するために抵抗とツェナーダイオードを組み合わせが用いられているため、電圧制御の精度の確保が困難である上に、低電圧のツェナーダイオードは選択肢が少ないという問題があった。特許文献3に開示された方法では、信号線に印加される電圧を調整するために抵抗分圧された電圧値を用いてMOSFETが制御されるため、回路が複雑化する問題があった。
本発明は、上記に鑑みてなされたものであって、簡易な構成にて抑制電圧の精度を確保するとともに、低電圧動作に対応しつつ、信号線にかかる電圧を一定電圧以下に抑制することが可能な過電圧保護回路を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明の過電圧保護回路は、送受信部にて用いられる信号線にアノードが接続された第1のダイオードと、前記第1のダイオードのカソードと前記送受信部の電源との間に接続された第1の抵抗と、前記第1のダイオードのカソードとグラウンドとの間に接続された第2の抵抗とを備えることを特徴とする。
この発明によれば、簡易な構成にて抑制電圧の精度を確保するとともに、低電圧動作に対応しつつ、信号線にかかる電圧を一定電圧以下に抑制することが可能という効果を奏する。
以下に、本発明に係る過電圧保護回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
図1は、本発明に係る過電圧保護回路の実施の形態1の概略構成を示すブロック図である。図1において、プログラマブルコントローラに用いられる信号処理回路1には、論理演算などを行うロジック部2およびユニット間でデータの送受信を行う送受信部3が設けられている。ここで、ロジック部2には電源電圧VDDが電源から供給され、送受信部3には電源電圧AVDDが電源から供給される。
図1は、本発明に係る過電圧保護回路の実施の形態1の概略構成を示すブロック図である。図1において、プログラマブルコントローラに用いられる信号処理回路1には、論理演算などを行うロジック部2およびユニット間でデータの送受信を行う送受信部3が設けられている。ここで、ロジック部2には電源電圧VDDが電源から供給され、送受信部3には電源電圧AVDDが電源から供給される。
そして、送受信部3には、ユニット間でのデータの送信を行う送信部4およびニット間でのデータの受信を行う受信部5が設けられている。送信部4には送信アンプ6が設けられ、受信部5には受信アンプ7が設けられている。なお、送信部4および受信部5は、LVDSやCMLなどの低電圧高速差動伝送を行うことができる。また、信号処理回路1は、ASICにて構成することができる。また、送信アンプ6には、ユニット間でのデータ伝送を相補的に行う信号線L1、L1Bが接続され、受信アンプ7には、ユニット間でのデータ伝送を相補的に行う信号線L2、L2Bが接続されている。なお、信号線L1、L1Bおよび信号線L2、L2Bは、それぞれ低電圧高速差動伝送を行うことができる。そして、信号線L1、L1Bには、信号線L1、L1Bにかかる電圧を一定電圧以下に抑制する過電圧保護回路11が接続され、信号線L2、L2Bには、信号線L2、L2Bにかかる電圧を一定電圧以下に抑制する過電圧保護回路12が接続されている。
ここで、過電圧保護回路11には、抵抗R1〜R4およびダイオードD1〜D4が設けられている。そして、ダイオードD1のアノードは信号線L1に接続され、抵抗R1はダイオードD1のカソードと送受信部3の電源との間に接続され、抵抗R2はダイオードD1のカソードとグラウンドとの間に接続されている。また、ダイオードD2のアノードはグラウンドに接続され、ダイオードD2のカソードは信号線L1に接続されている。また、ダイオードD3のアノードは信号線L1Bに接続され、抵抗R3はダイオードD3のカソードと送受信部3の電源との間に接続され、抵抗R4はダイオードD3のカソードとグラウンドとの間に接続されている。また、ダイオードD4のアノードはグラウンドに接続され、ダイオードD4のカソードは信号線L1Bに接続されている。
また、過電圧保護回路12には、抵抗R5〜R8およびダイオードD5〜D8が設けられている。そして、ダイオードD5のアノードは信号線L2に接続され、抵抗R7はダイオードD5のカソードと送受信部3の電源との間に接続され、抵抗R8はダイオードD5のカソードとグラウンドとの間に接続されている。また、ダイオードD6のアノードはグラウンドに接続され、ダイオードD6のカソードは信号線L2に接続されている。また、ダイオードD7のアノードは信号線L2Bに接続され、抵抗R5はダイオードD7のカソードと送受信部3の電源との間に接続され、抵抗R6はダイオードD7のカソードとグラウンドとの間に接続されている。また、ダイオードD8のアノードはグラウンドに接続され、ダイオードD8のカソードは信号線L2Bに接続されている。
そして、例えば、電源電圧AVDDは抵抗R1、R2にて分圧され、ダイオードD1のカソード側電位は、電源電圧AVDDよりも低い電位に設定される。そして、信号線L1に過電圧が印加された場合、ダイオードD1が順方向バイアスされることにより、送信アンプ6の印加電圧が一定電圧にクランプされる。このクランプ電圧は、電源電圧AVDDとダイオードD1自身の順方向電圧降下VFとを加算した値よりも抵抗R1による電圧降下分だけ低くなる。このため、送受信部3の信号端子の絶対最大定格電圧が、電源電圧AVDDとダイオードD1自身の順方向電圧降下VFとを加算した値よりも小さい場合においても、送受信部3に絶対最大定格電圧以上の過電圧が印加されるのを防止することができ、低電圧動作に対応しつつ、信号処理回路1を過電圧から保護することができる。
また、抵抗R1、R2による分圧にてダイオードD1のカソード電位が制御されることから、三端子レギュレータまたはツェナーダイオードを用いた場合に比べて、ダイオードD1のカソード電位を高精度に制御することが可能となり、簡易な構成にてクランプ電圧の精度を確保することが可能となる。
また、送受信部3の信号端子の絶対最大定格電圧と電源電圧AVDDとの差が小さい場合においても、ダイオードD1のカソード側電位を電源電圧AVDDより低い電位とすることにより、ダイオードD1の順方向電圧降下VFを大きくできるため、ダイオードD1の選択肢が広がり、部品選定の低コスト化を図ることができる。
なお、送受信部3の電源電圧AVDDと、抵抗R1、R2により分圧された電圧の差は、ダイオードD1の順方向電圧降下VFと、送受信部3の信号端子の絶対最大定格電圧と電源電圧AVDDの差との差よりも大きく、かつ抵抗R1、R2により分圧された電圧は送受信部3の信号端子の出力最大値VOHmaxよりも大きいことが好ましい。
また、送受信部3の電源電圧AVDDと、抵抗R3、R4により分圧された電圧の差は、ダイオードD3の順方向電圧降下VFと、送受信部3の信号端子の絶対最大定格電圧と電源電圧AVDDの差との差よりも大きく、かつ抵抗R3、R4により分圧された電圧は送受信部3の信号端子の出力最大値VOHmaxよりも大きいことが好ましい。
また、送受信部3の電源電圧AVDDと、抵抗R7、R8により分圧された電圧の差は、ダイオードD5の順方向電圧降下VFと、送受信部3の信号端子の絶対最大定格電圧と電源電圧AVDDの差との差よりも大きく、かつ抵抗R7、R8により分圧された電圧は送受信部3の信号端子の出力最大値VOHmaxよりも大きいことが好ましい。
また、送受信部3の電源電圧AVDDと、抵抗R5、R6により分圧された電圧の差は、ダイオードD7の順方向電圧降下VFと、送受信部3の信号端子の絶対最大定格電圧と電源電圧AVDDの差との差よりも大きく、かつ抵抗R5、R6により分圧された電圧は送受信部3の信号端子の出力最大値VOHmaxよりも大きいことが好ましい。
これにより、本来送信すべき信号がハイレベル時にクランプされるのを防止しつつ、ダイオードD1のカソード側電位を電源電圧AVDDより低い電位とすることができ、本来送信すべき信号が正しく送信できなくなるのを防止しつつ、信号処理回路1を過電圧から保護することができる。
図2は、本発明に係る過電圧保護回路が適用されるプログラマブルコントローラの概略構成を示すブロック図である。図2において、プログラマブルコントローラには、ベースユニット21が設けられ、電源ユニット22、CPUユニット23、24およびI/Oユニット25〜28などをベースユニット21に脱着させることで、用途に応じたプログラマブルコントローラを構築することができる。
ここで、ベースユニット21には、電源ユニット22、CPUユニット23、24およびI/Oユニット25〜28をベースユニット21にそれぞれ脱着させるコネクタ32〜38が設けられている。また、ベースユニット21には、電源ユニット22、CPUユニット23、24およびI/Oユニット25〜28間でデータ伝送を行うシステムバスSBが設けられている。なお、このシステムバスSBは、一部の信号線を図1の信号線L1、L1B、L2、L2Bとして用いることができる。
ここで、ベースユニット21には、特殊I/Oユニットを装着可能な一般ベースユニットと、高性能CPUユニットを装着可能な高性能ベースユニットなどがある。一般ベースユニットには、特殊I/Oユニットだけが使用する特殊信号がシステムバスSBに用いられる。また、高性能ベースユニットは、特殊I/Oユニットで特殊信号がアサインされていた信号ピンに高性能信号(高速シリアルバス)をアサインすることで、高性能化を実現している。高性能ベースユニットでは特殊I/Oユニットが使用できないが、通常のCPUユニットやI/Oユニットは一般ベースユニットと共通で使用できる。このため、ユーザの誤装着により、高性能ベースユニットに特殊I/Oユニットが装着されると、高性能ベースユニットに想定外の電圧が印加されることがある。
図3は、本発明に係る過電圧保護回路の動作を説明するための図である。なお、図3では、高性能ベースユニット41に特殊I/Oユニット42が誤って装着された場合を例にとった。また、高性能ベースユニット41として図1の構成を用いた。
図3において、高性能ベースユニット41に特殊I/Oユニット42が装着された場合の条件例として以下のように設定した。
・高性能ベースユニット41の電源電圧AVDD、VDD:1.8V
・特殊I/Oユニット42の入出力電圧VI/O :5V
・高性能ベースユニット41の絶対最大定格電圧
送受信部3 :AVDD+0.15V
ロジック部1:2.5V
・ダイオードD1〜D8の特性:VF=0.1V(100uA)、0.25V(2mA)
・送信部4の出力最大電圧 :1.535V
・抵抗R9の値 :2kΩ
・高性能ベースユニット41の電源電圧AVDD、VDD:1.8V
・特殊I/Oユニット42の入出力電圧VI/O :5V
・高性能ベースユニット41の絶対最大定格電圧
送受信部3 :AVDD+0.15V
ロジック部1:2.5V
・ダイオードD1〜D8の特性:VF=0.1V(100uA)、0.25V(2mA)
・送信部4の出力最大電圧 :1.535V
・抵抗R9の値 :2kΩ
抵抗R1、R2がない場合において、例えば、電流I2が2mA(例えば5V/2kΩのプルアップ信号)であった場合、信号線L1における電圧Voutは、AVDD+0.25Vとなり、送受信部3の絶対最大定格電圧Vinmaxを上回るため、信号処理回路1の破損の恐れがある。
ここで、抵抗R1、R2により分圧された値でダイオードD1のカソード電位を制御することにより、ダイオードD1のカソード電位を電源電圧AVDDよりも低くすることができ、信号線L1における電圧Voutの電圧上昇を送受信部3の絶対最大定格電圧Vinmaxより低い値に抑制することができる。
ただし、ダイオードD1のカソード電位を極端に低い値に設定すると、ダイオードD1が導通する電圧Voutの値も低い値となる。このため、ダイオードD1が導通する電圧Voutが、送受信部3の信号端子の出力最大値VOHmax(=1.535V)より小さい場合は、ハイレベル信号の送信時にも電圧Voutがクランプされることとなり、本来送信すべき信号が正しく送信できない恐れがある。
このため、ダイオードD1が導通する電圧Voutが、送受信部3の信号端子の出力最大値VOHmax以下にならないように、ダイオードD1のカソード電位を設定することが好ましい。
例えば、抵抗R1、R2を以下の値に選定したものとする。
R1:33Ω
R2:330Ω
この時の信号線L1の電圧値を計算する。経路K1から以下の(1)式が成立する。
R9・I2+VF+R2(I1+I2)=VI/O ・・・(1)
R1:33Ω
R2:330Ω
この時の信号線L1の電圧値を計算する。経路K1から以下の(1)式が成立する。
R9・I2+VF+R2(I1+I2)=VI/O ・・・(1)
経路K2から以下の(2)式が成立する。
R1・I1+R2(I1+I2)=AVDD ・・・(2)
R1・I1+R2(I1+I2)=AVDD ・・・(2)
(1)式および(2)式よりダイオードD1を流れる電流I2は以下の(3)式となる。
I2={(R1+R2)(VI/O−VF)−R2・AVDD}
/(R1・R2+R2・R9+R9・R1) ・・・(3)
I2={(R1+R2)(VI/O−VF)−R2・AVDD}
/(R1・R2+R2・R9+R9・R1) ・・・(3)
従って、送受信部3の信号端子の電圧Voutは各抵抗および電源電圧の関数として以下の(4)式となる。
Vout=VI/O−R9・I2=VI/O
−R9・{(R1+R2)(VI/O−VF)−R2・AVDD}
/(R1・R2+R2・R9+R9・R1) ・・・(4)
Vout=VI/O−R9・I2=VI/O
−R9・{(R1+R2)(VI/O−VF)−R2・AVDD}
/(R1・R2+R2・R9+R9・R1) ・・・(4)
ここで、各定数を代入すると、電圧Voutは以下の値となり、正常動作に影響を与えず、誤接続時の過電圧から信号処理回路1を保護することが可能である。
1.535V<1.93V<1.95V(=AVDD+0.15V)
1.535V<1.93V<1.95V(=AVDD+0.15V)
なお、静電気などの過電圧印加時は電流はほとんど流れないため、上記条件にて保護可能である。
実施の形態2.
図4は、本発明に係る過電圧保護回路の実施の形態2の概略構成を示すブロック図である。図4において、過電圧保護回路11´には、抵抗R1´〜R4´およびダイオードD1´〜D4´が設けられている。なお、この過電圧保護回路11´は、図1の過電圧保護回路11の代わりに用いることができる。
図4は、本発明に係る過電圧保護回路の実施の形態2の概略構成を示すブロック図である。図4において、過電圧保護回路11´には、抵抗R1´〜R4´およびダイオードD1´〜D4´が設けられている。なお、この過電圧保護回路11´は、図1の過電圧保護回路11の代わりに用いることができる。
そして、ダイオードD2´のカソードは信号線L1に接続され、抵抗R1´はダイオードD1´のアノードと送受信部3の電源との間に接続され、抵抗R2´はダイオードD1´のアノードとグラウンドとの間に接続されている。また、ダイオードD1´のカソードは送受信部3の電源に接続され、ダイオードD1´のアノードは信号線L1に接続されている。また、ダイオードD4´のカソードは信号線L1Bに接続され、抵抗R3´はダイオードD4´のアノードと送受信部3の電源との間に接続され、抵抗R4´はダイオードD4´のアノードとグラウンドとの間に接続されている。また、ダイオードD3´のカソードは送受信部3の電源に接続され、ダイオードD3´のアノードは信号線L1Bに接続されている。
そして、例えば、電源電圧AVDDは抵抗R1´、R2´にて分圧され、ダイオードD2´のアノード側電位は、グラウンドよりも高い電位に設定される。そして、信号線L1に負の過電圧が印加された場合、ダイオードD2´が順方向バイアスされることにより、送信アンプ6の印加電圧が一定電圧にクランプされる。このクランプ電圧は、グラウンド電位からダイオードD2´自身の順方向電圧降下VFを減算した値よりも抵抗R2´による電圧降下分だけ高くなる。このため、送受信部3の信号端子のマイナス側の絶対最大定格電圧が、グラウンド電位からダイオードD2´自身の順方向電圧降下VFを減算した値よりも大きい場合においても、送受信部3に絶対最大定格電圧以下の負の過電圧が印加されるのを防止することができ、低電圧動作に対応しつつ、信号処理回路1を過電圧から保護することができる。
実施の形態3.
実施の形態1では、ダイオードD1のカソード電位を抵抗R1、R2による分圧電圧で制御し、実施の形態2では、ダイオードD2´のアノード電位を抵抗R1´、R2´による分圧電圧で制御する方法について説明したが、抵抗R1、R2による分圧電圧でダイオードD1のカソード電位を制御する構成と、抵抗R1´、R2´による分圧電圧でダイオードD2´のアノード電位を制御する構成との両方を過電圧保護回路に設けるようにしてもよい。
実施の形態1では、ダイオードD1のカソード電位を抵抗R1、R2による分圧電圧で制御し、実施の形態2では、ダイオードD2´のアノード電位を抵抗R1´、R2´による分圧電圧で制御する方法について説明したが、抵抗R1、R2による分圧電圧でダイオードD1のカソード電位を制御する構成と、抵抗R1´、R2´による分圧電圧でダイオードD2´のアノード電位を制御する構成との両方を過電圧保護回路に設けるようにしてもよい。
これにより、プラス側およびマイナス側の双方ともマージンが少ない場合においても、抑制電圧の精度を確保しつつ、簡易な構成にて信号処理回路1を過電圧から保護することが可能となるとともに、低電圧高速差動伝送に対応させることができる。
以上のように本発明に係る過電圧保護回路は、プログラマブルコントローラにおける低電圧高速伝送回路を過電圧から簡易な構成にて保護する方法に適している。
1 信号処理回路
2 ロジック部
3 送受信部
4 送信部
5 受信部
6 送信アンプ
7 受信アンプ
11、12、11´ 過電圧保護回路
L1、L2、L1B、L2B 信号線
R1〜R9、R1´〜R4´ 抵抗
D1〜D8、D1´〜D4´ ダイオード
21 ベースユニット
22 電源ユニット
23、24 CPUユニット
25〜28 I/Oユニット
32〜38 コネクタ
SB システムバス
41 高性能ベースユニット
42 特殊I/Oユニット
2 ロジック部
3 送受信部
4 送信部
5 受信部
6 送信アンプ
7 受信アンプ
11、12、11´ 過電圧保護回路
L1、L2、L1B、L2B 信号線
R1〜R9、R1´〜R4´ 抵抗
D1〜D8、D1´〜D4´ ダイオード
21 ベースユニット
22 電源ユニット
23、24 CPUユニット
25〜28 I/Oユニット
32〜38 コネクタ
SB システムバス
41 高性能ベースユニット
42 特殊I/Oユニット
Claims (6)
- 送受信部にて用いられる信号線にアノードが接続された第1のダイオードと、
前記第1のダイオードのカソードと前記送受信部の電源との間に接続された第1の抵抗と、
前記第1のダイオードのカソードとグラウンドとの間に接続された第2の抵抗とを備えることを特徴とする過電圧保護回路。 - 前記信号線と前記グラウンドとの間に接続された第2のダイオードをさらに備えることを特徴とする請求項1に記載の過電圧保護回路。
- 前記送受信部の電源電圧と、前記第1の抵抗と前記第2の抵抗により分圧された電圧の差は、前記第1のダイオードの順方向電圧降下と、前記送受信部の信号端子の絶対最大定格電圧と前記電源電圧差の値との差よりも大きく、かつ前記第1の抵抗と前記第2の抵抗により分圧された電圧は前記送受信部の信号端子の出力最大値よりも大きいことを特徴とする請求項1または2に記載の過電圧保護回路。
- 送受信部にて用いられる信号線にカソードが接続された第1のダイオードと、
前記第1のダイオードのアノードと前記送受信部の電源との間に接続された第1の抵抗と、
前記第1のダイオードのアノードとグラウンドとの間に接続された第2の抵抗とを備えることを特徴とする過電圧保護回路。 - 前記信号線と前記送受信部の電源との間に接続された第2のダイオードをさらに備えることを特徴とする請求項4に記載の過電圧保護回路。
- 送受信部にて用いられる信号線にアノードが接続された第1のダイオードと、
前記第1のダイオードのカソードと前記送受信部の電源との間に接続された第1の抵抗と、
前記第1のダイオードのカソードとグラウンドとの間に接続された第2の抵抗と、
前記信号線にカソードが接続された第2のダイオードと、
前記第2のダイオードのアノードと前記送受信部の電源との間に接続された第3の抵抗と、
前記第3のダイオードのアノードとグラウンドとの間に接続された第4の抵抗とを備えることを特徴とする過電圧保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010112270A JP2011244539A (ja) | 2010-05-14 | 2010-05-14 | 過電圧保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010112270A JP2011244539A (ja) | 2010-05-14 | 2010-05-14 | 過電圧保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011244539A true JP2011244539A (ja) | 2011-12-01 |
Family
ID=45410615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010112270A Pending JP2011244539A (ja) | 2010-05-14 | 2010-05-14 | 過電圧保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011244539A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022016627A (ja) * | 2019-02-28 | 2022-01-21 | 株式会社ソフイア | 遊技機 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022202A (ja) * | 1988-06-13 | 1990-01-08 | Nissan Motor Co Ltd | 半導体入力保護回路 |
JPH0385016A (ja) * | 1989-08-28 | 1991-04-10 | Nec Corp | Cmos・icの入力保護回路 |
JPH03122372A (ja) * | 1989-10-04 | 1991-05-24 | Masaru Fukuoka | 立体駐車場の車格納方法 |
JPH04172704A (ja) * | 1990-11-06 | 1992-06-19 | Fujitsu Ltd | 演算増幅器の保護回路 |
JP2000101936A (ja) * | 1998-09-24 | 2000-04-07 | Ricoh Co Ltd | 過電圧保護回路と過電圧保護機能を備えた信号処理ic |
JP2001119246A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 増幅器 |
JP2009071373A (ja) * | 2007-09-10 | 2009-04-02 | Denso Corp | 車載用信号入力回路 |
JP2009117946A (ja) * | 2007-11-02 | 2009-05-28 | Toyota Motor Corp | 入力回路付き電子部品回路 |
-
2010
- 2010-05-14 JP JP2010112270A patent/JP2011244539A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022202A (ja) * | 1988-06-13 | 1990-01-08 | Nissan Motor Co Ltd | 半導体入力保護回路 |
JPH0385016A (ja) * | 1989-08-28 | 1991-04-10 | Nec Corp | Cmos・icの入力保護回路 |
JPH03122372A (ja) * | 1989-10-04 | 1991-05-24 | Masaru Fukuoka | 立体駐車場の車格納方法 |
JPH04172704A (ja) * | 1990-11-06 | 1992-06-19 | Fujitsu Ltd | 演算増幅器の保護回路 |
JP2000101936A (ja) * | 1998-09-24 | 2000-04-07 | Ricoh Co Ltd | 過電圧保護回路と過電圧保護機能を備えた信号処理ic |
JP2001119246A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 増幅器 |
JP2009071373A (ja) * | 2007-09-10 | 2009-04-02 | Denso Corp | 車載用信号入力回路 |
JP2009117946A (ja) * | 2007-11-02 | 2009-05-28 | Toyota Motor Corp | 入力回路付き電子部品回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022016627A (ja) * | 2019-02-28 | 2022-01-21 | 株式会社ソフイア | 遊技機 |
JP7295579B2 (ja) | 2019-02-28 | 2023-06-21 | 株式会社ソフイア | 遊技機 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4917394B2 (ja) | 出力回路 | |
CN108605018B (zh) | 用于串行总线的可切换的线路终端的电路装置 | |
US20170168976A1 (en) | Inter-integrated circuit (i2c) bus extender | |
EP3148031B1 (en) | Bus interfaces with unpowered termination | |
EP3306818A1 (en) | Digital signal input circuit | |
WO2020037912A1 (zh) | 基于北斗导航系统的车载智能终端 | |
CN111934304B (zh) | 一种防止热插拔电压突波的保护电路及保护方法 | |
JP2015535678A (ja) | 過電圧保護装置および方法 | |
JP2008192106A (ja) | インタフェース回路 | |
CN110557262A (zh) | 一种受电设备 | |
JP2017079398A (ja) | 電子制御装置 | |
JP2011244539A (ja) | 過電圧保護回路 | |
US20200264643A1 (en) | Controller area network (can) transceiver | |
CN107562671B (zh) | 通讯总线供电电路 | |
CN115865073A (zh) | 转换电路 | |
CN209929966U (zh) | 一种通信接口保护电路 | |
US8531228B2 (en) | Bidirectional input/output circuit | |
CN218473142U (zh) | 一种差分信号传输电路 | |
US9030247B2 (en) | High voltage tolerant input/output circuit | |
JP4856609B2 (ja) | 通信モジュール | |
CN114697157B (zh) | 一种can电路和can通信系统 | |
US20100329445A1 (en) | Surge Immunity Circuit for Telecom DDA | |
CN210609117U (zh) | 一种数字信号传输抗干扰电路 | |
CN210224934U (zh) | 硬件保护电路和开关电源 | |
US20240097437A1 (en) | Overshoot current detection and correction circuit for electrical fast transient events |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130910 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140225 |