JP2011244539A - 過電圧保護回路 - Google Patents

Abstract

【課題】簡易な構成にて抑制電圧の精度を確保するとともに、低電圧動作に対応しつつ、信号線にかかる電圧を一定電圧以下に抑制することができる。
【解決手段】送受信部３にて用いられる信号線Ｌ１にアノードが接続されたダイオードＤ１と、ダイオードＤ１のカソードと送受信部３の電源との間に接続された抵抗Ｒ１と、ダイオードＤ１のカソードとグラウンドとの間に接続された抵抗Ｒ２を設ける。
【選択図】 図１

Description

本発明は過電圧保護回路に関し、特に、プログラマブルコントローラにおける低電圧高速伝送回路の過電圧保護回路に関する。

プログラマブルコントローラでは、ユニット間でデータ伝送を行うシステムバスとして、パラレルバスが用いられてきた。プログラマブルコントローラの高性能化に伴い、システムバスの高速化が必要となるが、パラレルバスでデータ伝送速度の高速化を実現するためには以下の方法が一般的である。
・バス幅の拡大(多ビット化)
・バスクロック(データ変化速度)の高速化

しかし、バス幅の拡大では、配線スペースが増大するため、小型化が困難である。バスクロックの高速化では、０Ｖからデバイスの電源電圧(例えば５Ｖ)までを高速に変化させることは技術的に困難であるとともに、周囲に対して多大なノイズを発生させる要因となる。また、多ビットの信号間でデータの位相を揃えるためには、高度な配線技術が必要となる。

以上のような課題から、近年システムバスにシリアルバスが採用されることがある。シリアルバスでは低電圧差動伝送により、高速なデータ伝送を行うことが可能であるため、プログラマブルコントローラの高速化に有効である。

プログラマブルコントローラにおけるシステムバスは、ベースユニットを介してユニット間を接続する。ベースユニットと各ユニットはコネクタで接続され、ユーザによりユニットを選択し、挿抜を行うことにより任意のシステムを構築できる。

このため、システムバスの信号線に対して、設計上意図しない過電圧が印加される可能性がある。具体的には以下の場合が想定される。
・装着位置を限定してユニット固有の信号をコネクタピンにアサインしたユニットを誤って別の位置に装着した場合に印加される想定外の電圧
・ユーザが触れることにより発生する静電気などの過電圧

このような過電圧印加に対する対策として、信号線に対して電源およびグラウンド間にダイオードを設ける方法がある。この方法では、信号線に対して電源電圧を超える過電圧が印加された場合に、電源側のダイオードが導通し、信号線にかかる電圧を一定電圧以下に抑制する。この抑制電圧は、ダイオードの順方向電圧降下（ＶＦ）に電源電圧を加えた値になる。

一方、低電圧高速差動伝送で用いられる技術としてＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）やＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）等がある。これらのデバイスの信号送受信部（一般にＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｅｒｉａｌｉｚｅｒ）と呼ばれる）は専用回路で構成されており、低電圧電源（例えば１．８Ｖ）で動作し、その信号端子の絶対最大定格電圧は、ＳｅｒＤｅｓ部以外の端子と比べて低い場合がある。

１．８Ｖ電源で動作するようなＳｅｒＤｅｓ部の過電圧印加に対する対策として、信号線に対して電源およびグラウンド間にダイオードを設ける方法を適用すると、電源電圧が１．８Ｖで絶対最大定格電圧が１．９５Ｖの場合、ＳｅｒＤｅｓ部の信号線を過電圧から保護するためには、ＶＦ＜０．１５とする必要がある。一方、一般的な小信号ダイオードの順方向電圧降下ＶＦは０．６Ｖ程度である。順方向電圧降下ＶＦが小さいダイオードとしてショットキーバリアダイオードがあるが、それでも０．３Ｖ程度が一般的である。

このため、ＳｅｒＤｅｓ部のような低電圧電源で動作するような回路には、信号線に対して電源およびグラウンド間にダイオードを設ける方法は、過電圧印加に対する対策として有効ではない。

一方、主に低消費電力化を主たる目的として、電源側保護ダイオードのカソード電圧を調整する方法が考えられている（特許文献１〜３）。

実開平５−７００１６号公報 実開昭４９−１０６２４６号公報 特開２００２−３１３９４号公報

しかしながら、特許文献１に開示された方法では、信号線に印加される電圧を調整するために三端子レギュレータが用いられているため、出力精度の確保が難しい（一般的に±０．２Ｖ程度）上に、コストおよび実装面積の増大を招くという問題があった。特許文献２に開示された方法では、信号線に印加される電圧を調整するために抵抗とツェナーダイオードを組み合わせが用いられているため、電圧制御の精度の確保が困難である上に、低電圧のツェナーダイオードは選択肢が少ないという問題があった。特許文献３に開示された方法では、信号線に印加される電圧を調整するために抵抗分圧された電圧値を用いてＭＯＳＦＥＴが制御されるため、回路が複雑化する問題があった。

本発明は、上記に鑑みてなされたものであって、簡易な構成にて抑制電圧の精度を確保するとともに、低電圧動作に対応しつつ、信号線にかかる電圧を一定電圧以下に抑制することが可能な過電圧保護回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明の過電圧保護回路は、送受信部にて用いられる信号線にアノードが接続された第１のダイオードと、前記第１のダイオードのカソードと前記送受信部の電源との間に接続された第１の抵抗と、前記第１のダイオードのカソードとグラウンドとの間に接続された第２の抵抗とを備えることを特徴とする。

この発明によれば、簡易な構成にて抑制電圧の精度を確保するとともに、低電圧動作に対応しつつ、信号線にかかる電圧を一定電圧以下に抑制することが可能という効果を奏する。

図１は、本発明に係る過電圧保護回路の実施の形態１の概略構成を示すブロック図である。 図２は、本発明に係る過電圧保護回路が適用されるプログラマブルコントローラの概略構成を示すブロック図である。 図３は、本発明に係る過電圧保護回路の動作を説明するための図である。 図４は、本発明に係る過電圧保護回路の実施の形態２の概略構成を示すブロック図である。

以下に、本発明に係る過電圧保護回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明に係る過電圧保護回路の実施の形態１の概略構成を示すブロック図である。図１において、プログラマブルコントローラに用いられる信号処理回路１には、論理演算などを行うロジック部２およびユニット間でデータの送受信を行う送受信部３が設けられている。ここで、ロジック部２には電源電圧ＶＤＤが電源から供給され、送受信部３には電源電圧ＡＶＤＤが電源から供給される。

そして、送受信部３には、ユニット間でのデータの送信を行う送信部４およびニット間でのデータの受信を行う受信部５が設けられている。送信部４には送信アンプ６が設けられ、受信部５には受信アンプ７が設けられている。なお、送信部４および受信部５は、ＬＶＤＳやＣＭＬなどの低電圧高速差動伝送を行うことができる。また、信号処理回路１は、ＡＳＩＣにて構成することができる。また、送信アンプ６には、ユニット間でのデータ伝送を相補的に行う信号線Ｌ１、Ｌ１Ｂが接続され、受信アンプ７には、ユニット間でのデータ伝送を相補的に行う信号線Ｌ２、Ｌ２Ｂが接続されている。なお、信号線Ｌ１、Ｌ１Ｂおよび信号線Ｌ２、Ｌ２Ｂは、それぞれ低電圧高速差動伝送を行うことができる。そして、信号線Ｌ１、Ｌ１Ｂには、信号線Ｌ１、Ｌ１Ｂにかかる電圧を一定電圧以下に抑制する過電圧保護回路１１が接続され、信号線Ｌ２、Ｌ２Ｂには、信号線Ｌ２、Ｌ２Ｂにかかる電圧を一定電圧以下に抑制する過電圧保護回路１２が接続されている。

ここで、過電圧保護回路１１には、抵抗Ｒ１〜Ｒ４およびダイオードＤ１〜Ｄ４が設けられている。そして、ダイオードＤ１のアノードは信号線Ｌ１に接続され、抵抗Ｒ１はダイオードＤ１のカソードと送受信部３の電源との間に接続され、抵抗Ｒ２はダイオードＤ１のカソードとグラウンドとの間に接続されている。また、ダイオードＤ２のアノードはグラウンドに接続され、ダイオードＤ２のカソードは信号線Ｌ１に接続されている。また、ダイオードＤ３のアノードは信号線Ｌ１Ｂに接続され、抵抗Ｒ３はダイオードＤ３のカソードと送受信部３の電源との間に接続され、抵抗Ｒ４はダイオードＤ３のカソードとグラウンドとの間に接続されている。また、ダイオードＤ４のアノードはグラウンドに接続され、ダイオードＤ４のカソードは信号線Ｌ１Ｂに接続されている。

また、過電圧保護回路１２には、抵抗Ｒ５〜Ｒ８およびダイオードＤ５〜Ｄ８が設けられている。そして、ダイオードＤ５のアノードは信号線Ｌ２に接続され、抵抗Ｒ７はダイオードＤ５のカソードと送受信部３の電源との間に接続され、抵抗Ｒ８はダイオードＤ５のカソードとグラウンドとの間に接続されている。また、ダイオードＤ６のアノードはグラウンドに接続され、ダイオードＤ６のカソードは信号線Ｌ２に接続されている。また、ダイオードＤ７のアノードは信号線Ｌ２Ｂに接続され、抵抗Ｒ５はダイオードＤ７のカソードと送受信部３の電源との間に接続され、抵抗Ｒ６はダイオードＤ７のカソードとグラウンドとの間に接続されている。また、ダイオードＤ８のアノードはグラウンドに接続され、ダイオードＤ８のカソードは信号線Ｌ２Ｂに接続されている。

そして、例えば、電源電圧ＡＶＤＤは抵抗Ｒ１、Ｒ２にて分圧され、ダイオードＤ１のカソード側電位は、電源電圧ＡＶＤＤよりも低い電位に設定される。そして、信号線Ｌ１に過電圧が印加された場合、ダイオードＤ１が順方向バイアスされることにより、送信アンプ６の印加電圧が一定電圧にクランプされる。このクランプ電圧は、電源電圧ＡＶＤＤとダイオードＤ１自身の順方向電圧降下ＶＦとを加算した値よりも抵抗Ｒ１による電圧降下分だけ低くなる。このため、送受信部３の信号端子の絶対最大定格電圧が、電源電圧ＡＶＤＤとダイオードＤ１自身の順方向電圧降下ＶＦとを加算した値よりも小さい場合においても、送受信部３に絶対最大定格電圧以上の過電圧が印加されるのを防止することができ、低電圧動作に対応しつつ、信号処理回路１を過電圧から保護することができる。

また、抵抗Ｒ１、Ｒ２による分圧にてダイオードＤ１のカソード電位が制御されることから、三端子レギュレータまたはツェナーダイオードを用いた場合に比べて、ダイオードＤ１のカソード電位を高精度に制御することが可能となり、簡易な構成にてクランプ電圧の精度を確保することが可能となる。

また、送受信部３の信号端子の絶対最大定格電圧と電源電圧ＡＶＤＤとの差が小さい場合においても、ダイオードＤ１のカソード側電位を電源電圧ＡＶＤＤより低い電位とすることにより、ダイオードＤ１の順方向電圧降下ＶＦを大きくできるため、ダイオードＤ１の選択肢が広がり、部品選定の低コスト化を図ることができる。

なお、送受信部３の電源電圧ＡＶＤＤと、抵抗Ｒ１、Ｒ２により分圧された電圧の差は、ダイオードＤ１の順方向電圧降下ＶＦと、送受信部３の信号端子の絶対最大定格電圧と電源電圧ＡＶＤＤの差との差よりも大きく、かつ抵抗Ｒ１、Ｒ２により分圧された電圧は送受信部３の信号端子の出力最大値ＶＯＨｍａｘよりも大きいことが好ましい。

また、送受信部３の電源電圧ＡＶＤＤと、抵抗Ｒ３、Ｒ４により分圧された電圧の差は、ダイオードＤ３の順方向電圧降下ＶＦと、送受信部３の信号端子の絶対最大定格電圧と電源電圧ＡＶＤＤの差との差よりも大きく、かつ抵抗Ｒ３、Ｒ４により分圧された電圧は送受信部３の信号端子の出力最大値ＶＯＨｍａｘよりも大きいことが好ましい。

また、送受信部３の電源電圧ＡＶＤＤと、抵抗Ｒ７、Ｒ８により分圧された電圧の差は、ダイオードＤ５の順方向電圧降下ＶＦと、送受信部３の信号端子の絶対最大定格電圧と電源電圧ＡＶＤＤの差との差よりも大きく、かつ抵抗Ｒ７、Ｒ８により分圧された電圧は送受信部３の信号端子の出力最大値ＶＯＨｍａｘよりも大きいことが好ましい。

また、送受信部３の電源電圧ＡＶＤＤと、抵抗Ｒ５、Ｒ６により分圧された電圧の差は、ダイオードＤ７の順方向電圧降下ＶＦと、送受信部３の信号端子の絶対最大定格電圧と電源電圧ＡＶＤＤの差との差よりも大きく、かつ抵抗Ｒ５、Ｒ６により分圧された電圧は送受信部３の信号端子の出力最大値ＶＯＨｍａｘよりも大きいことが好ましい。

これにより、本来送信すべき信号がハイレベル時にクランプされるのを防止しつつ、ダイオードＤ１のカソード側電位を電源電圧ＡＶＤＤより低い電位とすることができ、本来送信すべき信号が正しく送信できなくなるのを防止しつつ、信号処理回路１を過電圧から保護することができる。

図２は、本発明に係る過電圧保護回路が適用されるプログラマブルコントローラの概略構成を示すブロック図である。図２において、プログラマブルコントローラには、ベースユニット２１が設けられ、電源ユニット２２、ＣＰＵユニット２３、２４およびＩ／Ｏユニット２５〜２８などをベースユニット２１に脱着させることで、用途に応じたプログラマブルコントローラを構築することができる。

ここで、ベースユニット２１には、電源ユニット２２、ＣＰＵユニット２３、２４およびＩ／Ｏユニット２５〜２８をベースユニット２１にそれぞれ脱着させるコネクタ３２〜３８が設けられている。また、ベースユニット２１には、電源ユニット２２、ＣＰＵユニット２３、２４およびＩ／Ｏユニット２５〜２８間でデータ伝送を行うシステムバスＳＢが設けられている。なお、このシステムバスＳＢは、一部の信号線を図１の信号線Ｌ１、Ｌ１Ｂ、Ｌ２、Ｌ２Ｂとして用いることができる。

ここで、ベースユニット２１には、特殊Ｉ／Ｏユニットを装着可能な一般ベースユニットと、高性能ＣＰＵユニットを装着可能な高性能ベースユニットなどがある。一般ベースユニットには、特殊Ｉ／Ｏユニットだけが使用する特殊信号がシステムバスＳＢに用いられる。また、高性能ベースユニットは、特殊Ｉ／Ｏユニットで特殊信号がアサインされていた信号ピンに高性能信号（高速シリアルバス）をアサインすることで、高性能化を実現している。高性能ベースユニットでは特殊Ｉ／Ｏユニットが使用できないが、通常のＣＰＵユニットやＩ／Ｏユニットは一般ベースユニットと共通で使用できる。このため、ユーザの誤装着により、高性能ベースユニットに特殊Ｉ／Ｏユニットが装着されると、高性能ベースユニットに想定外の電圧が印加されることがある。

図３は、本発明に係る過電圧保護回路の動作を説明するための図である。なお、図３では、高性能ベースユニット４１に特殊Ｉ／Ｏユニット４２が誤って装着された場合を例にとった。また、高性能ベースユニット４１として図１の構成を用いた。

図３において、高性能ベースユニット４１に特殊Ｉ／Ｏユニット４２が装着された場合の条件例として以下のように設定した。
・高性能ベースユニット４１の電源電圧ＡＶＤＤ、ＶＤＤ：１．８Ｖ
・特殊Ｉ／Ｏユニット４２の入出力電圧ＶＩ／Ｏ ：５Ｖ
・高性能ベースユニット４１の絶対最大定格電圧
送受信部３ ：ＡＶＤＤ＋０．１５Ｖ
ロジック部１：２．５Ｖ
・ダイオードＤ１〜Ｄ８の特性：ＶＦ＝０．１Ｖ（１００ｕＡ）、０．２５Ｖ（２ｍＡ）
・送信部４の出力最大電圧 ：１．５３５Ｖ
・抵抗Ｒ９の値 ：２ｋΩ

抵抗Ｒ１、Ｒ２がない場合において、例えば、電流Ｉ２が２ｍＡ（例えば５Ｖ／２ｋΩのプルアップ信号）であった場合、信号線Ｌ１における電圧Ｖｏｕｔは、ＡＶＤＤ＋０．２５Ｖとなり、送受信部３の絶対最大定格電圧Ｖｉｎｍａｘを上回るため、信号処理回路１の破損の恐れがある。

ここで、抵抗Ｒ１、Ｒ２により分圧された値でダイオードＤ１のカソード電位を制御することにより、ダイオードＤ１のカソード電位を電源電圧ＡＶＤＤよりも低くすることができ、信号線Ｌ１における電圧Ｖｏｕｔの電圧上昇を送受信部３の絶対最大定格電圧Ｖｉｎｍａｘより低い値に抑制することができる。

ただし、ダイオードＤ１のカソード電位を極端に低い値に設定すると、ダイオードＤ１が導通する電圧Ｖｏｕｔの値も低い値となる。このため、ダイオードＤ１が導通する電圧Ｖｏｕｔが、送受信部３の信号端子の出力最大値ＶＯＨｍａｘ（＝１．５３５Ｖ）より小さい場合は、ハイレベル信号の送信時にも電圧Ｖｏｕｔがクランプされることとなり、本来送信すべき信号が正しく送信できない恐れがある。

このため、ダイオードＤ１が導通する電圧Ｖｏｕｔが、送受信部３の信号端子の出力最大値ＶＯＨｍａｘ以下にならないように、ダイオードＤ１のカソード電位を設定することが好ましい。

例えば、抵抗Ｒ１、Ｒ２を以下の値に選定したものとする。
Ｒ１：３３Ω
Ｒ２：３３０Ω
この時の信号線Ｌ１の電圧値を計算する。経路Ｋ１から以下の（１）式が成立する。
Ｒ９・Ｉ２＋ＶＦ＋Ｒ２（Ｉ１＋Ｉ２）＝ＶＩ／Ｏ ・・・（１）

経路Ｋ２から以下の（２）式が成立する。
Ｒ１・Ｉ１＋Ｒ２（Ｉ１＋Ｉ２）＝ＡＶＤＤ ・・・（２）

（１）式および（２）式よりダイオードＤ１を流れる電流Ｉ２は以下の（３）式となる。
Ｉ２＝｛（Ｒ１＋Ｒ２）（ＶＩ／Ｏ−ＶＦ）−Ｒ２・ＡＶＤＤ｝
／（Ｒ１・Ｒ２＋Ｒ２・Ｒ９＋Ｒ９・Ｒ１） ・・・（３）

従って、送受信部３の信号端子の電圧Ｖｏｕｔは各抵抗および電源電圧の関数として以下の（４）式となる。
Ｖｏｕｔ＝ＶＩ／Ｏ−Ｒ９・Ｉ２＝ＶＩ／Ｏ
−Ｒ９・｛（Ｒ１＋Ｒ２）（ＶＩ／Ｏ−ＶＦ）−Ｒ２・ＡＶＤＤ｝
／（Ｒ１・Ｒ２＋Ｒ２・Ｒ９＋Ｒ９・Ｒ１） ・・・（４）

ここで、各定数を代入すると、電圧Ｖｏｕｔは以下の値となり、正常動作に影響を与えず、誤接続時の過電圧から信号処理回路１を保護することが可能である。
１．５３５Ｖ＜１．９３Ｖ＜１．９５Ｖ（＝ＡＶＤＤ＋０．１５Ｖ）

なお、静電気などの過電圧印加時は電流はほとんど流れないため、上記条件にて保護可能である。

実施の形態２．
図４は、本発明に係る過電圧保護回路の実施の形態２の概略構成を示すブロック図である。図４において、過電圧保護回路１１´には、抵抗Ｒ１´〜Ｒ４´およびダイオードＤ１´〜Ｄ４´が設けられている。なお、この過電圧保護回路１１´は、図１の過電圧保護回路１１の代わりに用いることができる。

そして、ダイオードＤ２´のカソードは信号線Ｌ１に接続され、抵抗Ｒ１´はダイオードＤ１´のアノードと送受信部３の電源との間に接続され、抵抗Ｒ２´はダイオードＤ１´のアノードとグラウンドとの間に接続されている。また、ダイオードＤ１´のカソードは送受信部３の電源に接続され、ダイオードＤ１´のアノードは信号線Ｌ１に接続されている。また、ダイオードＤ４´のカソードは信号線Ｌ１Ｂに接続され、抵抗Ｒ３´はダイオードＤ４´のアノードと送受信部３の電源との間に接続され、抵抗Ｒ４´はダイオードＤ４´のアノードとグラウンドとの間に接続されている。また、ダイオードＤ３´のカソードは送受信部３の電源に接続され、ダイオードＤ３´のアノードは信号線Ｌ１Ｂに接続されている。

そして、例えば、電源電圧ＡＶＤＤは抵抗Ｒ１´、Ｒ２´にて分圧され、ダイオードＤ２´のアノード側電位は、グラウンドよりも高い電位に設定される。そして、信号線Ｌ１に負の過電圧が印加された場合、ダイオードＤ２´が順方向バイアスされることにより、送信アンプ６の印加電圧が一定電圧にクランプされる。このクランプ電圧は、グラウンド電位からダイオードＤ２´自身の順方向電圧降下ＶＦを減算した値よりも抵抗Ｒ２´による電圧降下分だけ高くなる。このため、送受信部３の信号端子のマイナス側の絶対最大定格電圧が、グラウンド電位からダイオードＤ２´自身の順方向電圧降下ＶＦを減算した値よりも大きい場合においても、送受信部３に絶対最大定格電圧以下の負の過電圧が印加されるのを防止することができ、低電圧動作に対応しつつ、信号処理回路１を過電圧から保護することができる。

実施の形態３．
実施の形態１では、ダイオードＤ１のカソード電位を抵抗Ｒ１、Ｒ２による分圧電圧で制御し、実施の形態２では、ダイオードＤ２´のアノード電位を抵抗Ｒ１´、Ｒ２´による分圧電圧で制御する方法について説明したが、抵抗Ｒ１、Ｒ２による分圧電圧でダイオードＤ１のカソード電位を制御する構成と、抵抗Ｒ１´、Ｒ２´による分圧電圧でダイオードＤ２´のアノード電位を制御する構成との両方を過電圧保護回路に設けるようにしてもよい。

これにより、プラス側およびマイナス側の双方ともマージンが少ない場合においても、抑制電圧の精度を確保しつつ、簡易な構成にて信号処理回路１を過電圧から保護することが可能となるとともに、低電圧高速差動伝送に対応させることができる。

以上のように本発明に係る過電圧保護回路は、プログラマブルコントローラにおける低電圧高速伝送回路を過電圧から簡易な構成にて保護する方法に適している。

１ 信号処理回路
２ ロジック部
３ 送受信部
４ 送信部
５ 受信部
６ 送信アンプ
７ 受信アンプ
１１、１２、１１´ 過電圧保護回路
Ｌ１、Ｌ２、Ｌ１Ｂ、Ｌ２Ｂ 信号線
Ｒ１〜Ｒ９、Ｒ１´〜Ｒ４´ 抵抗
Ｄ１〜Ｄ８、Ｄ１´〜Ｄ４´ ダイオード
２１ ベースユニット
２２ 電源ユニット
２３、２４ ＣＰＵユニット
２５〜２８ Ｉ／Ｏユニット
３２〜３８ コネクタ
ＳＢ システムバス
４１ 高性能ベースユニット
４２ 特殊Ｉ／Ｏユニット

Claims (6)

1. 送受信部にて用いられる信号線にアノードが接続された第１のダイオードと、
   前記第１のダイオードのカソードと前記送受信部の電源との間に接続された第１の抵抗と、
   前記第１のダイオードのカソードとグラウンドとの間に接続された第２の抵抗とを備えることを特徴とする過電圧保護回路。
2. 前記信号線と前記グラウンドとの間に接続された第２のダイオードをさらに備えることを特徴とする請求項１に記載の過電圧保護回路。
3. 前記送受信部の電源電圧と、前記第１の抵抗と前記第２の抵抗により分圧された電圧の差は、前記第１のダイオードの順方向電圧降下と、前記送受信部の信号端子の絶対最大定格電圧と前記電源電圧差の値との差よりも大きく、かつ前記第１の抵抗と前記第２の抵抗により分圧された電圧は前記送受信部の信号端子の出力最大値よりも大きいことを特徴とする請求項１または２に記載の過電圧保護回路。
4. 送受信部にて用いられる信号線にカソードが接続された第１のダイオードと、
   前記第１のダイオードのアノードと前記送受信部の電源との間に接続された第１の抵抗と、
   前記第１のダイオードのアノードとグラウンドとの間に接続された第２の抵抗とを備えることを特徴とする過電圧保護回路。
5. 前記信号線と前記送受信部の電源との間に接続された第２のダイオードをさらに備えることを特徴とする請求項４に記載の過電圧保護回路。
6. 送受信部にて用いられる信号線にアノードが接続された第１のダイオードと、
   前記第１のダイオードのカソードと前記送受信部の電源との間に接続された第１の抵抗と、
   前記第１のダイオードのカソードとグラウンドとの間に接続された第２の抵抗と、
   前記信号線にカソードが接続された第２のダイオードと、
   前記第２のダイオードのアノードと前記送受信部の電源との間に接続された第３の抵抗と、
   前記第３のダイオードのアノードとグラウンドとの間に接続された第４の抵抗とを備えることを特徴とする過電圧保護回路。

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