JP2011204707A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１上にベース電極４を形成する。ベース電極４を覆うようにレジスト膜５を形成する。レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。ベース電極４上に絶縁膜７を形成する。絶縁膜７上に配線電極８を形成する。レジスト膜５の外周とベース電極４の外周との最小幅ｗは、ベースメサ溝６がベース電極４の下に入り込まないような値に設定されている。
【選択図】図５

Description

本発明は、ＭＩＭキャパシタを備える半導体装置及びその製造方法に関し、特にＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法に関する。

半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極により、ＭＩＭキャパシタが構成される（例えば、特許文献１参照）。ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor）用のＭＩＭキャパシタの場合、ベース電極の周辺の半導体基板を掘り込んでベースメサ溝が形成される。これにより、トランジスタのベース層とＭＩＭキャパシタが分離されるため、トランジスタからＭＩＭキャパシタにベース電流がリークするのを防ぐことができる。

特開昭６２−１４４５３号公報

ベースメサ溝を形成する際に、エッチング時間が長い異方性エッチングではなく、等方性エッチングが用いられる。このため、ベースメサ溝が前記ベース電極の下に入り込む場合があった。この部分では絶縁膜の膜厚が他の部分よりも薄くなり、ＭＩＭキャパシタの耐圧が低下するという問題があった。そして、ベースメサ溝がベース電極に近いため、この部分が導水路となって耐湿性が劣化するという問題もあった。

また、実装するためにチップを冶具でピックアップする際に、ＭＩＭキャパシタに上方から圧力が印加されると、配線電極が絶縁膜にめり込む場合があった。これにより、特に配線電極の端部においてＭＩＭキャパシタの耐圧が低下するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる半導体装置及びその製造方法を得るものである。

本発明は、半導体基板上にベース電極を形成する工程と、前記ベース電極を覆うようにレジスト膜を形成する工程と、前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、前記ベース電極上に絶縁膜を形成する工程と、前記絶縁膜上に配線電極を形成する工程とを備え、前記レジスト膜の外周と前記ベース電極の外周との最小幅は、前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法である。

本発明により、ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる。

実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 比較例１に係る半導体装置の製造方法を説明するための断面図である。 比較例１に係る半導体装置の製造方法を説明するための平面図である。 比較例１に係る半導体装置の製造方法を説明するための断面図である。 比較例１に係る半導体装置の製造方法を説明するための平面図である。 比較例１に係る半導体装置の製造方法を説明するための断面図である。 比較例１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置を示す平面図である。 比較例２に係る半導体装置を示す断面図である。 比較例２に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す平面図である。

本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
実施の形態１に係る半導体装置の製造方法について図面を参照しながら説明する。図１，３，５，７，９，１１は実施の形態１に係る半導体装置の製造方法を説明するための断面図であり、図２，４，６，８，１０，１２はそのための平面図である。

まず、図１及び図２に示すように、ＧａＡｓなどからなる半導体基板１上に、開口２ａを有するレジスト膜２を形成する。そして、全面に金などのベース電極材料３を蒸着法により形成する。

次に、図３及び図４に示すように、レジスト膜２及びその上のベース電極材料３を除去するリフトオフ法により、半導体基板１上にベース電極４を形成する。

次に、図５及び図６に示すように、ベース電極４を覆うようにレジスト膜５を形成する。ただし、ベース電極４の外周とレジスト膜５の外周との最小幅ｗは１μｍ以上であり、好ましくは４μｍ以上である。

次に、図７及び図８に示すように、レジスト膜５をマスクとした等方性エッチングにより、ベース電極４の周辺の半導体基板１を掘り込んでベースメサ溝６を形成する。等方性エッチングは、酒石酸などを用いたウエットエッチングである。ベースメサ溝６の深さは約２００ｎｍである。

このようにベースメサ溝６の深さに対して、上記の最小幅ｗの値が十分に大きく設定されている。従って、等方性エッチングにより半導体基板１がサイドエッチングされても、ベースメサ溝６はベース電極４の下に入り込まない。

次に、図９及び図１０に示すように、レジスト膜５を除去した後に、ベース電極４上に、ＳｉＮなどからなる絶縁膜７をＣＶＤ(Chemical Vapor Deposition)法により形成する。さらに、絶縁膜７上に、金などからなる配線電極８を蒸着及びリフトオフ法により形成する。以上の工程により、本実施の形態に係る半導体装置が製造される。

本実施の形態の効果について比較例１と比較しながら説明する。図１３，１５，１７は比較例１に係る半導体装置の製造方法を説明するための断面図であり、図１４，１６，１８はそのための平面図である。

比較例１では、図１３及び図１４に示すように、ベース電極４の外周とレジスト膜５の外周との最小幅ｗは１μｍより小さい。このため、図１５及び図１６に示すように、ベースメサ溝６がベース電極４の下に入り込む場合がある。従って、図１７及び図１８に示すように、ベースメサ溝６がベース電極４の下に入り込んだ部分で、絶縁膜７の膜厚が他の部分よりも薄くなり、ＭＩＭキャパシタの耐圧が低下する。そして、この部分ではベースメサ溝６がベース電極４に近いため、耐湿性が劣化してしまう。

一方、本実施の形態では、最小幅ｗの値が十分に大きく設定されているため、ベースメサ溝６はベース電極４の下に入り込まない。これにより、ベースメサ溝６を形成する際の等方性エッチングにおいて、ベース電極４の下部の半導体基板１が掘り込まれるのを防ぐことができる。従って、ＭＩＭキャパシタの耐圧低下や耐湿劣化を防ぐことができる。

実施の形態２．
図１９は実施の形態２に係る半導体装置を示す断面図であり、図２０はその平面図である。半導体基板１上にベース電極４、絶縁膜７、及び配線電極８が順次形成されている。これらのベース電極４、絶縁膜７、及び配線電極８は、ＭＩＭキャパシタ９を構成する。ベース電極４の周辺の半導体基板１が掘り込まれて、ベースメサ溝６が形成されている。

ＭＩＭキャパシタ９の対向する２辺の近傍に、２つのパターン１０ａ，１０ｂが電解メッキ法により形成されている。２つのパターン１０ａ，１０ｂの高さは配線電極８よりも高い。２つのパターン１０ａ，１０ｂ同士の間において配線電極８の上方に、固形物質が無い空間が存在する。

本実施の形態の効果について比較例２と比較しながら説明する。図２１は比較例２に係る半導体装置を示す断面図であり、図２２はその平面図である。比較例２では、パターン１０ａ，１０ｂが存在しない。従って、実装するためにチップを冶具でピックアップする際に、ＭＩＭキャパシタ９に上方から圧力が印加されると、配線電極８が絶縁膜７にめり込む場合がある。

一方、本実施の形態では、２つのパターン１０ａ，１０ｂにより、ピックアップ時の圧力がＭＩＭキャパシタ９に印加されるのを防ぐことができる。従って、ＭＩＭキャパシタ９の耐圧低下を防ぐことができる。

実施の形態３．
図２３は実施の形態３に係る半導体装置を示す断面図であり、図２４はその平面図である。本実施の形態では、実施の形態２の２つのパターン１０ａ，１０ｂの代わりに、ＭＩＭキャパシタ９の四隅の近傍にそれぞれ４つのパターン１１ａ，１１ｂ，１１ｃ，１１ｄが配置されている。

４つのパターン１１ａ，１１ｂ，１１ｃ，１１ｄの高さは配線電極８よりも高い。４つのパターン１１ａ，１１ｂ，１１ｃ，１１ｄ同士の間において配線電極８の上方に、固形物質が無い空間が存在する。本実施の形態でも、実施の形態２と同様の効果を得ることができる。

実施の形態４．
図２５は実施の形態４に係る半導体装置を示す断面図であり、図２６はその平面図である。本実施の形態では、実施の形態２の２つのパターン１０ａ，１０ｂの代わりに、配線電極８上にパターン１２が電解メッキ法により形成されている。

パターン１２は、配線電極８の上面の中央部に接し外周部には接していない下部１２ａと、下部１２ａよりも横幅が大きい上部１２ｂとを有する。下部１２ａの周囲において配線電極８と上部１２ｂとの間に、固形物質が無い空間が存在する。

これにより、ピックアップ時の圧力がパターン１２の上部１２ｂに印加された場合、下部１２ａを介して配線電極８の中央部に圧力が印加される。従って、配線電極８の外周部の一部のみに圧力が印加されて配線電極８が絶縁膜７にめり込むのを防ぐことができる。従って、ＭＩＭキャパシタ９の耐圧低下を防ぐことができる。

なお、実施の形態１〜４で説明した各構成部の構成や加工方法などは、同様の効果が得られるのであれば、上記の例に限られない。

１ 半導体基板
４ ベース電極
５ レジスト膜
６ ベースメサ溝
７ 絶縁膜
８ 配線電極
１０ａ，１０ｂ，１１ａ，１１ｂ，１１ｃ，１１ｄ，１２ パターン

Claims (5)

1. 半導体基板上にベース電極を形成する工程と、
   前記ベース電極を覆うようにレジスト膜を形成する工程と、
   前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、
   前記ベース電極上に絶縁膜を形成する工程と、
   前記絶縁膜上に配線電極を形成する工程とを備え、
   前記レジスト膜の外周と前記ベース電極の外周との最小幅は、前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法。
2. 前記最小幅は４μｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体基板と、
   前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するＭＩＭキャパシタと、
   前記ＭＩＭキャパシタの対向する２辺の近傍にそれぞれ配置された２つのパターンとを備え、
   前記２つのパターンの高さは前記配線電極よりも高く、
   前記２つのパターン同士の間において前記配線電極の上方に空間が存在することを特徴とする半導体装置。
4. 半導体基板と、
   前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するＭＩＭキャパシタと、
   前記ＭＩＭキャパシタの四隅の近傍にそれぞれ配置された４つのパターンとを備え、
   前記４つのパターンの高さは前記配線電極よりも高く、
   前記４つのパターン同士の間において前記配線電極の上方に空間が存在することを特徴とする半導体装置。
5. 半導体基板と、
   前記半導体基板上に順次形成されたベース電極、絶縁膜、及び配線電極を有するＭＩＭキャパシタと、
   前記配線電極上に形成されたパターンとを備え、
   前記パターンは、前記配線電極の上面の中央部に接し外周部には接していない下部と、前記下部よりも大きい上部とを有し、
   前記下部の周囲において前記配線電極と前記上部との間に空間が存在することを特徴とする半導体装置。

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