JP5609196B2 - 半導体装置の製造方法 - Google Patents
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Description
実施の形態1に係る半導体装置の製造方法について図面を参照しながら説明する。図1,3,5,7,9,11は実施の形態1に係る半導体装置の製造方法を説明するための断面図であり、図2,4,6,8,10,12はそのための平面図である。
図19は実施の形態2に係る半導体装置を示す断面図であり、図20はその平面図である。半導体基板1上にベース電極4、絶縁膜7、及び配線電極8が順次形成されている。これらのベース電極4、絶縁膜7、及び配線電極8は、MIMキャパシタ9を構成する。ベース電極4の周辺の半導体基板1が掘り込まれて、ベースメサ溝6が形成されている。
図23は実施の形態3に係る半導体装置を示す断面図であり、図24はその平面図である。本実施の形態では、実施の形態2の2つのパターン10a,10bの代わりに、MIMキャパシタ9の四隅の近傍にそれぞれ4つのパターン11a,11b,11c,11dが配置されている。
図25は実施の形態4に係る半導体装置を示す断面図であり、図26はその平面図である。本実施の形態では、実施の形態2の2つのパターン10a,10bの代わりに、配線電極8上にパターン12が電解メッキ法により形成されている。
4 ベース電極
5 レジスト膜
6 ベースメサ溝
7 絶縁膜
8 配線電極
10a,10b,11a,11b,11c,11d,12 パターン
Claims (2)
- 半導体基板上にベース電極を形成する工程と、
前記ベース電極を覆うようにレジスト膜を形成する工程と、
前記レジスト膜をマスクとした等方性エッチングにより、前記ベース電極の周辺の前記半導体基板を掘り込んでベースメサ溝を形成する工程と、
前記ベース電極上に絶縁膜を形成する工程と、
前記絶縁膜上に配線電極を形成する工程とを備え、
前記ベース電極、前記絶縁膜、及び前記配線電極によりMIMキャパシタが構成され、
前記レジスト膜の外周と前記ベース電極の外周との最小幅は、等方性エッチングにより前記ベースメサ溝が前記ベース電極の下に入り込まないような値に設定されていることを特徴とする半導体装置の製造方法。 - 前記最小幅は4μm以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
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KR100532455B1 (ko) * | 2003-07-29 | 2005-11-30 | 삼성전자주식회사 | Mim 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 |
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